diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.asm.rpt b/Sharp - MZ-80K_MiST/Output/mz80k_mist.asm.rpt new file mode 100644 index 00000000..d010ea41 --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.asm.rpt @@ -0,0 +1,128 @@ +Assembler report for mz80k_mist +Sun Jun 24 13:31:13 2018 +Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + + +--------------------- +; Table of Contents ; +--------------------- + 1. Legal Notice + 2. Assembler Summary + 3. Assembler Settings + 4. Assembler Generated Files + 5. Assembler Device Options: D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.sof + 6. Assembler Device Options: D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.rbf + 7. Assembler Messages + + + +---------------- +; Legal Notice ; +---------------- +Copyright (C) 1991-2013 Altera Corporation +Your use of Altera Corporation's design tools, logic functions +and other software and tools, and its AMPP partner logic +functions, and any output files from any of the foregoing +(including device programming or simulation files), and any +associated documentation or information are expressly subject +to the terms and conditions of the Altera Program License +Subscription Agreement, Altera MegaCore Function License +Agreement, or other applicable license agreement, including, +without limitation, that your use is for the sole purpose of +programming logic devices manufactured by Altera and sold by +Altera or its authorized distributors. Please refer to the +applicable agreement for further details. + + + ++---------------------------------------------------------------+ +; Assembler Summary ; ++-----------------------+---------------------------------------+ +; Assembler Status ; Successful - Sun Jun 24 13:31:13 2018 ; +; Revision Name ; mz80k_mist ; +; Top-level Entity Name ; mz80k_mist ; +; Family ; Cyclone III ; +; Device ; EP3C25E144C8 ; ++-----------------------+---------------------------------------+ + + ++--------------------------------------------------------------------------------------------------------+ +; Assembler Settings ; ++-----------------------------------------------------------------------------+----------+---------------+ +; Option ; Setting ; Default Value ; ++-----------------------------------------------------------------------------+----------+---------------+ +; Generate Raw Binary File (.rbf) For Target Device ; On ; Off ; +; Use smart compilation ; Off ; Off ; +; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ; +; Enable compact report table ; Off ; Off ; +; Generate compressed bitstreams ; On ; On ; +; Compression mode ; Off ; Off ; +; Clock source for configuration device ; Internal ; Internal ; +; Clock frequency of the configuration device ; 10 MHZ ; 10 MHz ; +; Divide clock frequency by ; 1 ; 1 ; +; Auto user code ; On ; On ; +; Use configuration device ; Off ; Off ; +; Configuration device ; Auto ; Auto ; +; Configuration device auto user code ; Off ; Off ; +; Generate Tabular Text File (.ttf) For Target Device ; Off ; Off ; +; Generate Hexadecimal (Intel-Format) Output File (.hexout) for Target Device ; Off ; Off ; +; Hexadecimal Output File start address ; 0 ; 0 ; +; Hexadecimal Output File count direction ; Up ; Up ; +; Release clears before tri-states ; Off ; Off ; +; Auto-restart configuration after error ; On ; On ; +; Enable OCT_DONE ; Off ; Off ; +; Generate Serial Vector Format File (.svf) for Target Device ; Off ; Off ; +; Generate a JEDEC STAPL Format File (.jam) for Target Device ; Off ; Off ; +; Generate a compressed Jam STAPL Byte Code 2.0 File (.jbc) for Target Device ; Off ; Off ; +; Generate a compressed Jam STAPL Byte Code 2.0 File (.jbc) for Target Device ; On ; On ; ++-----------------------------------------------------------------------------+----------+---------------+ + + ++---------------------------------------------------------------+ +; Assembler Generated Files ; ++---------------------------------------------------------------+ +; File Name ; ++---------------------------------------------------------------+ +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.sof ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.rbf ; ++---------------------------------------------------------------+ + + ++-----------------------------------------------------------------------------------------+ +; Assembler Device Options: D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.sof ; ++----------------+------------------------------------------------------------------------+ +; Option ; Setting ; ++----------------+------------------------------------------------------------------------+ +; Device ; EP3C25E144C8 ; +; JTAG usercode ; 0x003EEC1B ; +; Checksum ; 0x003EEC1B ; ++----------------+------------------------------------------------------------------------+ + + ++-----------------------------------------------------------------------------------------+ +; Assembler Device Options: D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.rbf ; ++---------------------+-------------------------------------------------------------------+ +; Option ; Setting ; ++---------------------+-------------------------------------------------------------------+ +; Raw Binary File ; ; +; Compression Ratio ; 2 ; ++---------------------+-------------------------------------------------------------------+ + + ++--------------------+ +; Assembler Messages ; ++--------------------+ +Info: ******************************************************************* +Info: Running Quartus II 64-Bit Assembler + Info: Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + Info: Processing started: Sun Jun 24 13:31:10 2018 +Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off mz80k_mist -c mz80k_mist +Info (115031): Writing out detailed assembly data for power analysis +Info (115030): Assembler is generating device programming files +Info: Quartus II 64-Bit Assembler was successful. 0 errors, 0 warnings + Info: Peak virtual memory: 4635 megabytes + Info: Processing ended: Sun Jun 24 13:31:13 2018 + Info: Elapsed time: 00:00:03 + Info: Total CPU time (on all processors): 00:00:03 + + diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.cdf b/Sharp - MZ-80K_MiST/Output/mz80k_mist.cdf new file mode 100644 index 00000000..b7c9fc8d --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.cdf @@ -0,0 +1,13 @@ +/* Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition */ +JedecChain; + FileRevision(JESD32A); + DefaultMfr(6E); + + P ActionCode(Cfg) + Device PartName(EP3C25E144) Path("D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/") File("mz80k_mist.sof") MfrSpec(OpMask(1)); + +ChainEnd; + +AlteraBegin; + ChainType(JTAG); +AlteraEnd; diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.done b/Sharp - MZ-80K_MiST/Output/mz80k_mist.done new file mode 100644 index 00000000..511f88ca --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.done @@ -0,0 +1 @@ +Sun Jun 24 13:31:33 2018 diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.eda.rpt b/Sharp - MZ-80K_MiST/Output/mz80k_mist.eda.rpt new file mode 100644 index 00000000..47a6a422 --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.eda.rpt @@ -0,0 +1,107 @@ +EDA Netlist Writer report for mz80k_mist +Sun Jun 24 13:31:32 2018 +Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + + +--------------------- +; Table of Contents ; +--------------------- + 1. Legal Notice + 2. EDA Netlist Writer Summary + 3. Simulation Settings + 4. Simulation Generated Files + 5. EDA Netlist Writer Messages + + + +---------------- +; Legal Notice ; +---------------- +Copyright (C) 1991-2013 Altera Corporation +Your use of Altera Corporation's design tools, logic functions +and other software and tools, and its AMPP partner logic +functions, and any output files from any of the foregoing +(including device programming or simulation files), and any +associated documentation or information are expressly subject +to the terms and conditions of the Altera Program License +Subscription Agreement, Altera MegaCore Function License +Agreement, or other applicable license agreement, including, +without limitation, that your use is for the sole purpose of +programming logic devices manufactured by Altera and sold by +Altera or its authorized distributors. Please refer to the +applicable agreement for further details. + + + ++-------------------------------------------------------------------+ +; EDA Netlist Writer Summary ; ++---------------------------+---------------------------------------+ +; EDA Netlist Writer Status ; Successful - Sun Jun 24 13:31:32 2018 ; +; Revision Name ; mz80k_mist ; +; Top-level Entity Name ; mz80k_mist ; +; Family ; Cyclone III ; +; Simulation Files Creation ; Successful ; ++---------------------------+---------------------------------------+ + + ++----------------------------------------------------------------------------------------------------------------------------+ +; Simulation Settings ; ++---------------------------------------------------------------------------------------------------+------------------------+ +; Option ; Setting ; ++---------------------------------------------------------------------------------------------------+------------------------+ +; Tool Name ; ModelSim-Altera (VHDL) ; +; Generate netlist for functional simulation only ; Off ; +; Time scale ; 1 ps ; +; Truncate long hierarchy paths ; Off ; +; Map illegal HDL characters ; Off ; +; Flatten buses into individual nodes ; Off ; +; Maintain hierarchy ; Off ; +; Bring out device-wide set/reset signals as ports ; Off ; +; Enable glitch filtering ; Off ; +; Do not write top level VHDL entity ; Off ; +; Disable detection of setup and hold time violations in the input registers of bi-directional pins ; Off ; +; Architecture name in VHDL output netlist ; structure ; +; Generate third-party EDA tool command script for RTL functional simulation ; Off ; +; Generate third-party EDA tool command script for gate-level simulation ; Off ; ++---------------------------------------------------------------------------------------------------+------------------------+ + + ++---------------------------------------------------------------------------------------------------+ +; Simulation Generated Files ; ++---------------------------------------------------------------------------------------------------+ +; Generated Files ; ++---------------------------------------------------------------------------------------------------+ +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist_8_1200mv_85c_slow.vho ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist_8_1200mv_0c_slow.vho ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist_min_1200mv_0c_fast.vho ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist.vho ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist_8_1200mv_85c_vhd_slow.sdo ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist_8_1200mv_0c_vhd_slow.sdo ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist_min_1200mv_0c_vhd_fast.sdo ; +; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/mz80k_mist_vhd.sdo ; ++---------------------------------------------------------------------------------------------------+ + + ++-----------------------------+ +; EDA Netlist Writer Messages ; ++-----------------------------+ +Info: ******************************************************************* +Info: Running Quartus II 64-Bit EDA Netlist Writer + Info: Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + Info: Processing started: Sun Jun 24 13:31:27 2018 +Info: Command: quartus_eda --read_settings_files=off --write_settings_files=off mz80k_mist -c mz80k_mist +Info (204019): Generated file mz80k_mist_8_1200mv_85c_slow.vho in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info (204019): Generated file mz80k_mist_8_1200mv_0c_slow.vho in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info (204019): Generated file mz80k_mist_min_1200mv_0c_fast.vho in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info (204019): Generated file mz80k_mist.vho in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info (204019): Generated file mz80k_mist_8_1200mv_85c_vhd_slow.sdo in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info (204019): Generated file mz80k_mist_8_1200mv_0c_vhd_slow.sdo in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info (204019): Generated file mz80k_mist_min_1200mv_0c_vhd_fast.sdo in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info (204019): Generated file mz80k_mist_vhd.sdo in folder "D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/simulation/modelsim/" for EDA simulation tool +Info: Quartus II 64-Bit EDA Netlist Writer was successful. 0 errors, 0 warnings + Info: Peak virtual memory: 4636 megabytes + Info: Processing ended: Sun Jun 24 13:31:32 2018 + Info: Elapsed time: 00:00:05 + Info: Total CPU time (on all processors): 00:00:04 + + diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.rpt b/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.rpt new file mode 100644 index 00000000..62ef1437 --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.rpt @@ -0,0 +1,7777 @@ +Fitter report for mz80k_mist +Sun Jun 24 13:31:05 2018 +Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + + +--------------------- +; Table of Contents ; +--------------------- + 1. Legal Notice + 2. Fitter Summary + 3. Fitter Settings + 4. Parallel Compilation + 5. I/O Assignment Warnings + 6. Ignored Assignments + 7. Incremental Compilation Preservation Summary + 8. Incremental Compilation Partition Settings + 9. Incremental Compilation Placement Preservation + 10. Pin-Out File + 11. Fitter Resource Usage Summary + 12. Fitter Partition Statistics + 13. Input Pins + 14. Output Pins + 15. Dual Purpose and Dedicated Pins + 16. I/O Bank Usage + 17. All Package Pins + 18. PLL Summary + 19. PLL Usage + 20. Fitter Resource Utilization by Entity + 21. Delay Chain Summary + 22. Pad To Core Delay Chain Fanout + 23. Control Signals + 24. Global & Other Fast Signals + 25. Non-Global High Fan-Out Signals + 26. Fitter RAM Summary + 27. |mz80k_mist|mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component|altsyncram_f7a1:auto_generated|ALTSYNCRAM + 28. |mz80k_mist|mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|ALTSYNCRAM + 29. Routing Usage Summary + 30. LAB Logic Elements + 31. LAB-wide Signals + 32. LAB Signals Sourced + 33. LAB Signals Sourced Out + 34. LAB Distinct Inputs + 35. I/O Rules Summary + 36. I/O Rules Details + 37. I/O Rules Matrix + 38. Fitter Device Options + 39. Operating Settings and Conditions + 40. Estimated Delay Added for Hold Timing Summary + 41. Estimated Delay Added for Hold Timing Details + 42. Fitter Messages + 43. Fitter Suppressed Messages + + + +---------------- +; Legal Notice ; +---------------- +Copyright (C) 1991-2013 Altera Corporation +Your use of Altera Corporation's design tools, logic functions +and other software and tools, and its AMPP partner logic +functions, and any output files from any of the foregoing +(including device programming or simulation files), and any +associated documentation or information are expressly subject +to the terms and conditions of the Altera Program License +Subscription Agreement, Altera MegaCore Function License +Agreement, or other applicable license agreement, including, +without limitation, that your use is for the sole purpose of +programming logic devices manufactured by Altera and sold by +Altera or its authorized distributors. Please refer to the +applicable agreement for further details. + + + ++---------------------------------------------------------------------------------+ +; Fitter Summary ; ++------------------------------------+--------------------------------------------+ +; Fitter Status ; Successful - Sun Jun 24 13:31:05 2018 ; +; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Web Edition ; +; Revision Name ; mz80k_mist ; +; Top-level Entity Name ; mz80k_mist ; +; Family ; Cyclone III ; +; Device ; EP3C25E144C8 ; +; Timing Models ; Final ; +; Total logic elements ; 3,012 / 24,624 ( 12 % ) ; +; Total combinational functions ; 2,886 / 24,624 ( 12 % ) ; +; Dedicated logic registers ; 891 / 24,624 ( 4 % ) ; +; Total registers ; 891 ; +; Total pins ; 31 / 83 ( 37 % ) ; +; Total virtual pins ; 0 ; +; Total memory bits ; 311,296 / 608,256 ( 51 % ) ; +; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; +; Total PLLs ; 1 / 4 ( 25 % ) ; ++------------------------------------+--------------------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Fitter Settings ; ++----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+ +; Option ; Setting ; Default Value ; ++----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+ +; Device ; EP3C25E144C8 ; ; +; Minimum Core Junction Temperature ; 0 ; ; +; Maximum Core Junction Temperature ; 85 ; ; +; Fit Attempts to Skip ; 0 ; 0.0 ; +; Device I/O Standard ; 3.3-V LVTTL ; ; +; Use smart compilation ; Off ; Off ; +; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ; +; Enable compact report table ; Off ; Off ; +; Auto Merge PLLs ; On ; On ; +; Router Timing Optimization Level ; Normal ; Normal ; +; Perform Clocking Topology Analysis During Routing ; Off ; Off ; +; Placement Effort Multiplier ; 1.0 ; 1.0 ; +; Router Effort Multiplier ; 1.0 ; 1.0 ; +; Optimize Hold Timing ; All Paths ; All Paths ; +; Optimize Multi-Corner Timing ; On ; On ; +; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ; +; SSN Optimization ; Off ; Off ; +; Optimize Timing ; Normal compilation ; Normal compilation ; +; Optimize Timing for ECOs ; Off ; Off ; +; Regenerate full fit report during ECO compiles ; Off ; Off ; +; Optimize IOC Register Placement for Timing ; Normal ; Normal ; +; Limit to One Fitting Attempt ; Off ; Off ; +; Final Placement Optimizations ; Automatically ; Automatically ; +; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ; +; Fitter Initial Placement Seed ; 1 ; 1 ; +; PCI I/O ; Off ; Off ; +; Weak Pull-Up Resistor ; Off ; Off ; +; Enable Bus-Hold Circuitry ; Off ; Off ; +; Auto Packed Registers ; Auto ; Auto ; +; Auto Delay Chains ; On ; On ; +; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ; +; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ; +; Treat Bidirectional Pin as Output Pin ; Off ; Off ; +; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ; +; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ; +; Perform Register Duplication for Performance ; Off ; Off ; +; Perform Logic to Memory Mapping for Fitting ; Off ; Off ; +; Perform Register Retiming for Performance ; Off ; Off ; +; Perform Asynchronous Signal Pipelining ; Off ; Off ; +; Fitter Effort ; Auto Fit ; Auto Fit ; +; Physical Synthesis Effort Level ; Normal ; Normal ; +; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ; +; Auto Register Duplication ; Auto ; Auto ; +; Auto Global Clock ; On ; On ; +; Auto Global Register Control Signals ; On ; On ; +; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ; +; Synchronizer Identification ; Off ; Off ; +; Enable Beneficial Skew Optimization ; On ; On ; +; Optimize Design for Metastability ; On ; On ; +; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ; +; RAM Bit Reservation (Cyclone III) ; Off ; Off ; +; Enable input tri-state on active configuration pins in user mode ; Off ; Off ; ++----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+ + + ++------------------------------------------+ +; Parallel Compilation ; ++----------------------------+-------------+ +; Processors ; Number ; ++----------------------------+-------------+ +; Number detected on machine ; 8 ; +; Maximum allowed ; 4 ; +; ; ; +; Average used ; 2.02 ; +; Maximum used ; 4 ; +; ; ; +; Usage by Processor ; % Time Used ; +; Processor 1 ; 100.0% ; +; Processors 2-4 ; 34.0% ; +; Processors 5-8 ; 0.0% ; ++----------------------------+-------------+ + + ++-----------------------------------+ +; I/O Assignment Warnings ; ++----------+------------------------+ +; Pin Name ; Reason ; ++----------+------------------------+ +; VGA_R[0] ; Missing drive strength ; +; VGA_R[1] ; Missing drive strength ; +; VGA_R[2] ; Missing drive strength ; +; VGA_R[3] ; Missing drive strength ; +; VGA_R[4] ; Missing drive strength ; +; VGA_R[5] ; Missing drive strength ; +; VGA_G[0] ; Missing drive strength ; +; VGA_G[1] ; Missing drive strength ; +; VGA_G[2] ; Missing drive strength ; +; VGA_G[3] ; Missing drive strength ; +; VGA_G[4] ; Missing drive strength ; +; VGA_G[5] ; Missing drive strength ; +; VGA_B[0] ; Missing drive strength ; +; VGA_B[1] ; Missing drive strength ; +; VGA_B[2] ; Missing drive strength ; +; VGA_B[3] ; Missing drive strength ; +; VGA_B[4] ; Missing drive strength ; +; VGA_B[5] ; Missing drive strength ; +; VGA_HS ; Missing drive strength ; +; VGA_VS ; Missing drive strength ; +; LED ; Missing drive strength ; +; AUDIO_L ; Missing drive strength ; +; AUDIO_R ; Missing drive strength ; +; SPI_DO ; Missing drive strength ; ++----------+------------------------+ + + ++------------------------------------------------------------------------------------------+ +; Ignored Assignments ; ++----------+----------------+--------------+--------------+---------------+----------------+ +; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ; ++----------+----------------+--------------+--------------+---------------+----------------+ +; Location ; ; ; SDRAM_A[0] ; PIN_49 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[10] ; PIN_50 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[11] ; PIN_30 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[12] ; PIN_32 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[1] ; PIN_44 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[2] ; PIN_42 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[3] ; PIN_39 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[4] ; PIN_4 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[5] ; PIN_6 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[6] ; PIN_8 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[7] ; PIN_10 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[8] ; PIN_11 ; QSF Assignment ; +; Location ; ; ; SDRAM_A[9] ; PIN_28 ; QSF Assignment ; +; Location ; ; ; SDRAM_BA[0] ; PIN_58 ; QSF Assignment ; +; Location ; ; ; SDRAM_BA[1] ; PIN_51 ; QSF Assignment ; +; Location ; ; ; SDRAM_CKE ; PIN_33 ; QSF Assignment ; +; Location ; ; ; SDRAM_CLK ; PIN_43 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQMH ; PIN_85 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQML ; PIN_67 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[0] ; PIN_83 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[10] ; PIN_98 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[11] ; PIN_99 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[12] ; PIN_100 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[13] ; PIN_101 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[14] ; PIN_103 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[15] ; PIN_104 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[1] ; PIN_79 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[2] ; PIN_77 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[3] ; PIN_76 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[4] ; PIN_72 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[5] ; PIN_71 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[6] ; PIN_69 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[7] ; PIN_68 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[8] ; PIN_86 ; QSF Assignment ; +; Location ; ; ; SDRAM_DQ[9] ; PIN_87 ; QSF Assignment ; +; Location ; ; ; SDRAM_nCAS ; PIN_64 ; QSF Assignment ; +; Location ; ; ; SDRAM_nCS ; PIN_59 ; QSF Assignment ; +; Location ; ; ; SDRAM_nRAS ; PIN_60 ; QSF Assignment ; +; Location ; ; ; SDRAM_nWE ; PIN_66 ; QSF Assignment ; +; Location ; ; ; UART_RX ; PIN_31 ; QSF Assignment ; +; Location ; ; ; UART_TX ; PIN_46 ; QSF Assignment ; ++----------+----------------+--------------+--------------+---------------+----------------+ + + ++---------------------------------------------------------------------------------------------------+ +; Incremental Compilation Preservation Summary ; ++---------------------+---------------------+----------------------------+--------------------------+ +; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ; ++---------------------+---------------------+----------------------------+--------------------------+ +; Placement (by node) ; ; ; ; +; -- Requested ; 0.00 % ( 0 / 3907 ) ; 0.00 % ( 0 / 3907 ) ; 0.00 % ( 0 / 3907 ) ; +; -- Achieved ; 0.00 % ( 0 / 3907 ) ; 0.00 % ( 0 / 3907 ) ; 0.00 % ( 0 / 3907 ) ; +; ; ; ; ; +; Routing (by net) ; ; ; ; +; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; +; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; ++---------------------+---------------------+----------------------------+--------------------------+ + + ++----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Incremental Compilation Partition Settings ; ++--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ +; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ; ++--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ +; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ; +; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ; ++--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------------------+ +; Incremental Compilation Placement Preservation ; ++--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ +; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ; ++--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ +; Top ; 0.00 % ( 0 / 3903 ) ; N/A ; Source File ; N/A ; ; +; hard_block:auto_generated_inst ; 0.00 % ( 0 / 4 ) ; N/A ; Source File ; N/A ; ; ++--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ + + ++--------------+ +; Pin-Out File ; ++--------------+ +The pin-out file can be found in D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.pin. + + ++--------------------------------------------------------------------------+ +; Fitter Resource Usage Summary ; ++---------------------------------------------+----------------------------+ +; Resource ; Usage ; ++---------------------------------------------+----------------------------+ +; Total logic elements ; 3,012 / 24,624 ( 12 % ) ; +; -- Combinational with no register ; 2121 ; +; -- Register only ; 126 ; +; -- Combinational with a register ; 765 ; +; ; ; +; Logic element usage by number of LUT inputs ; ; +; -- 4 input functions ; 1641 ; +; -- 3 input functions ; 721 ; +; -- <=2 input functions ; 524 ; +; -- Register only ; 126 ; +; ; ; +; Logic elements by mode ; ; +; -- normal mode ; 2361 ; +; -- arithmetic mode ; 525 ; +; ; ; +; Total registers* ; 891 / 24,964 ( 4 % ) ; +; -- Dedicated logic registers ; 891 / 24,624 ( 4 % ) ; +; -- I/O registers ; 0 / 340 ( 0 % ) ; +; ; ; +; Total LABs: partially or completely used ; 230 / 1,539 ( 15 % ) ; +; Virtual pins ; 0 ; +; I/O pins ; 31 / 83 ( 37 % ) ; +; -- Clock pins ; 4 / 8 ( 50 % ) ; +; -- Dedicated input pins ; 0 / 9 ( 0 % ) ; +; ; ; +; Global signals ; 9 ; +; M9Ks ; 38 / 66 ( 58 % ) ; +; Total block memory bits ; 311,296 / 608,256 ( 51 % ) ; +; Total block memory implementation bits ; 350,208 / 608,256 ( 58 % ) ; +; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; +; PLLs ; 1 / 4 ( 25 % ) ; +; Global clocks ; 9 / 20 ( 45 % ) ; +; JTAGs ; 0 / 1 ( 0 % ) ; +; CRC blocks ; 0 / 1 ( 0 % ) ; +; ASMI blocks ; 0 / 1 ( 0 % ) ; +; Impedance control blocks ; 0 / 4 ( 0 % ) ; +; Average interconnect usage (total/H/V) ; 9% / 8% / 9% ; +; Peak interconnect usage (total/H/V) ; 58% / 55% / 63% ; +; Maximum fan-out ; 401 ; +; Highest non-global fan-out ; 64 ; +; Total fan-out ; 13424 ; +; Average fan-out ; 3.37 ; ++---------------------------------------------+----------------------------+ +* Register count does not include registers inside RAM blocks or DSP blocks. + + + ++------------------------------------------------------------------------------------------------------+ +; Fitter Partition Statistics ; ++---------------------------------------------+-----------------------+--------------------------------+ +; Statistic ; Top ; hard_block:auto_generated_inst ; ++---------------------------------------------+-----------------------+--------------------------------+ +; Difficulty Clustering Region ; Low ; Low ; +; ; ; ; +; Total logic elements ; 3012 / 24624 ( 12 % ) ; 0 / 24624 ( 0 % ) ; +; -- Combinational with no register ; 2121 ; 0 ; +; -- Register only ; 126 ; 0 ; +; -- Combinational with a register ; 765 ; 0 ; +; ; ; ; +; Logic element usage by number of LUT inputs ; ; ; +; -- 4 input functions ; 1641 ; 0 ; +; -- 3 input functions ; 721 ; 0 ; +; -- <=2 input functions ; 524 ; 0 ; +; -- Register only ; 126 ; 0 ; +; ; ; ; +; Logic elements by mode ; ; ; +; -- normal mode ; 2361 ; 0 ; +; -- arithmetic mode ; 525 ; 0 ; +; ; ; ; +; Total registers ; 891 ; 0 ; +; -- Dedicated logic registers ; 891 / 24624 ( 4 % ) ; 0 / 24624 ( 0 % ) ; +; -- I/O registers ; 0 ; 0 ; +; ; ; ; +; Total LABs: partially or completely used ; 230 / 1539 ( 15 % ) ; 0 / 1539 ( 0 % ) ; +; ; ; ; +; Virtual pins ; 0 ; 0 ; +; I/O pins ; 31 ; 0 ; +; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; 0 / 132 ( 0 % ) ; +; Total memory bits ; 311296 ; 0 ; +; Total RAM block bits ; 350208 ; 0 ; +; PLL ; 0 / 4 ( 0 % ) ; 1 / 4 ( 25 % ) ; +; M9K ; 38 / 66 ( 57 % ) ; 0 / 66 ( 0 % ) ; +; Clock control block ; 8 / 24 ( 33 % ) ; 1 / 24 ( 4 % ) ; +; ; ; ; +; Connections ; ; ; +; -- Input Connections ; 403 ; 1 ; +; -- Registered Input Connections ; 399 ; 0 ; +; -- Output Connections ; 1 ; 403 ; +; -- Registered Output Connections ; 0 ; 0 ; +; ; ; ; +; Internal Connections ; ; ; +; -- Total Connections ; 13445 ; 407 ; +; -- Registered Connections ; 3525 ; 0 ; +; ; ; ; +; External Connections ; ; ; +; -- Top ; 0 ; 404 ; +; -- hard_block:auto_generated_inst ; 404 ; 0 ; +; ; ; ; +; Partition Interface ; ; ; +; -- Input Ports ; 7 ; 1 ; +; -- Output Ports ; 24 ; 2 ; +; -- Bidir Ports ; 0 ; 0 ; +; ; ; ; +; Registered Ports ; ; ; +; -- Registered Input Ports ; 0 ; 0 ; +; -- Registered Output Ports ; 0 ; 0 ; +; ; ; ; +; Port Connectivity ; ; ; +; -- Input Ports driven by GND ; 0 ; 0 ; +; -- Output Ports driven by GND ; 0 ; 0 ; +; -- Input Ports driven by VCC ; 0 ; 0 ; +; -- Output Ports driven by VCC ; 0 ; 0 ; +; -- Input Ports with no Source ; 0 ; 0 ; +; -- Output Ports with no Source ; 0 ; 0 ; +; -- Input Ports with no Fanout ; 0 ; 0 ; +; -- Output Ports with no Fanout ; 0 ; 0 ; ++---------------------------------------------+-----------------------+--------------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Input Pins ; ++------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+ +; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ; ++------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+ +; CLOCK_27 ; 54 ; 4 ; 27 ; 0 ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; CONF_DATA0 ; 13 ; 1 ; 0 ; 22 ; 7 ; 21 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; SPI_DI ; 88 ; 5 ; 53 ; 17 ; 21 ; 15 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; SPI_SCK ; 126 ; 7 ; 25 ; 34 ; 0 ; 133 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; SPI_SS2 ; 127 ; 7 ; 25 ; 34 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; SPI_SS3 ; 91 ; 6 ; 53 ; 17 ; 0 ; 25 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; +; SPI_SS4 ; 90 ; 6 ; 53 ; 17 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; ++------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+ + + ++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Output Pins ; ++----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+ +; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ; ++----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+ +; AUDIO_L ; 65 ; 4 ; 38 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; AUDIO_R ; 80 ; 5 ; 53 ; 9 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; LED ; 7 ; 1 ; 0 ; 26 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; SPI_DO ; 105 ; 6 ; 53 ; 24 ; 21 ; no ; no ; no ; 2 ; yes ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_B[0] ; 115 ; 7 ; 45 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_B[1] ; 120 ; 7 ; 38 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_B[2] ; 121 ; 7 ; 34 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_B[3] ; 125 ; 7 ; 29 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_B[4] ; 132 ; 8 ; 20 ; 34 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_B[5] ; 133 ; 8 ; 20 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_G[0] ; 106 ; 6 ; 53 ; 30 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_G[1] ; 110 ; 7 ; 51 ; 34 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_G[2] ; 111 ; 7 ; 49 ; 34 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_G[3] ; 112 ; 7 ; 47 ; 34 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_G[4] ; 113 ; 7 ; 45 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_G[5] ; 114 ; 7 ; 45 ; 34 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_HS ; 119 ; 7 ; 38 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_R[0] ; 135 ; 8 ; 18 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_R[1] ; 137 ; 8 ; 16 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_R[2] ; 141 ; 8 ; 7 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_R[3] ; 142 ; 8 ; 3 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_R[4] ; 143 ; 8 ; 1 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_R[5] ; 144 ; 8 ; 1 ; 34 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +; VGA_VS ; 136 ; 8 ; 18 ; 34 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ++----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+ + + ++------------------------------------------------------------------------------------------------------------------------+ +; Dual Purpose and Dedicated Pins ; ++----------+----------------------------------------+---------------------+------------------+---------------------------+ +; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ; ++----------+----------------------------------------+---------------------+------------------+---------------------------+ +; 9 ; nSTATUS ; - ; - ; Dedicated Programming Pin ; +; 12 ; DCLK ; As input tri-stated ; ~ALTERA_DCLK~ ; Dual Purpose Pin ; +; 13 ; DATA0 ; Use as regular IO ; CONF_DATA0 ; Dual Purpose Pin ; +; 14 ; nCONFIG ; - ; - ; Dedicated Programming Pin ; +; 21 ; nCE ; - ; - ; Dedicated Programming Pin ; +; 92 ; CONF_DONE ; - ; - ; Dedicated Programming Pin ; +; 94 ; MSEL0 ; - ; - ; Dedicated Programming Pin ; +; 96 ; MSEL1 ; - ; - ; Dedicated Programming Pin ; +; 97 ; MSEL2 ; - ; - ; Dedicated Programming Pin ; +; 97 ; MSEL3 ; - ; - ; Dedicated Programming Pin ; +; 106 ; DIFFIO_R1n, PADD20, DQS2R/CQ3R,CDPCLK5 ; Use as regular IO ; VGA_G[0] ; Dual Purpose Pin ; +; 120 ; DIFFIO_T19n, PADD1 ; Use as regular IO ; VGA_B[1] ; Dual Purpose Pin ; +; 121 ; DIFFIO_T17p, PADD4, DQS2T/CQ3T,DPCLK8 ; Use as regular IO ; VGA_B[2] ; Dual Purpose Pin ; +; 125 ; DIFFIO_T13p, PADD12, DQS4T/CQ5T,DPCLK9 ; Use as regular IO ; VGA_B[3] ; Dual Purpose Pin ; +; 132 ; DIFFIO_T10n, DATA2 ; Use as regular IO ; VGA_B[4] ; Dual Purpose Pin ; +; 133 ; DIFFIO_T10p, DATA3 ; Use as regular IO ; VGA_B[5] ; Dual Purpose Pin ; +; 135 ; DIFFIO_T9p, DATA4 ; Use as regular IO ; VGA_R[0] ; Dual Purpose Pin ; +; 137 ; DATA5 ; Use as regular IO ; VGA_R[1] ; Dual Purpose Pin ; +; 142 ; DATA12, DQS1T/CQ1T#,CDPCLK7 ; Use as regular IO ; VGA_R[3] ; Dual Purpose Pin ; ++----------+----------------------------------------+---------------------+------------------+---------------------------+ + + ++-------------------------------------------------------------+ +; I/O Bank Usage ; ++----------+-------------------+---------------+--------------+ +; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; ++----------+-------------------+---------------+--------------+ +; 1 ; 3 / 10 ( 30 % ) ; 3.3V ; -- ; +; 2 ; 0 / 7 ( 0 % ) ; 3.3V ; -- ; +; 3 ; 0 / 10 ( 0 % ) ; 3.3V ; -- ; +; 4 ; 2 / 13 ( 15 % ) ; 3.3V ; -- ; +; 5 ; 2 / 10 ( 20 % ) ; 3.3V ; -- ; +; 6 ; 4 / 10 ( 40 % ) ; 3.3V ; -- ; +; 7 ; 12 / 12 ( 100 % ) ; 3.3V ; -- ; +; 8 ; 9 / 11 ( 82 % ) ; 3.3V ; -- ; ++----------+-------------------+---------------+--------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; All Package Pins ; ++----------+------------+----------+---------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ +; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ; ++----------+------------+----------+---------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ +; 1 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 2 ; ; ; GNDA3 ; gnd ; ; ; -- ; ; -- ; -- ; +; 3 ; ; -- ; VCCA3 ; power ; ; 2.5V ; -- ; ; -- ; -- ; +; 4 ; 5 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 5 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 6 ; 7 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 7 ; 8 ; 1 ; LED ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 8 ; 9 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 9 ; 11 ; 1 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ; +; 10 ; 15 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 11 ; 16 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 12 ; 17 ; 1 ; ~ALTERA_DCLK~ / RESERVED_INPUT ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ; +; 13 ; 18 ; 1 ; CONF_DATA0 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 14 ; 19 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ; +; 15 ; 20 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ; +; 16 ; 21 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ; +; 17 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 18 ; 22 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ; +; 19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 20 ; 23 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ; +; 21 ; 24 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ; +; 22 ; 25 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; +; 23 ; 26 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; +; 24 ; 27 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; +; 25 ; 28 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; +; 26 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 27 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 28 ; 31 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 29 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 30 ; 38 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 31 ; 40 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ; +; 32 ; 45 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 33 ; 46 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 34 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 35 ; ; -- ; VCCA1 ; power ; ; 2.5V ; -- ; ; -- ; -- ; +; 36 ; ; ; GNDA1 ; gnd ; ; ; -- ; ; -- ; -- ; +; 37 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 38 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 39 ; 54 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 40 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 41 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 42 ; 59 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 43 ; 60 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 44 ; 61 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 45 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 46 ; 67 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ; +; 47 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 48 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 49 ; 79 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 50 ; 81 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 51 ; 82 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 52 ; 86 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ; +; 53 ; 87 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ; +; 54 ; 88 ; 4 ; CLOCK_27 ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 55 ; 89 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ; +; 56 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 57 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 58 ; 96 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 59 ; 98 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 60 ; 99 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 61 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 62 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 63 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 64 ; 105 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 65 ; 106 ; 4 ; AUDIO_L ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 66 ; 111 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 67 ; 112 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 68 ; 116 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 69 ; 117 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 70 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 71 ; 119 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 72 ; 120 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ; +; 73 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 74 ; ; ; GNDA4 ; gnd ; ; ; -- ; ; -- ; -- ; +; 75 ; ; -- ; VCCA4 ; power ; ; 2.5V ; -- ; ; -- ; -- ; +; 76 ; 126 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 77 ; 127 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 78 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 79 ; 132 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 80 ; 134 ; 5 ; AUDIO_R ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 81 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 82 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 83 ; 138 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 84 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 85 ; 141 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 86 ; 142 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 87 ; 143 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 88 ; 148 ; 5 ; SPI_DI ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 89 ; 149 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; +; 90 ; 150 ; 6 ; SPI_SS4 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 91 ; 151 ; 6 ; SPI_SS3 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 92 ; 152 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ; +; 93 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 94 ; 153 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ; +; 95 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 96 ; 154 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ; +; 97 ; 155 ; 6 ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ; +; 97 ; 156 ; 6 ; ^MSEL3 ; ; ; ; -- ; ; -- ; -- ; +; 98 ; 159 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 99 ; 160 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 100 ; 161 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 101 ; 162 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 102 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 103 ; 163 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 104 ; 164 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ; +; 105 ; 167 ; 6 ; SPI_DO ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 106 ; 173 ; 6 ; VGA_G[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +; 107 ; ; -- ; VCCA2 ; power ; ; 2.5V ; -- ; ; -- ; -- ; +; 108 ; ; ; GNDA2 ; gnd ; ; ; -- ; ; -- ; -- ; +; 109 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 110 ; 178 ; 7 ; VGA_G[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 111 ; 180 ; 7 ; VGA_G[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 112 ; 181 ; 7 ; VGA_G[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 113 ; 182 ; 7 ; VGA_G[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 114 ; 183 ; 7 ; VGA_G[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 115 ; 184 ; 7 ; VGA_B[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 116 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 117 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 118 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 119 ; 190 ; 7 ; VGA_HS ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 120 ; 191 ; 7 ; VGA_B[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 121 ; 197 ; 7 ; VGA_B[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 122 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 123 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 124 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 125 ; 205 ; 7 ; VGA_B[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 126 ; 209 ; 7 ; SPI_SCK ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 127 ; 210 ; 7 ; SPI_SS2 ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 128 ; 211 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ; +; 129 ; 212 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ; +; 130 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 131 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 132 ; 218 ; 8 ; VGA_B[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 133 ; 219 ; 8 ; VGA_B[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 134 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 135 ; 221 ; 8 ; VGA_R[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 136 ; 224 ; 8 ; VGA_VS ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 137 ; 227 ; 8 ; VGA_R[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 138 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; +; 139 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +; 140 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; +; 141 ; 239 ; 8 ; VGA_R[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 142 ; 242 ; 8 ; VGA_R[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 143 ; 245 ; 8 ; VGA_R[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; 144 ; 246 ; 8 ; VGA_R[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; +; EPAD ; ; ; GND ; ; ; ; -- ; ; -- ; -- ; ++----------+------------+----------+---------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ +Note: Pin directions (input, output or bidir) are based on device operating in user mode. + + ++------------------------------------------------------------------------------------------------+ +; PLL Summary ; ++-------------------------------+----------------------------------------------------------------+ +; Name ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1 ; ++-------------------------------+----------------------------------------------------------------+ +; SDC pin name ; pll|altpll_component|auto_generated|pll1 ; +; PLL mode ; Normal ; +; Compensate clock ; clock0 ; +; Compensated input/output pins ; -- ; +; Switchover type ; -- ; +; Input frequency 0 ; 27.0 MHz ; +; Input frequency 1 ; -- ; +; Nominal PFD frequency ; 9.0 MHz ; +; Nominal VCO frequency ; 450.0 MHz ; +; VCO post scale K counter ; 2 ; +; VCO frequency control ; Auto ; +; VCO phase shift step ; 277 ps ; +; VCO multiply ; -- ; +; VCO divide ; -- ; +; Freq min lock ; 18.0 MHz ; +; Freq max lock ; 39.01 MHz ; +; M VCO Tap ; 0 ; +; M Initial ; 1 ; +; M value ; 50 ; +; N value ; 3 ; +; Charge pump current ; setting 1 ; +; Loop filter resistance ; setting 19 ; +; Loop filter capacitance ; setting 0 ; +; Bandwidth ; 450 kHz to 560 kHz ; +; Bandwidth type ; Medium ; +; Real time reconfigurable ; Off ; +; Scan chain MIF file ; -- ; +; Preserve PLL counter order ; Off ; +; PLL location ; PLL_4 ; +; Inclk0 signal ; CLOCK_27 ; +; Inclk1 signal ; -- ; +; Inclk0 signal type ; Dedicated Pin ; +; Inclk1 signal type ; -- ; ++-------------------------------+----------------------------------------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; PLL Usage ; ++----------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+-------------------------------------------------+ +; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Phase Shift Step ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Cascade Input ; Initial ; VCO Tap ; SDC Pin Name ; ++----------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+-------------------------------------------------+ +; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] ; clock0 ; 50 ; 27 ; 50.0 MHz ; 0 (0 ps) ; 5.00 (277 ps) ; 50/50 ; C0 ; 9 ; 5/4 Odd ; -- ; 1 ; 0 ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++----------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+-------------------------------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Fitter Resource Utilization by Entity ; ++-------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------------------------------+--------------+ +; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ; ++-------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------------------------------+--------------+ +; |mz80k_mist ; 3012 (21) ; 891 (8) ; 0 (0) ; 311296 ; 38 ; 0 ; 0 ; 0 ; 31 ; 0 ; 2121 (13) ; 126 (7) ; 765 (2) ; |mz80k_mist ; work ; +; |mist_io:mist_io| ; 272 (272) ; 154 (154) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 117 (117) ; 45 (45) ; 110 (110) ; |mz80k_mist|mist_io:mist_io ; work ; +; |mz80k_top:mz80k_top| ; 2008 (107) ; 537 (48) ; 0 (0) ; 294912 ; 36 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1468 (57) ; 57 (0) ; 483 (49) ; |mz80k_mist|mz80k_top:mz80k_top ; work ; +; |fz80:z80| ; 1330 (625) ; 250 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1072 (615) ; 44 (0) ; 214 (30) ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80 ; work ; +; |alu:alu| ; 122 (122) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 112 (112) ; 0 (0) ; 10 (10) ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|alu:alu ; work ; +; |asu:asu| ; 79 (79) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 78 (78) ; 0 (0) ; 1 (1) ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|asu:asu ; work ; +; |reg_2:reg_adrh| ; 9 (9) ; 8 (8) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 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0 (0) ; 16384 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |mz80k_mist|video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0|altsyncram_dud1:auto_generated ; work ; ++-------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------------------------------+--------------+ +Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. + + ++--------------------------------------------------------------------------------------------+ +; Delay Chain Summary ; ++------------+----------+---------------+---------------+-----------------------+-----+------+ +; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ; ++------------+----------+---------------+---------------+-----------------------+-----+------+ +; VGA_R[0] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_R[1] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_R[2] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_R[3] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_R[4] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_R[5] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_G[0] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_G[1] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_G[2] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_G[3] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_G[4] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_G[5] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_B[0] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_B[1] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_B[2] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_B[3] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_B[4] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_B[5] ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_HS ; Output ; -- ; -- ; -- ; -- ; -- ; +; VGA_VS ; Output ; -- ; -- ; -- ; -- ; -- ; +; LED ; Output ; -- ; -- ; -- ; -- ; -- ; +; AUDIO_L ; Output ; -- ; -- ; -- ; -- ; -- ; +; AUDIO_R ; Output ; -- ; -- ; -- ; -- ; -- ; +; SPI_DO ; Output ; -- ; -- ; -- ; -- ; -- ; +; SPI_SS2 ; Input ; -- ; -- ; -- ; -- ; -- ; +; SPI_SS4 ; Input ; -- ; -- ; -- ; -- ; -- ; +; SPI_SCK ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ; +; CONF_DATA0 ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ; +; SPI_SS3 ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ; +; SPI_DI ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ; +; CLOCK_27 ; Input ; -- ; -- ; -- ; -- ; -- ; ++------------+----------+---------------+---------------+-----------------------+-----+------+ + + ++------------------------------------------------------------------+ +; Pad To Core Delay Chain Fanout ; ++------------------------------------+-------------------+---------+ +; Source Pin / Fanout ; Pad To Core Index ; Setting ; ++------------------------------------+-------------------+---------+ +; SPI_SS2 ; ; ; +; SPI_SS4 ; ; ; +; SPI_SCK ; ; ; +; CONF_DATA0 ; ; ; +; - mist_io:mist_io|byte_cnt[0] ; 1 ; 6 ; +; - mist_io:mist_io|bit_cnt[0] ; 1 ; 6 ; +; - mist_io:mist_io|bit_cnt[1] ; 1 ; 6 ; +; - mist_io:mist_io|bit_cnt[2] ; 1 ; 6 ; +; - SPI_DO~output ; 1 ; 6 ; +; - mist_io:mist_io|sbuf[4] ; 1 ; 6 ; +; - mist_io:mist_io|byte_cnt[1] ; 1 ; 6 ; +; - mist_io:mist_io|byte_cnt[2] ; 1 ; 6 ; +; - mist_io:mist_io|byte_cnt[3] ; 1 ; 6 ; +; - mist_io:mist_io|byte_cnt[4] ; 1 ; 6 ; +; - mist_io:mist_io|byte_cnt[5] ; 1 ; 6 ; +; - mist_io:mist_io|byte_cnt[6] ; 1 ; 6 ; +; - mist_io:mist_io|byte_cnt[7] ; 1 ; 6 ; +; - mist_io:mist_io|status[4]~0 ; 1 ; 6 ; +; - mist_io:mist_io|sbuf[2] ; 1 ; 6 ; +; - mist_io:mist_io|sbuf[3] ; 1 ; 6 ; +; - mist_io:mist_io|spi_do ; 1 ; 6 ; +; - mist_io:mist_io|sbuf[6] ; 1 ; 6 ; +; - mist_io:mist_io|sbuf[5] ; 1 ; 6 ; +; - mist_io:mist_io|sbuf[0] ; 1 ; 6 ; +; - mist_io:mist_io|sbuf[1] ; 1 ; 6 ; +; SPI_SS3 ; ; ; +; SPI_DI ; ; ; +; CLOCK_27 ; ; ; ++------------------------------------+-------------------+---------+ + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Control Signals ; ++-------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+-------------------------------------------+--------+----------------------+------------------+---------------------------+ +; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ; ++-------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+-------------------------------------------+--------+----------------------+------------------+---------------------------+ +; CLOCK_27 ; PIN_54 ; 1 ; Clock ; no ; -- ; -- ; -- ; +; CONF_DATA0 ; PIN_13 ; 21 ; Async. clear, Clock enable, Output enable ; no ; -- ; -- ; -- ; +; Equal1~2 ; LCCOMB_X36_Y11_N6 ; 133 ; Async. clear ; yes ; Global Clock ; GCLK19 ; -- ; +; Equal1~2 ; LCCOMB_X36_Y11_N6 ; 55 ; Clock enable, Sync. clear, Sync. load ; no ; -- ; -- ; -- ; +; SPI_SCK ; PIN_126 ; 2 ; Clock ; no ; -- ; -- ; -- ; +; SPI_SCK ; PIN_126 ; 132 ; Clock ; yes ; Global Clock ; GCLK14 ; -- ; +; SPI_SS3 ; PIN_91 ; 16 ; Async. clear ; yes ; Global Clock ; GCLK9 ; -- ; +; SPI_SS3 ; PIN_91 ; 10 ; Clock enable ; no ; -- ; -- ; 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2 ; +; video_mixer:video_mixer|VGA_R[1]~27 ; 2 ; +; mist_io:mist_io|ps2_kbd_tx_byte[7] ; 2 ; +; mist_io:mist_io|ps2_kbd_r_inc~0 ; 2 ; +; mist_io:mist_io|cnt[31] ; 2 ; +; mist_io:mist_io|cnt[30] ; 2 ; +; mist_io:mist_io|cnt[29] ; 2 ; +; mist_io:mist_io|cnt[28] ; 2 ; +; mist_io:mist_io|cnt[27] ; 2 ; +; mist_io:mist_io|cnt[26] ; 2 ; +; mist_io:mist_io|cnt[25] ; 2 ; +; mist_io:mist_io|cnt[24] ; 2 ; +; mist_io:mist_io|cnt[23] ; 2 ; +; mist_io:mist_io|cnt[22] ; 2 ; +; mist_io:mist_io|cnt[21] ; 2 ; +; mist_io:mist_io|cnt[20] ; 2 ; +; mist_io:mist_io|cnt[19] ; 2 ; +; mist_io:mist_io|cnt[18] ; 2 ; +; mist_io:mist_io|cnt[17] ; 2 ; +; mist_io:mist_io|cnt[16] ; 2 ; +; mist_io:mist_io|cnt[15] ; 2 ; +; mist_io:mist_io|cnt[14] ; 2 ; +; mist_io:mist_io|cnt[13] ; 2 ; +; mist_io:mist_io|cnt[12] ; 2 ; ++-------------------------------------------------------------------------------------------------------------------------------------+---------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Fitter RAM Summary ; ++----------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+----------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+---------------+ +; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M9Ks ; MIF ; Location ; Mixed Width RDW Mode ; Port A RDW Mode ; Port B RDW Mode ; Fits in MLABs ; ++----------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+----------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+---------------+ +; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|ALTSYNCRAM ; AUTO ; Single Port ; Single Clock ; 32768 ; 8 ; -- ; -- ; yes ; yes ; -- ; -- ; 262144 ; 32768 ; 8 ; -- ; -- ; 262144 ; 32 ; ./roms/Mon.hex ; M9K_X22_Y9_N0, M9K_X22_Y8_N0, M9K_X22_Y7_N0, M9K_X22_Y4_N0, M9K_X33_Y9_N0, M9K_X33_Y11_N0, M9K_X33_Y14_N0, M9K_X33_Y12_N0, M9K_X22_Y21_N0, M9K_X22_Y22_N0, M9K_X22_Y18_N0, M9K_X33_Y18_N0, M9K_X33_Y22_N0, M9K_X22_Y19_N0, M9K_X22_Y20_N0, M9K_X33_Y8_N0, M9K_X33_Y13_N0, M9K_X22_Y13_N0, M9K_X22_Y10_N0, M9K_X33_Y10_N0, M9K_X22_Y12_N0, M9K_X22_Y15_N0, M9K_X22_Y14_N0, M9K_X22_Y11_N0, M9K_X33_Y17_N0, M9K_X22_Y17_N0, M9K_X33_Y19_N0, M9K_X33_Y16_N0, M9K_X22_Y24_N0, M9K_X33_Y5_N0, M9K_X33_Y20_N0, M9K_X33_Y21_N0 ; Don't care ; Old data ; Old data ; No - Unknown ; +; mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component|altsyncram_atg1:auto_generated|ALTSYNCRAM ; AUTO ; Single Port ; Single Clock ; 2048 ; 8 ; -- ; -- ; yes ; yes ; -- ; -- ; 16384 ; 2048 ; 8 ; -- ; -- ; 16384 ; 2 ; None ; M9K_X22_Y16_N0, M9K_X33_Y15_N0 ; Don't care ; Old data ; Old data ; No - Unknown ; +; mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component|altsyncram_f7a1:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; Single Clock ; 2048 ; 8 ; -- ; -- ; yes ; yes ; -- ; -- ; 16384 ; 2048 ; 8 ; -- ; -- ; 16384 ; 2 ; ./roms/cg.hex ; M9K_X22_Y23_N0, M9K_X33_Y7_N0 ; Don't care ; Old data ; Old data ; No - Unknown ; +; video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0|altsyncram_dud1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 2048 ; 8 ; 2048 ; 8 ; yes ; no ; yes ; no ; 16384 ; 2048 ; 8 ; 2048 ; 8 ; 16384 ; 2 ; None ; M9K_X33_Y23_N0, M9K_X33_Y24_N0 ; Don't care ; Old data ; Old data ; No - Unknown ; ++----------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+----------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+---------------+ +Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section. + + +RAM content values are presented in the following format: (Binary) (Octal) (Decimal) (Hexadecimal) ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; |mz80k_mist|mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component|altsyncram_f7a1:auto_generated|ALTSYNCRAM ; ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Addr ; +0 ; +1 ; +2 ; +3 ; +4 ; +5 ; +6 ; +7 ; ++----------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+ +;0;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;8;(00011000) (30) (24) (18) ;(00100100) (44) (36) (24) ;(01000010) (102) (66) (42) ;(01111110) (176) (126) (7E) ;(01000010) (102) (66) (42) ;(01000010) (102) (66) (42) ;(01000010) (102) (66) (42) ;(00000000) (0) (0) (00) ; +;16;(01111100) (174) (124) (7C) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00111100) (74) (60) (3C) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(01111100) (174) (124) (7C) ;(00000000) (0) (0) (00) ; +;24;(00011100) (34) (28) (1C) ;(00100010) (42) (34) (22) ;(01000000) (100) (64) (40) ;(01000000) (100) (64) (40) ;(01000000) (100) (64) (40) ;(00100010) (42) (34) (22) ;(00011100) (34) (28) (1C) ;(00000000) (0) (0) (00) ; +;32;(01111000) (170) (120) (78) ;(00100100) (44) (36) (24) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100100) (44) (36) (24) ;(01111000) (170) (120) (78) ;(00000000) (0) (0) (00) ; +;40;(01111110) (176) (126) (7E) ;(01000000) (100) (64) (40) ;(01000000) (100) (64) (40) ;(01111000) (170) (120) (78) ;(01000000) (100) (64) (40) ;(01000000) (100) (64) (40) ;(01111110) (176) (126) (7E) ;(00000000) (0) (0) (00) ; +;48;(01111110) (176) (126) (7E) ;(01000000) (100) (64) (40) ;(01000000) (100) (64) (40) ;(01111000) (170) (120) (78) ;(01000000) (100) (64) (40) ;(01000000) (100) (64) (40) ;(01000000) (100) (64) (40) ;(00000000) (0) (0) (00) ; +;56;(00011100) (34) (28) (1C) ;(00100010) (42) (34) (22) ;(01000000) (100) (64) (40) ;(01001110) (116) (78) (4E) ;(01000010) (102) (66) (42) ;(00100010) (42) (34) (22) ;(00011100) (34) (28) (1C) ;(00000000) (0) (0) (00) ; +;64;(01000010) (102) (66) (42) ;(01000010) (102) (66) (42) ;(01000010) (102) (66) (42) ;(01111110) (176) (126) (7E) ;(01000010) (102) (66) (42) ;(01000010) (102) (66) (42) ;(01000010) (102) (66) (42) ;(00000000) (0) (0) (00) ; +;72;(00011100) (34) (28) (1C) ;(00001000) (10) (8) (08) ;(00001000) (10) (8) (08) ;(00001000) (10) (8) (08) ;(00001000) (10) (8) (08) ;(00001000) (10) (8) (08) ;(00011100) (34) (28) (1C) ;(00000000) (0) (0) (00) ; +;80;(00001110) (16) (14) (0E) ;(00000100) (4) (4) (04) ;(00000100) (4) (4) (04) ;(00000100) (4) (4) (04) ;(00000100) (4) (4) (04) ;(01000100) (104) (68) (44) ;(00111000) (70) (56) (38) ;(00000000) (0) (0) (00) ; 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+;32528;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32536;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32544;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32552;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32560;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32568;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32576;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32584;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32592;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32600;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; 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+;32648;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32656;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32664;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32672;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32680;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32688;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32696;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32704;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32712;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32720;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32728;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32736;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32744;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32752;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; +;32760;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ; + + ++------------------------------------------------+ +; Routing Usage Summary ; ++-----------------------+------------------------+ +; Routing Resource Type ; Usage ; ++-----------------------+------------------------+ +; Block interconnects ; 5,530 / 71,559 ( 8 % ) ; +; C16 interconnects ; 193 / 2,597 ( 7 % ) ; +; C4 interconnects ; 4,092 / 46,848 ( 9 % ) ; +; Direct links ; 709 / 71,559 ( < 1 % ) ; +; Global clocks ; 9 / 20 ( 45 % ) ; +; Local interconnects ; 1,732 / 24,624 ( 7 % ) ; +; R24 interconnects ; 183 / 2,496 ( 7 % ) ; +; R4 interconnects ; 5,061 / 62,424 ( 8 % ) ; ++-----------------------+------------------------+ + + ++-----------------------------------------------------------------------------+ +; LAB Logic Elements ; ++---------------------------------------------+-------------------------------+ +; Number of Logic Elements (Average = 13.10) ; Number of LABs (Total = 230) ; ++---------------------------------------------+-------------------------------+ +; 1 ; 7 ; +; 2 ; 6 ; +; 3 ; 5 ; +; 4 ; 5 ; +; 5 ; 6 ; +; 6 ; 3 ; +; 7 ; 2 ; +; 8 ; 3 ; +; 9 ; 5 ; +; 10 ; 8 ; +; 11 ; 6 ; +; 12 ; 6 ; +; 13 ; 8 ; +; 14 ; 10 ; +; 15 ; 35 ; +; 16 ; 115 ; ++---------------------------------------------+-------------------------------+ + + ++--------------------------------------------------------------------+ +; LAB-wide Signals ; ++------------------------------------+-------------------------------+ +; LAB-wide Signals (Average = 1.41) ; Number of LABs (Total = 230) ; ++------------------------------------+-------------------------------+ +; 1 Async. clear ; 35 ; +; 1 Clock ; 146 ; +; 1 Clock enable ; 65 ; +; 1 Sync. clear ; 13 ; +; 1 Sync. load ; 18 ; +; 2 Clock enables ; 38 ; +; 2 Clocks ; 9 ; ++------------------------------------+-------------------------------+ + + ++------------------------------------------------------------------------------+ +; LAB Signals Sourced ; ++----------------------------------------------+-------------------------------+ +; Number of Signals Sourced (Average = 16.41) ; Number of LABs (Total = 230) ; ++----------------------------------------------+-------------------------------+ +; 0 ; 0 ; +; 1 ; 5 ; +; 2 ; 5 ; +; 3 ; 5 ; +; 4 ; 4 ; +; 5 ; 4 ; +; 6 ; 4 ; +; 7 ; 3 ; +; 8 ; 4 ; +; 9 ; 5 ; +; 10 ; 10 ; +; 11 ; 5 ; +; 12 ; 3 ; +; 13 ; 5 ; +; 14 ; 4 ; +; 15 ; 13 ; +; 16 ; 37 ; +; 17 ; 16 ; +; 18 ; 21 ; +; 19 ; 6 ; +; 20 ; 15 ; +; 21 ; 9 ; +; 22 ; 5 ; +; 23 ; 9 ; +; 24 ; 3 ; +; 25 ; 4 ; +; 26 ; 7 ; +; 27 ; 4 ; +; 28 ; 4 ; +; 29 ; 2 ; +; 30 ; 1 ; +; 31 ; 0 ; +; 32 ; 8 ; ++----------------------------------------------+-------------------------------+ + + ++---------------------------------------------------------------------------------+ +; LAB Signals Sourced Out ; ++-------------------------------------------------+-------------------------------+ +; Number of Signals Sourced Out (Average = 8.26) ; Number of LABs (Total = 230) ; ++-------------------------------------------------+-------------------------------+ +; 0 ; 0 ; +; 1 ; 14 ; +; 2 ; 16 ; +; 3 ; 13 ; +; 4 ; 11 ; +; 5 ; 14 ; +; 6 ; 14 ; +; 7 ; 9 ; +; 8 ; 23 ; +; 9 ; 19 ; +; 10 ; 30 ; +; 11 ; 20 ; +; 12 ; 9 ; +; 13 ; 11 ; +; 14 ; 5 ; +; 15 ; 4 ; +; 16 ; 14 ; +; 17 ; 1 ; +; 18 ; 1 ; +; 19 ; 1 ; +; 20 ; 1 ; ++-------------------------------------------------+-------------------------------+ + + ++------------------------------------------------------------------------------+ +; LAB Distinct Inputs ; ++----------------------------------------------+-------------------------------+ +; Number of Distinct Inputs (Average = 19.46) ; Number of LABs (Total = 230) ; ++----------------------------------------------+-------------------------------+ +; 0 ; 0 ; +; 1 ; 2 ; +; 2 ; 5 ; +; 3 ; 6 ; +; 4 ; 10 ; +; 5 ; 7 ; +; 6 ; 3 ; +; 7 ; 6 ; +; 8 ; 7 ; +; 9 ; 8 ; +; 10 ; 6 ; +; 11 ; 8 ; +; 12 ; 4 ; +; 13 ; 6 ; +; 14 ; 9 ; +; 15 ; 4 ; +; 16 ; 11 ; +; 17 ; 4 ; +; 18 ; 5 ; +; 19 ; 3 ; +; 20 ; 5 ; +; 21 ; 9 ; +; 22 ; 4 ; +; 23 ; 2 ; +; 24 ; 2 ; +; 25 ; 6 ; +; 26 ; 5 ; +; 27 ; 6 ; +; 28 ; 6 ; +; 29 ; 10 ; +; 30 ; 3 ; +; 31 ; 17 ; +; 32 ; 18 ; +; 33 ; 17 ; +; 34 ; 4 ; +; 35 ; 2 ; ++----------------------------------------------+-------------------------------+ + + ++------------------------------------------+ +; I/O Rules Summary ; ++----------------------------------+-------+ +; I/O Rules Statistic ; Total ; ++----------------------------------+-------+ +; Total I/O Rules ; 30 ; +; Number of I/O Rules Passed ; 9 ; +; Number of I/O Rules Failed ; 0 ; +; Number of I/O Rules Unchecked ; 0 ; +; Number of I/O Rules Inapplicable ; 21 ; ++----------------------------------+-------+ + + ++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; I/O Rules Details ; ++--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+ +; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Area ; Extra Information ; ++--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+ +; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ; +; Inapplicable ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; No Global Signal assignments found. ; I/O ; ; +; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ; +; Inapplicable ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; No IOBANK_VCCIO assignments found. ; I/O ; ; +; Inapplicable ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; No VREF I/O Standard assignments found. ; I/O ; ; +; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; I/O ; ; +; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; I/O ; ; +; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; I/O ; ; +; Pass ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard. ; Critical ; 0 such failures found. ; I/O ; ; +; Pass ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction. ; Critical ; 0 such failures found. ; I/O ; ; +; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ; +; Inapplicable ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ; +; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ; +; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ; +; Pass ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ; +; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ; +; Inapplicable ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ; +; Pass ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ; +; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ; +; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ; +; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value. ; Critical ; No open drain assignments found. ; I/O ; ; +; Inapplicable ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ; +; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time. ; Critical ; No Current Strength or Termination assignments found. ; I/O ; ; +; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time. ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O ; ; +; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ; +; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ; +; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; I/O ; ; +; Pass ; IO_000033 ; Electromigration Checks ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found. ; I/O ; ; +; Inapplicable ; IO_000034 ; SI Related Distance Checks ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O. ; High ; No Differential I/O Standard assignments found. ; I/O ; ; +; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks ; No more than 20 outputs are allowed in a VREF group when VREF is being read from. ; High ; No VREF I/O Standard assignments found. ; I/O ; ; ++--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+ + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; I/O Rules Matrix ; ++--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ +; Pin/Rules ; IO_000001 ; IO_000002 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000009 ; IO_000010 ; IO_000011 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000019 ; IO_000020 ; IO_000021 ; IO_000022 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000033 ; IO_000034 ; IO_000042 ; ++--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ +; Total Pass ; 31 ; 0 ; 31 ; 0 ; 0 ; 31 ; 31 ; 0 ; 31 ; 31 ; 0 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 31 ; 0 ; 0 ; +; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; +; Total Inapplicable ; 0 ; 31 ; 0 ; 31 ; 31 ; 0 ; 0 ; 31 ; 0 ; 0 ; 31 ; 31 ; 31 ; 31 ; 23 ; 31 ; 31 ; 23 ; 31 ; 31 ; 31 ; 31 ; 31 ; 31 ; 31 ; 31 ; 31 ; 0 ; 31 ; 31 ; +; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; +; VGA_R[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_R[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_R[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_R[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_R[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_R[5] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_G[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_G[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_G[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_G[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_G[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_G[5] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_B[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_B[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_B[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_B[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_B[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_B[5] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_HS ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; VGA_VS ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; LED ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; AUDIO_L ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; AUDIO_R ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; SPI_DO ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; SPI_SS2 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; SPI_SS4 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; SPI_SCK ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; CONF_DATA0 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; SPI_SS3 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; SPI_DI ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; +; CLOCK_27 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ++--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ + + ++----------------------------------------------------------------------------------------+ +; Fitter Device Options ; ++------------------------------------------------------------------+---------------------+ +; Option ; Setting ; ++------------------------------------------------------------------+---------------------+ +; Enable user-supplied start-up clock (CLKUSR) ; Off ; +; Enable device-wide reset (DEV_CLRn) ; Off ; +; Enable device-wide output enable (DEV_OE) ; Off ; +; Enable INIT_DONE output ; Off ; +; Configuration scheme ; Passive Serial ; +; Error detection CRC ; Off ; +; Enable open drain on CRC_ERROR pin ; Off ; +; Enable input tri-state on active configuration pins in user mode ; Off ; +; Configuration Voltage Level ; Auto ; +; Force Configuration Voltage Level ; On ; +; nCEO ; Unreserved ; +; Data[0] ; Unreserved ; +; Data[1]/ASDO ; Unreserved ; +; Data[7..2] ; Unreserved ; +; FLASH_nCE/nCSO ; Unreserved ; +; Other Active Parallel pins ; Unreserved ; +; DCLK ; As input tri-stated ; +; Base pin-out file on sameframe device ; Off ; ++------------------------------------------------------------------+---------------------+ + + ++------------------------------------+ +; Operating Settings and Conditions ; ++---------------------------+--------+ +; Setting ; Value ; ++---------------------------+--------+ +; Nominal Core Voltage ; 1.20 V ; +; Low Junction Temperature ; 0 C ; +; High Junction Temperature ; 85 C ; ++---------------------------+--------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Estimated Delay Added for Hold Timing Summary ; ++--------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------+-------------------+ +; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ; ++--------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------+-------------------+ +; pll|altpll_component|auto_generated|pll1|clk[0],mz80k_top:mz80k_top|vga:vga1|counter[0],mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 951.8 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; mz80k_top:mz80k_top|clk_count[2] ; 296.5 ; +; pll|altpll_component|auto_generated|pll1|clk[0],mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 86.3 ; +; pll|altpll_component|auto_generated|pll1|clk[0],mz80k_top:mz80k_top|vga:vga1|counter[0],mz80k_top:mz80k_top|clk_count[2] ; pll|altpll_component|auto_generated|pll1|clk[0],mz80k_top:mz80k_top|clk_count[2] ; 66.4 ; ++--------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------+-------------------+ +Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off. +This will disable optimization of problematic paths and expose them for further analysis using the TimeQuest Timing Analyzer. + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Estimated Delay Added for Hold Timing Details ; ++------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+-------------------+ +; Source Register ; Destination Register ; Delay Added in ns ; ++------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+-------------------+ +; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|out_address_reg_a[0] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.670 ; +; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|out_address_reg_a[1] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.583 ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[3]~reg0 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.579 ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[1]~reg0 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.579 ; +; mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component|altsyncram_atg1:auto_generated|q_a[5] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.411 ; +; mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component|altsyncram_atg1:auto_generated|q_a[1] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.387 ; +; mz80k_top:mz80k_top|clk_count[24] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.368 ; +; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|ram_block1a12 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.341 ; +; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|ram_block1a20 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.341 ; +; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|ram_block1a4 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 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7.234 ; +; mz80k_top:mz80k_top|fz80:z80|reg_simplec:reg_i|q[1] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.234 ; +; mz80k_top:mz80k_top|fz80:z80|reg_quad3:reg_h|qx[2] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.234 ; +; mz80k_top:mz80k_top|fz80:z80|reg_quad3:reg_h|q1[2] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.234 ; +; mz80k_top:mz80k_top|fz80:z80|reg_quad3:reg_h|q0[2] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.234 ; +; mz80k_top:mz80k_top|fz80:z80|reg_simplec:reg_i|q[2] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.234 ; +; mz80k_top:mz80k_top|fz80:z80|reg_a:reg_a|q1[2] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.234 ; +; mz80k_top:mz80k_top|fz80:z80|reg_quad3:reg_h|qx[1] ; mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[7] ; 7.234 ; ++------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------+-------------------+ +Note: This table only shows the top 100 path(s) that have the largest delay added for hold. + + ++-----------------+ +; Fitter Messages ; ++-----------------+ +Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead. +Info (119006): Selected device EP3C25E144C8 for design "mz80k_mist" +Info (21077): Low junction temperature is 0 degrees C +Info (21077): High junction temperature is 85 degrees C +Info (15535): Implemented PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" as Cyclone III PLL type + Info (15099): Implementing clock multiplication of 50, clock division of 27, and phase shift of 0 degrees (0 ps) for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] port +Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time +Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices + Info (176445): Device EP3C5E144C8 is compatible + Info (176445): Device EP3C10E144C8 is compatible + Info (176445): Device EP3C16E144C8 is compatible +Info (169124): Fitter converted 1 user pins into dedicated programming pins + Info (169125): Pin ~ALTERA_DCLK~ is reserved at location 12 +Info (169141): DATA[0] dual-purpose pin not reserved +Info (12825): Data[1]/ASDO dual-purpose pin not reserved +Info (12825): nCSO dual-purpose pin not reserved +Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details +Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements. +Critical Warning (332012): Synopsys Design Constraints File file not found: 'mz80k_mist.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. +Info (332144): No user constrained generated clocks found in the design +Info (332144): No user constrained base clocks found in the design +Warning (332125): Found combinational loop of 816 nodes + Warning (332126): Node "mz80k_top|vram_select|combout" + Warning (332126): Node "mz80k_top|cpu_data_in~15|dataa" + Warning (332126): Node "mz80k_top|cpu_data_in~15|combout" + Warning (332126): Node "mz80k_top|cpu_data_in[6]~28|datab" + Warning (332126): Node "mz80k_top|cpu_data_in[6]~28|combout" + Warning (332126): Node "mz80k_top|cpu_data_in[7]~31|datac" + Warning (332126): Node "mz80k_top|cpu_data_in[7]~31|combout" + Warning (332126): Node "mz80k_top|cpu_data_in[7]~32|datac" + Warning (332126): Node "mz80k_top|cpu_data_in[7]~32|combout" + Warning (332126): Node "mz80k_top|cpu_data_in[7]~51|datac" + Warning (332126): Node "mz80k_top|cpu_data_in[7]~51|combout" + Warning (332126): Node "mz80k_top|z80|reg_adrl|q[7]~2|dataa" + Warning (332126): Node "mz80k_top|z80|reg_adrl|q[7]~2|combout" + Warning (332126): Node "mz80k_top|z80|i[7]~10|dataa" + Warning (332126): Node "mz80k_top|z80|i[7]~10|combout" + Warning (332126): Node "mz80k_top|z80|comb~19|datac" + Warning (332126): Node "mz80k_top|z80|comb~19|combout" + Warning (332126): Node "mz80k_top|z80|comb~21|dataa" + Warning (332126): Node "mz80k_top|z80|comb~21|combout" + Warning (332126): Node "mz80k_top|z80|sela_hl~1|dataa" + Warning (332126): Node "mz80k_top|z80|sela_hl~1|combout" + Warning (332126): Node "mz80k_top|z80|sela_hl~3|dataa" + Warning (332126): Node "mz80k_top|z80|sela_hl~3|combout" + Warning (332126): Node "mz80k_top|z80|selal[1]~1|datac" + Warning (332126): Node "mz80k_top|z80|selal[1]~1|combout" + Warning (332126): Node "mz80k_top|z80|Mux20~1|datab" + Warning (332126): Node "mz80k_top|z80|Mux20~1|combout" + Warning (332126): Node "mz80k_top|z80|Mux20~3|dataa" + Warning (332126): Node "mz80k_top|z80|Mux20~3|combout" + Warning (332126): Node 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"mz80k_top|z80|Mux16~1|datab" + Warning (332126): Node "mz80k_top|z80|Mux16~0|dataa" + Warning (332126): Node "mz80k_top|z80|Mux16~2|datac" + Warning (332126): Node "mz80k_top|z80|selah[1]~5|datad" + Warning (332126): Node "mz80k_top|z80|Mux23~1|datab" + Warning (332126): Node "mz80k_top|z80|Mux23~0|dataa" + Warning (332126): Node "mz80k_top|z80|Mux23~2|datac" + Warning (332126): Node "mz80k_top|z80|Mux22~3|datac" + Warning (332126): Node "mz80k_top|z80|Mux21~2|datac" + Warning (332126): Node "mz80k_top|z80|selal[2]~6|datad" + Warning (332126): Node "mz80k_top|z80|i_ldblock|dataa" + Warning (332126): Node "mz80k_top|z80|comb~22|datad" + Warning (332126): Node "mz80k_top|z80|i_outna~0|datab" + Warning (332126): Node "mz80k_top|z80|i_setres_hl~0|dataa" + Warning (332126): Node "mz80k_top|z80|i_outcr|datad" + Warning (332126): Node "mz80k_top|z80|i_rs_hl~0|datad" + Warning (332126): Node "mz80k_top|z80|comb~29|datab" + Warning (332126): Node "mz80k_top|z80|xy3|dataa" + Warning (332126): Node "mz80k_top|z80|i_cpblock|dataa" + Warning (332126): Node "mz80k_top|z80|i_ldnnhl~0|datac" + Warning (332126): Node "mz80k_top|z80|i_inrc|datad" + Warning (332126): Node "mz80k_top|z80|i_ldrhl~3|datad" + Warning (332126): Node "mz80k_top|z80|comb~11|datad" + Warning (332126): Node "mz80k_top|z80|comb~66|datad" + Warning (332126): Node "mz80k_top|z80|comb~68|datad" + Warning (332126): Node "mz80k_top|z80|Decoder0~0|datab" + Warning (332126): Node "mz80k_top|cpu_data_in[6]~30|datab" + Warning (332126): Node "mz80k_top|cpu_data_in[6]~29|dataa" + Warning (332126): Node "mz80k_top|cpu_data_in[0]~21|datac" + Warning (332126): Node "mz80k_top|cpu_data_in[1]~49|datad" +Critical Warning (332081): Design contains combinational loop of 816 nodes. Estimating the delays through the loop. +Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty" +Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. +Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time. +Info (176353): Automatically promoted node pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] (placed in counter C0 of PLL_4) + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G18 +Info (176353): Automatically promoted node SPI_SCK~input (placed in PIN 126 (CLK8, DIFFCLK_5n)) + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G14 + Info (176356): Following destination nodes may be non-global or may not use global or regional clocks + Info (176357): Destination node mist_io:mist_io|status[2] +Info (176353): Automatically promoted node mz80k_top:mz80k_top|CLK_CPU + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock +Info (176353): Automatically promoted node mz80k_top:mz80k_top|vga:vga1|counter[0] + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock + Info (176356): Following destination nodes may be non-global or may not use global or regional clocks + Info (176357): Destination node mz80k_top:mz80k_top|vga:vga1|counter[0]~0 +Info (176353): Automatically promoted node mz80k_top:mz80k_top|CLK_2M + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock + Info (176356): Following destination nodes may be non-global or may not use global or regional clocks + Info (176357): Destination node mz80k_top:mz80k_top|CLK_2M~0 +Info (176353): Automatically promoted node mz80k_top:mz80k_top|CLK_31250 + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock + Info (176356): Following destination nodes may be non-global or may not use global or regional clocks + Info (176357): Destination node mz80k_top:mz80k_top|CLK_31250~0 +Info (176353): Automatically promoted node mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock + Info (176356): Following destination nodes may be non-global or may not use global or regional clocks + Info (176357): Destination node mz80k_top:mz80k_top|i8253:i8253_1|signal1~0 +Info (176353): Automatically promoted node SPI_SS3~input (placed in PIN 91 (CLK4, DIFFCLK_2p)) + Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G9 + Info (176356): Following destination nodes may be non-global or may not use global or regional clocks + Info (176357): Destination node video_mixer:video_mixer|osd:osd|comb~4 + Info (176357): Destination node video_mixer:video_mixer|osd:osd|sbuf[4] + Info (176357): Destination node video_mixer:video_mixer|osd:osd|sbuf[5] + Info (176357): Destination node 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region, but does not exist in design + Warning (15706): Node "SDRAM_A[12]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[1]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[2]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[3]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[4]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[5]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[6]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[7]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[8]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_A[9]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_BA[0]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_BA[1]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_CKE" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_CLK" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQMH" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQML" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[0]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[10]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[11]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[12]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[13]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[14]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[15]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[1]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[2]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[3]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[4]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[5]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[6]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[7]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[8]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_DQ[9]" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_nCAS" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_nCS" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_nRAS" is assigned to location or region, but does not exist in design + Warning (15706): Node "SDRAM_nWE" is assigned to location or region, but does not exist in design + Warning (15706): Node "UART_RX" is assigned to location or region, but does not exist in design + Warning (15706): Node "UART_TX" is assigned to location or region, but does not exist in design +Info (171121): Fitter preparation operations ending: elapsed time is 00:00:02 +Info (170189): Fitter placement preparation operations beginning +Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:02 +Info (170191): Fitter placement operations beginning +Info (170137): Fitter placement was successful +Info (170192): Fitter placement operations ending: elapsed time is 00:00:13 +Info (170193): Fitter routing operations beginning +Info (170089): 1e+03 ns of routing delay (approximately 2.6% of available device routing delay) has been added to meet hold timing. For more information, refer to the Estimated Delay Added for Hold Timing section in the Fitter report. +Info (170195): Router estimated average interconnect usage is 6% of the available device resources + Info (170196): Router estimated peak interconnect usage is 45% of the available device resources in the region that extends from location X21_Y11 to location X31_Y22 +Info (170194): Fitter routing operations ending: elapsed time is 00:00:25 +Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. + Info (170201): Optimizations that may affect the design's routability were skipped +Info (11888): Total time spent on timing analysis during the Fitter is 19.66 seconds. +Info (334003): Started post-fitting delay annotation +Info (334004): Delay annotation completed successfully +Info (334003): Started post-fitting delay annotation +Info (334004): Delay annotation completed successfully +Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:03 +Warning (171167): Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information. +Warning (169177): 7 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone III Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems. + Info (169178): Pin SPI_DO uses I/O standard 3.3-V LVTTL at 105 + Info (169178): Pin SPI_SS2 uses I/O standard 3.3-V LVTTL at 127 + Info (169178): Pin SPI_SS4 uses I/O standard 3.3-V LVTTL at 90 + Info (169178): Pin SPI_SCK uses I/O standard 3.3-V LVTTL at 126 + Info (169178): Pin SPI_SS3 uses I/O standard 3.3-V LVTTL at 91 + Info (169178): Pin SPI_DI uses I/O standard 3.3-V LVTTL at 88 + Info (169178): Pin CLOCK_27 uses I/O standard 3.3-V LVTTL at 54 +Warning (169203): PCI-clamp diode is not supported in this mode. The following 1 pins must meet the Altera requirements for 3.3V, 3.0V, and 2.5V interfaces if they are connected to devices other than the supported configuration devices. In these cases, Altera recommends termination method as specified in the Application Note 447. + Info (169178): Pin CONF_DATA0 uses I/O standard 3.3-V LVTTL at 13 +Info (144001): Generated suppressed messages file D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.smsg +Info: Quartus II 64-Bit Fitter was successful. 0 errors, 865 warnings + Info: Peak virtual memory: 5526 megabytes + Info: Processing ended: Sun Jun 24 13:31:07 2018 + Info: Elapsed time: 00:00:53 + Info: Total CPU time (on all processors): 00:01:08 + + ++----------------------------+ +; Fitter Suppressed Messages ; ++----------------------------+ +The suppressed messages can be found in D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.smsg. + + diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.smsg b/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.smsg new file mode 100644 index 00000000..7121cbb1 --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.smsg @@ -0,0 +1,8 @@ +Extra Info (176273): Performing register packing on registers with non-logic cell location assignments +Extra Info (176274): Completed register packing on registers with non-logic cell location assignments +Extra Info (176236): Started Fast Input/Output/OE register processing +Extra Info (176237): Finished Fast Input/Output/OE register processing +Extra Info (176238): Start inferring scan chains for DSP blocks +Extra Info (176239): Inferring scan chains for DSP blocks is complete +Extra Info (176248): Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density +Extra Info (176249): Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.summary b/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.summary new file mode 100644 index 00000000..243f9f70 --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.fit.summary @@ -0,0 +1,16 @@ +Fitter Status : Successful - Sun Jun 24 13:31:05 2018 +Quartus II 64-Bit Version : 13.1.0 Build 162 10/23/2013 SJ Web Edition +Revision Name : mz80k_mist +Top-level Entity Name : mz80k_mist +Family : Cyclone III +Device : EP3C25E144C8 +Timing Models : Final +Total logic elements : 3,012 / 24,624 ( 12 % ) + Total combinational functions : 2,886 / 24,624 ( 12 % ) + Dedicated logic registers : 891 / 24,624 ( 4 % ) +Total registers : 891 +Total pins : 31 / 83 ( 37 % ) +Total virtual pins : 0 +Total memory bits : 311,296 / 608,256 ( 51 % ) +Embedded Multiplier 9-bit elements : 0 / 132 ( 0 % ) +Total PLLs : 1 / 4 ( 25 % ) diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.flow.rpt b/Sharp - MZ-80K_MiST/Output/mz80k_mist.flow.rpt new file mode 100644 index 00000000..2c0cb61a --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.flow.rpt @@ -0,0 +1,136 @@ +Flow report for mz80k_mist +Sun Jun 24 13:31:32 2018 +Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + + +--------------------- +; Table of Contents ; +--------------------- + 1. Legal Notice + 2. Flow Summary + 3. Flow Settings + 4. Flow Non-Default Global Settings + 5. Flow Elapsed Time + 6. Flow OS Summary + 7. Flow Log + 8. Flow Messages + 9. Flow Suppressed Messages + + + +---------------- +; Legal Notice ; +---------------- +Copyright (C) 1991-2013 Altera Corporation +Your use of Altera Corporation's design tools, logic functions +and other software and tools, and its AMPP partner logic +functions, and any output files from any of the foregoing +(including device programming or simulation files), and any +associated documentation or information are expressly subject +to the terms and conditions of the Altera Program License +Subscription Agreement, Altera MegaCore Function License +Agreement, or other applicable license agreement, including, +without limitation, that your use is for the sole purpose of +programming logic devices manufactured by Altera and sold by +Altera or its authorized distributors. Please refer to the +applicable agreement for further details. + + + ++---------------------------------------------------------------------------------+ +; Flow Summary ; ++------------------------------------+--------------------------------------------+ +; Flow Status ; Successful - Sun Jun 24 13:31:32 2018 ; +; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Web Edition ; +; Revision Name ; mz80k_mist ; +; Top-level Entity Name ; mz80k_mist ; +; Family ; Cyclone III ; +; Device ; EP3C25E144C8 ; +; Timing Models ; Final ; +; Total logic elements ; 3,012 / 24,624 ( 12 % ) ; +; Total combinational functions ; 2,886 / 24,624 ( 12 % ) ; +; Dedicated logic registers ; 891 / 24,624 ( 4 % ) ; +; Total registers ; 891 ; +; Total pins ; 31 / 83 ( 37 % ) ; +; Total virtual pins ; 0 ; +; Total memory bits ; 311,296 / 608,256 ( 51 % ) ; +; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; +; Total PLLs ; 1 / 4 ( 25 % ) ; ++------------------------------------+--------------------------------------------+ + + ++-----------------------------------------+ +; Flow Settings ; ++-------------------+---------------------+ +; Option ; Setting ; ++-------------------+---------------------+ +; Start date & time ; 06/24/2018 13:29:56 ; +; Main task ; Compilation ; +; Revision Name ; mz80k_mist ; ++-------------------+---------------------+ + + ++----------------------------------------------------------------------------------------------------------------------------+ +; Flow Non-Default Global Settings ; ++-------------------------------------+---------------------------------------+---------------+-------------+----------------+ +; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ; ++-------------------------------------+---------------------------------------+---------------+-------------+----------------+ +; COMPILER_SIGNATURE_ID ; 84440844040061.152983979606548 ; -- ; -- ; -- ; +; EDA_OUTPUT_DATA_FORMAT ; Vhdl ; -- ; -- ; eda_simulation ; +; EDA_SIMULATION_TOOL ; ModelSim-Altera (VHDL) ; ; -- ; -- ; +; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ; +; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ; +; OUTPUT_IO_TIMING_FAR_END_VMEAS ; Half Signal Swing ; -- ; -- ; -- ; +; OUTPUT_IO_TIMING_FAR_END_VMEAS ; Half Signal Swing ; -- ; -- ; -- ; +; OUTPUT_IO_TIMING_NEAR_END_VMEAS ; Half Vccio ; -- ; -- ; -- ; +; OUTPUT_IO_TIMING_NEAR_END_VMEAS ; Half Vccio ; -- ; -- ; -- ; +; PARTITION_COLOR ; 16764057 ; -- ; -- ; Top ; +; PARTITION_FITTER_PRESERVATION_LEVEL ; PLACEMENT_AND_ROUTING ; -- ; -- ; Top ; +; PARTITION_NETLIST_TYPE ; SOURCE ; -- ; -- ; Top ; +; POWER_BOARD_THERMAL_MODEL ; None (CONSERVATIVE) ; -- ; -- ; -- ; +; POWER_PRESET_COOLING_SOLUTION ; 23 MM HEAT SINK WITH 200 LFPM AIRFLOW ; -- ; -- ; -- ; +; PRE_FLOW_SCRIPT_FILE ; quartus_sh:rtl/build_id.tcl ; -- ; -- ; -- ; +; PROJECT_OUTPUT_DIRECTORY ; Output ; -- ; -- ; -- ; +; VERILOG_INPUT_VERSION ; SystemVerilog_2005 ; Verilog_2001 ; -- ; -- ; +; VERILOG_SHOW_LMF_MAPPING_MESSAGES ; Off ; -- ; -- ; -- ; ++-------------------------------------+---------------------------------------+---------------+-------------+----------------+ + + ++-------------------------------------------------------------------------------------------------------------------------------+ +; Flow Elapsed Time ; ++---------------------------+--------------+-------------------------+---------------------+------------------------------------+ +; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ; ++---------------------------+--------------+-------------------------+---------------------+------------------------------------+ +; Analysis & Synthesis ; 00:00:17 ; 1.0 ; 4725 MB ; 00:00:17 ; +; Fitter ; 00:00:51 ; 2.0 ; 5526 MB ; 00:01:06 ; +; Assembler ; 00:00:03 ; 1.0 ; 4627 MB ; 00:00:03 ; +; TimeQuest Timing Analyzer ; 00:00:10 ; 1.3 ; 4795 MB ; 00:00:12 ; +; EDA Netlist Writer ; 00:00:05 ; 1.0 ; 4636 MB ; 00:00:04 ; +; Total ; 00:01:26 ; -- ; -- ; 00:01:42 ; ++---------------------------+--------------+-------------------------+---------------------+------------------------------------+ + + ++----------------------------------------------------------------------------------------+ +; Flow OS Summary ; ++---------------------------+------------------+-----------+------------+----------------+ +; Module Name ; Machine Hostname ; OS Name ; OS Version ; Processor type ; ++---------------------------+------------------+-----------+------------+----------------+ +; Analysis & Synthesis ; DESKTOP-BA4AA0D ; Windows 7 ; 6.2 ; x86_64 ; +; Fitter ; DESKTOP-BA4AA0D ; Windows 7 ; 6.2 ; x86_64 ; +; Assembler ; DESKTOP-BA4AA0D ; Windows 7 ; 6.2 ; x86_64 ; +; TimeQuest Timing Analyzer ; DESKTOP-BA4AA0D ; Windows 7 ; 6.2 ; x86_64 ; +; EDA Netlist Writer ; DESKTOP-BA4AA0D ; Windows 7 ; 6.2 ; x86_64 ; ++---------------------------+------------------+-----------+------------+----------------+ + + +------------ +; Flow Log ; +------------ +quartus_map --read_settings_files=on --write_settings_files=off mz80k_mist -c mz80k_mist +quartus_fit --read_settings_files=off --write_settings_files=off mz80k_mist -c mz80k_mist +quartus_asm --read_settings_files=off --write_settings_files=off mz80k_mist -c mz80k_mist +quartus_sta mz80k_mist -c mz80k_mist +quartus_eda --read_settings_files=off --write_settings_files=off mz80k_mist -c mz80k_mist + + + diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.jdi b/Sharp - MZ-80K_MiST/Output/mz80k_mist.jdi new file mode 100644 index 00000000..749e8a8c --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.jdi @@ -0,0 +1,8 @@ + + + + + + + + diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.rpt b/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.rpt new file mode 100644 index 00000000..7252292b --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.rpt @@ -0,0 +1,3094 @@ +Analysis & Synthesis report for mz80k_mist +Sun Jun 24 13:30:13 2018 +Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + + +--------------------- +; Table of Contents ; +--------------------- + 1. Legal Notice + 2. Analysis & Synthesis Summary + 3. Analysis & Synthesis Settings + 4. Parallel Compilation + 5. Analysis & Synthesis Source Files Read + 6. Analysis & Synthesis Resource Usage Summary + 7. Analysis & Synthesis Resource Utilization by Entity + 8. Analysis & Synthesis RAM Summary + 9. Analysis & Synthesis IP Cores Summary + 10. Logic Cells Representing Combinational Loops + 11. Registers Removed During Synthesis + 12. Removed Registers Triggering Further Register Optimizations + 13. General Register Statistics + 14. Inverted Register Statistics + 15. Registers Packed Into Inferred Megafunctions + 16. Multiplexer Restructuring Statistics (Restructuring Performed) + 17. Source assignments for video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component|altsyncram_c5o1:auto_generated + 18. Source assignments for video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf1|altsyncram:altsyncram_component|altsyncram_c5o1:auto_generated + 19. Source assignments for video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf0|altsyncram:altsyncram_component|altsyncram_28o1:auto_generated + 20. Source assignments for video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf1|altsyncram:altsyncram_component|altsyncram_28o1:auto_generated + 21. Source assignments for video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf2|altsyncram:altsyncram_component|altsyncram_28o1:auto_generated + 22. Source assignments for video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf3|altsyncram:altsyncram_component|altsyncram_28o1:auto_generated + 23. Source assignments for mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component|altsyncram_f7a1:auto_generated + 24. Source assignments for mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated + 25. Source assignments for mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component|altsyncram_atg1:auto_generated + 26. Source assignments for video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0|altsyncram_dud1:auto_generated + 27. Parameter Settings for User Entity Instance: pll:pll|altpll:altpll_component + 28. Parameter Settings for User Entity Instance: mist_io:mist_io + 29. Parameter Settings for User Entity Instance: video_mixer:video_mixer + 30. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler + 31. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x + 32. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in + 33. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0 + 34. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component + 35. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf1 + 36. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf1|altsyncram:altsyncram_component + 37. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out + 38. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf0 + 39. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf0|altsyncram:altsyncram_component + 40. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf1 + 41. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf1|altsyncram:altsyncram_component + 42. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf2 + 43. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf2|altsyncram:altsyncram_component + 44. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf3 + 45. Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf3|altsyncram:altsyncram_component + 46. Parameter Settings for User Entity Instance: video_mixer:video_mixer|osd:osd + 47. Parameter Settings for User Entity Instance: sigma_delta_dac:sigma_delta_dac + 48. Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|fz80:z80|seq:seq + 49. Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component + 50. Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component + 51. Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component + 52. Parameter Settings for Inferred Entity Instance: video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0 + 53. altpll Parameter Settings by Entity Instance + 54. altsyncram Parameter Settings by Entity Instance + 55. Port Connectivity Checks: "keyboard:keyboard" + 56. Port Connectivity Checks: "mz80k_top:mz80k_top|ram2:ram2_2" + 57. Port Connectivity Checks: "mz80k_top:mz80k_top|monrom:mon_rom" + 58. Port Connectivity Checks: "mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom" + 59. Port Connectivity Checks: "mz80k_top:mz80k_top|vga:vga1" + 60. Port Connectivity Checks: "mz80k_top:mz80k_top|ps2:ps2_1" + 61. Port Connectivity Checks: "mz80k_top:mz80k_top|i8253:i8253_1" + 62. Port Connectivity Checks: "mz80k_top:mz80k_top|fz80:z80|alu:alu" + 63. Port Connectivity Checks: "mz80k_top:mz80k_top|fz80:z80" + 64. Port Connectivity Checks: "mz80k_top:mz80k_top" + 65. Port Connectivity Checks: "sigma_delta_dac:sigma_delta_dac" + 66. Port Connectivity Checks: "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Blend:blender" + 67. Port Connectivity Checks: "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x" + 68. Port Connectivity Checks: "video_mixer:video_mixer" + 69. Port Connectivity Checks: "mist_io:mist_io" + 70. Port Connectivity Checks: "pll:pll" + 71. Elapsed Time Per Partition + 72. Analysis & Synthesis Messages + 73. Analysis & Synthesis Suppressed Messages + + + +---------------- +; Legal Notice ; +---------------- +Copyright (C) 1991-2013 Altera Corporation +Your use of Altera Corporation's design tools, logic functions +and other software and tools, and its AMPP partner logic +functions, and any output files from any of the foregoing +(including device programming or simulation files), and any +associated documentation or information are expressly subject +to the terms and conditions of the Altera Program License +Subscription Agreement, Altera MegaCore Function License +Agreement, or other applicable license agreement, including, +without limitation, that your use is for the sole purpose of +programming logic devices manufactured by Altera and sold by +Altera or its authorized distributors. Please refer to the +applicable agreement for further details. + + + ++---------------------------------------------------------------------------------+ +; Analysis & Synthesis Summary ; ++------------------------------------+--------------------------------------------+ +; Analysis & Synthesis Status ; Successful - Sun Jun 24 13:30:13 2018 ; +; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Web Edition ; +; Revision Name ; mz80k_mist ; +; Top-level Entity Name ; mz80k_mist ; +; Family ; Cyclone III ; +; Total logic elements ; 3,152 ; +; Total combinational functions ; 2,886 ; +; Dedicated logic registers ; 891 ; +; Total registers ; 891 ; +; Total pins ; 31 ; +; Total virtual pins ; 0 ; +; Total memory bits ; 311,296 ; +; Embedded Multiplier 9-bit elements ; 0 ; +; Total PLLs ; 1 ; ++------------------------------------+--------------------------------------------+ + + ++----------------------------------------------------------------------------------------------------------------------+ +; Analysis & Synthesis Settings ; ++----------------------------------------------------------------------------+--------------------+--------------------+ +; Option ; Setting ; Default Value ; ++----------------------------------------------------------------------------+--------------------+--------------------+ +; Device ; EP3C25E144C8 ; ; +; Top-level entity name ; mz80k_mist ; mz80k_mist ; +; Family name ; Cyclone III ; Cyclone IV GX ; +; Verilog Show LMF Mapping Messages ; Off ; ; +; Verilog Version ; SystemVerilog_2005 ; Verilog_2001 ; +; Use smart compilation ; Off ; Off ; +; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ; +; Enable compact report table ; Off ; Off ; +; Restructure Multiplexers ; Auto ; Auto ; +; Create Debugging Nodes for IP Cores ; Off ; Off ; +; Preserve fewer node names ; On ; On ; +; Disable OpenCore Plus hardware evaluation ; Off ; Off ; +; VHDL Version ; VHDL_1993 ; VHDL_1993 ; +; State Machine Processing ; Auto ; Auto ; +; Safe State Machine ; Off ; Off ; +; Extract Verilog State Machines ; On ; On ; +; Extract VHDL State Machines ; On ; On ; +; Ignore Verilog initial constructs ; Off ; Off ; +; Iteration limit for constant Verilog loops ; 5000 ; 5000 ; +; Iteration limit for non-constant Verilog loops ; 250 ; 250 ; +; Add Pass-Through Logic to Inferred RAMs ; On ; On ; +; Infer RAMs from Raw Logic ; On ; On ; +; Parallel Synthesis ; On ; On ; +; DSP Block Balancing ; Auto ; Auto ; +; NOT Gate Push-Back ; On ; On ; +; Power-Up Don't Care ; On ; On ; +; Remove Redundant Logic Cells ; Off ; Off ; +; Remove Duplicate Registers ; On ; On ; +; Ignore CARRY Buffers ; Off ; Off ; +; Ignore CASCADE Buffers ; Off ; Off ; +; Ignore GLOBAL Buffers ; Off ; Off ; +; Ignore ROW GLOBAL Buffers ; Off ; Off ; +; Ignore LCELL Buffers ; Off ; Off ; +; Ignore SOFT Buffers ; On ; On ; +; Limit AHDL Integers to 32 Bits ; Off ; Off ; +; Optimization Technique ; Balanced ; Balanced ; +; Carry Chain Length ; 70 ; 70 ; +; Auto Carry Chains ; On ; On ; +; Auto Open-Drain Pins ; On ; On ; +; Perform WYSIWYG Primitive Resynthesis ; Off ; Off ; +; Auto ROM Replacement ; On ; On ; +; Auto RAM Replacement ; On ; On ; +; Auto DSP Block Replacement ; On ; On ; +; Auto Shift Register Replacement ; Auto ; Auto ; +; Allow Shift Register Merging across Hierarchies ; Auto ; Auto ; +; Auto Clock Enable Replacement ; On ; On ; +; Strict RAM Replacement ; Off ; Off ; +; Allow Synchronous Control Signals ; On ; On ; +; Force Use of Synchronous Clear Signals ; Off ; Off ; +; Auto RAM Block Balancing ; On ; On ; +; Auto RAM to Logic Cell Conversion ; Off ; Off ; +; Auto Resource Sharing ; Off ; Off ; +; Allow Any RAM Size For Recognition ; Off ; Off ; +; Allow Any ROM Size For Recognition ; Off ; Off ; +; Allow Any Shift Register Size For Recognition ; Off ; Off ; +; Use LogicLock Constraints during Resource Balancing ; On ; On ; +; Ignore translate_off and synthesis_off directives ; Off ; Off ; +; Timing-Driven Synthesis ; On ; On ; +; Report Parameter Settings ; On ; On ; +; Report Source Assignments ; On ; On ; +; Report Connectivity Checks ; On ; On ; +; Ignore Maximum Fan-Out Assignments ; Off ; Off ; +; Synchronization Register Chain Length ; 2 ; 2 ; +; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ; +; HDL message level ; Level2 ; Level2 ; +; Suppress Register Optimization Related Messages ; Off ; Off ; +; Number of Removed Registers Reported in Synthesis Report ; 5000 ; 5000 ; +; Number of Swept Nodes Reported in Synthesis Report ; 5000 ; 5000 ; +; Number of Inverted Registers Reported in Synthesis Report ; 100 ; 100 ; +; Clock MUX Protection ; On ; On ; +; Auto Gated Clock Conversion ; Off ; Off ; +; Block Design Naming ; Auto ; Auto ; +; SDC constraint protection ; Off ; Off ; +; Synthesis Effort ; Auto ; Auto ; +; Shift Register Replacement - Allow Asynchronous Clear Signal ; On ; On ; +; Pre-Mapping Resynthesis Optimization ; Off ; Off ; +; Analysis & Synthesis Message Level ; Medium ; Medium ; +; Disable Register Merging Across Hierarchies ; Auto ; Auto ; +; Resource Aware Inference For Block RAM ; On ; On ; +; Synthesis Seed ; 1 ; 1 ; ++----------------------------------------------------------------------------+--------------------+--------------------+ + + ++------------------------------------------+ +; Parallel Compilation ; ++----------------------------+-------------+ +; Processors ; Number ; ++----------------------------+-------------+ +; Number detected on machine ; 8 ; +; Maximum allowed ; 4 ; +; ; ; +; Average used ; 1.00 ; +; Maximum used ; 4 ; +; ; ; +; Usage by Processor ; % Time Used ; +; Processor 1 ; 100.0% ; +; Processors 2-4 ; < 0.1% ; +; Processors 5-8 ; 0.0% ; ++----------------------------+-------------+ + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Analysis & Synthesis Source Files Read ; ++----------------------------------+-----------------+------------------------------+-------------------------------------------------------------------------+---------+ +; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ; ++----------------------------------+-----------------+------------------------------+-------------------------------------------------------------------------+---------+ +; rtl/mz80k_mist.sv ; yes ; User SystemVerilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/mz80k_mist.sv ; ; +; rtl/mz80k_top.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/mz80k_top.v ; ; +; rtl/vga.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/vga.v ; ; +; rtl/i8253.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/i8253.v ; ; +; rtl/ps2.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/ps2.v ; ; +; rtl/fz80.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/fz80.v ; ; +; rtl/video_mixer.sv ; yes ; User SystemVerilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/video_mixer.sv ; ; +; rtl/sigma_delta_dac.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/sigma_delta_dac.v ; ; +; rtl/scandoubler.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/scandoubler.v ; ; +; rtl/osd.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/osd.v ; ; +; rtl/mist_io.v ; yes ; User Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/mist_io.v ; ; +; rtl/hq2x.sv ; yes ; User SystemVerilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/hq2x.sv ; ; +; rtl/keyboard.sv ; yes ; User SystemVerilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/keyboard.sv ; ; +; rtl/pll.v ; yes ; User Wizard-Generated File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/pll.v ; ; +; rtl/cg_rom.v ; yes ; User Wizard-Generated File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/cg_rom.v ; ; +; rtl/ram2.v ; yes ; User Wizard-Generated File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/ram2.v ; ; +; rtl/monrom.v ; yes ; User Wizard-Generated File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/monrom.v ; ; +; rtl/build_id.v ; yes ; Auto-Found Verilog HDL File ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/build_id.v ; ; +; altpll.tdf ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/altpll.tdf ; ; +; aglobal131.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/aglobal131.inc ; ; +; stratix_pll.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/stratix_pll.inc ; ; +; stratixii_pll.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/stratixii_pll.inc ; ; +; cycloneii_pll.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/cycloneii_pll.inc ; ; +; db/pll_altpll.v ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/pll_altpll.v ; ; +; altsyncram.tdf ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/altsyncram.tdf ; ; +; stratix_ram_block.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/stratix_ram_block.inc ; ; +; lpm_mux.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/lpm_mux.inc ; ; +; lpm_decode.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/lpm_decode.inc ; ; +; a_rdenreg.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/a_rdenreg.inc ; ; +; altrom.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/altrom.inc ; ; +; altram.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/altram.inc ; ; +; altdpram.inc ; yes ; Megafunction ; c:/intelfpga/13.1/quartus/libraries/megafunctions/altdpram.inc ; ; +; db/altsyncram_c5o1.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/altsyncram_c5o1.tdf ; ; +; db/altsyncram_28o1.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/altsyncram_28o1.tdf ; ; +; db/altsyncram_f7a1.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/altsyncram_f7a1.tdf ; ; +; db/altsyncram_vli1.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/altsyncram_vli1.tdf ; ; +; db/decode_dra.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/decode_dra.tdf ; ; +; db/mux_tlb.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/mux_tlb.tdf ; ; +; db/altsyncram_atg1.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/altsyncram_atg1.tdf ; ; +; db/altsyncram_dud1.tdf ; yes ; Auto-Generated Megafunction ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/db/altsyncram_dud1.tdf ; ; ++----------------------------------+-----------------+------------------------------+-------------------------------------------------------------------------+---------+ + + ++--------------------------------------------------------------------------------------------------------------------------+ +; Analysis & Synthesis Resource Usage Summary ; ++---------------------------------------------+----------------------------------------------------------------------------+ +; Resource ; Usage ; ++---------------------------------------------+----------------------------------------------------------------------------+ +; Estimated Total logic elements ; 3,152 ; +; ; ; +; Total combinational functions ; 2886 ; +; Logic element usage by number of LUT inputs ; ; +; -- 4 input functions ; 1641 ; +; -- 3 input functions ; 721 ; +; -- <=2 input functions ; 524 ; +; ; ; +; Logic elements by mode ; ; +; -- normal mode ; 2361 ; +; -- arithmetic mode ; 525 ; +; ; ; +; Total registers ; 891 ; +; -- Dedicated logic registers ; 891 ; +; -- I/O registers ; 0 ; +; ; ; +; I/O pins ; 31 ; +; Total memory bits ; 311296 ; +; Embedded Multiplier 9-bit elements ; 0 ; +; Total PLLs ; 1 ; +; -- PLLs ; 1 ; +; ; ; +; Maximum fan-out node ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] ; +; Maximum fan-out ; 422 ; +; Total fan-out ; 13647 ; +; Average fan-out ; 3.50 ; ++---------------------------------------------+----------------------------------------------------------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Analysis & Synthesis Resource Utilization by Entity ; ++-------------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------------+--------------+ +; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Library Name ; ++-------------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------------+--------------+ +; |mz80k_mist ; 2886 (15) ; 891 (8) ; 311296 ; 0 ; 0 ; 0 ; 31 ; 0 ; |mz80k_mist ; work ; +; |mist_io:mist_io| ; 225 (225) ; 154 (154) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mist_io:mist_io ; work ; +; |mz80k_top:mz80k_top| ; 1949 (106) ; 537 (48) ; 294912 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top ; work ; +; |fz80:z80| ; 1286 (645) ; 250 (3) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80 ; work ; +; |alu:alu| ; 122 (122) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|alu:alu ; work ; +; |asu:asu| ; 79 (79) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|asu:asu ; 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0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top|vga:vga1 ; work ; +; |cg_rom:cg_rom| ; 0 (0) ; 0 (0) ; 16384 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom ; work ; +; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 16384 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component ; work ; +; |altsyncram_f7a1:auto_generated| ; 0 (0) ; 0 (0) ; 16384 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component|altsyncram_f7a1:auto_generated ; work ; +; |pll:pll| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|pll:pll ; work ; +; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|pll:pll|altpll:altpll_component ; work ; +; |pll_altpll:auto_generated| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|pll:pll|altpll:altpll_component|pll_altpll:auto_generated ; work ; +; |sigma_delta_dac:sigma_delta_dac| ; 6 (6) ; 6 (6) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|sigma_delta_dac:sigma_delta_dac ; work ; +; |video_mixer:video_mixer| ; 691 (368) ; 186 (3) ; 16384 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|video_mixer:video_mixer ; work ; +; |osd:osd| ; 323 (323) ; 183 (183) ; 16384 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|video_mixer:video_mixer|osd:osd ; work ; +; |altsyncram:osd_buffer_rtl_0| ; 0 (0) ; 0 (0) ; 16384 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0 ; work ; +; |altsyncram_dud1:auto_generated| ; 0 (0) ; 0 (0) ; 16384 ; 0 ; 0 ; 0 ; 0 ; 0 ; |mz80k_mist|video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0|altsyncram_dud1:auto_generated ; work ; ++-------------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------------+--------------+ +Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. + + ++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Analysis & Synthesis RAM Summary ; ++----------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------+----------------+ +; Name ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF ; ++----------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------+----------------+ +; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|ALTSYNCRAM ; AUTO ; Single Port ; 32768 ; 8 ; -- ; -- ; 262144 ; ./roms/Mon.hex ; +; mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component|altsyncram_atg1:auto_generated|ALTSYNCRAM ; AUTO ; Single Port ; 2048 ; 8 ; -- ; -- ; 16384 ; None ; +; mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component|altsyncram_f7a1:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; 2048 ; 8 ; -- ; -- ; 16384 ; ./roms/cg.hex ; +; video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0|altsyncram_dud1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; 2048 ; 8 ; 2048 ; 8 ; 16384 ; None ; ++----------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------+----------------+ + + ++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Analysis & Synthesis IP Cores Summary ; ++--------+--------------+---------+--------------+--------------+--------------------------------------------------------+------------------------------------------------------+ +; Vendor ; IP Core Name ; Version ; Release Date ; License Type ; Entity Instance ; IP Include File ; ++--------+--------------+---------+--------------+--------------+--------------------------------------------------------+------------------------------------------------------+ +; Altera ; RAM: 1-PORT ; N/A ; N/A ; N/A ; |mz80k_mist|mz80k_top:mz80k_top|monrom:mon_rom ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/monrom.v ; +; Altera ; RAM: 1-PORT ; N/A ; N/A ; N/A ; |mz80k_mist|mz80k_top:mz80k_top|ram2:ram2_2 ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/ram2.v ; +; Altera ; ROM: 1-PORT ; N/A ; N/A ; N/A ; |mz80k_mist|mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/cg_rom.v ; +; Altera ; ALTPLL ; N/A ; N/A ; N/A ; |mz80k_mist|pll:pll ; D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/rtl/pll.v ; ++--------+--------------+---------+--------------+--------------+--------------------------------------------------------+------------------------------------------------------+ + + ++-------------------------------------------------------------+ +; Logic Cells Representing Combinational Loops ; ++--------------------------------------------------------+----+ +; Logic Cell Name ; ; ++--------------------------------------------------------+----+ +; mz80k_top:mz80k_top|vram_select~0 ; ; +; rtl~0 ; ; +; rtl~1 ; ; +; mz80k_top:mz80k_top|fz80:z80|i[5]~1 ; ; +; mz80k_top:mz80k_top|fz80:z80|i[4]~2 ; ; +; mz80k_top:mz80k_top|cpu_data_in~1 ; ; +; mz80k_top:mz80k_top|cpu_data_in~2 ; ; +; mz80k_top:mz80k_top|cpu_data_in~3 ; ; +; mz80k_top:mz80k_top|cpu_data_in~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|comb~1 ; ; +; rtl~2 ; ; +; mz80k_top:mz80k_top|fz80:z80|im[6]~4 ; ; +; rtl~3 ; ; +; rtl~4 ; ; +; rtl~5 ; ; +; mz80k_top:mz80k_top|fz80:z80|i[7]~0 ; ; +; rtl~6 ; ; +; mz80k_top:mz80k_top|fz80:z80|i[2]~3 ; ; +; mz80k_top:mz80k_top|fz80:z80|im[2]~1 ; ; +; rtl~7 ; ; +; rtl~8 ; ; +; mz80k_top:mz80k_top|fz80:z80|im[3]~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|im[5]~3 ; ; +; rtl~9 ; ; +; rtl~10 ; ; +; mz80k_top:mz80k_top|fz80:z80|im[7]~5 ; ; +; mz80k_top:mz80k_top|fz80:z80|im[4]~2 ; ; +; rtl~11 ; ; +; mz80k_top:mz80k_top|fz80:z80|comb~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|reg_quad3:reg_h|q~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|sela_sp~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|sela_hl~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|selal[2]~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|Mux22~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|selah[1]~1 ; ; +; mz80k_top:mz80k_top|fz80:z80|selah[2]~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|Mux8~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|Mux9~0 ; ; +; mz80k_top:mz80k_top|fz80:z80|Mux10~0 ; ; +; Number of logic cells representing combinational loops ; 39 ; ++--------------------------------------------------------+----+ +Note: All cells listed above may not be present at the end of synthesis due to various synthesis optimizations. + + ++-------------------------------------------------------------------------------------------------------------------------------------+ +; Registers Removed During Synthesis ; ++-----------------------------------------------------------------------------+-------------------------------------------------------+ +; Register name ; Reason for Removal ; ++-----------------------------------------------------------------------------+-------------------------------------------------------+ +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|wrout_en ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|pixsz4[6,7] ; Stuck at GND due to stuck port data_in ; +; video_mixer:video_mixer|scandoubler:scandoubler|pixsz2[7] ; Stuck at GND due to stuck port data_in ; +; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_lock_sync ; Stuck at VCC due to stuck port data_in ; +; mz80k_top:mz80k_top|fz80:z80|seq:seq|iff1 ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|sd_hcnt[0..9] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|sd_h[0..10] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|hs_out ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|req_line_reset ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|sd_hcnt[10,11] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|hs2 ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|sd_line[0,1] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|vs ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|hs_rise[0..11] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|hcnt[0..10] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|hs_max[0..11] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|hs_ls[0..11] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|ls ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|hs ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|ce_div[0..2] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|ce_cnt[0..2] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|pixsz4[0..5] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|pixsz2[0..6] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|phase[0..2] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|ce_x1 ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|ce_x4 ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|pix_len[0..7] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|old_ce ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|y[0,1] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|prevbuf ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|old_reset_line ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|y[2..7] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|old_reset_frame ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|i[0,1] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Next1[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Next0[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Curr1[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Curr0[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Prev1[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Prev0[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|D[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|H[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|F[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|B[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|G[0..17] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|A[0..17] ; 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Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|pattern[2..7] ; Lost fanout ; +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|wrin_en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[0]~en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[1]~en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[2]~en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[3]~en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[4]~en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[5]~en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[6]~en ; Lost fanout ; +; mz80k_top:mz80k_top|ps2:ps2_1|data[7]~en ; Lost fanout ; +; mist_io:mist_io|b_data[1..7] ; Merged with mist_io:mist_io|b_data[0] ; +; video_mixer:video_mixer|osd:osd|pixsz[24..31] ; Merged with video_mixer:video_mixer|osd:osd|pixsz[23] ; +; mz80k_top:mz80k_top|fz80:z80|seq:seq|eschalt ; Stuck at GND due to stuck port data_in ; +; mz80k_top:mz80k_top|fz80:z80|seq:seq|nmiack ; Stuck at GND due to stuck port data_in ; +; mz80k_top:mz80k_top|fz80:z80|seq:seq|intack ; Stuck at GND due to stuck port data_in ; +; mz80k_top:mz80k_top|vga:vga1|counter[1] ; Lost fanout ; +; mz80k_top:mz80k_top|fz80:z80|seq:seq|intmode[0,1] ; Lost fanout ; +; mz80k_top:mz80k_top|i8253:i8253_1|mode0[1] ; Lost fanout ; +; mz80k_top:mz80k_top|i8253:i8253_1|mode1[1] ; Lost fanout ; +; mist_io:mist_io|b_data[0] ; Stuck at GND due to stuck port data_in ; +; mz80k_top:mz80k_top|clk_count[25..32] ; Lost fanout ; +; Total Number of Removed Registers = 495 ; ; ++-----------------------------------------------------------------------------+-------------------------------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Removed Registers Triggering Further Register Optimizations ; ++----------------------------------------------------------------------+---------------------------+---------------------------------------------------------------------------+ +; Register name ; Reason for Removal ; Registers Removed due to This Register ; ++----------------------------------------------------------------------+---------------------------+---------------------------------------------------------------------------+ +; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|wrout_en ; Lost Fanouts ; video_mixer:video_mixer|scandoubler:scandoubler|phase[0], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|phase[1], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|ce_x4, ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|offs[0], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|offs[1], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|offs[2], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|offs[3], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|offs[4], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|offs[5], ; +; ; ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|offs[6] ; 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General Register Statistics ; ++----------------------------------------------+-------+ +; Statistic ; Value ; ++----------------------------------------------+-------+ +; Total registers ; 891 ; +; Number of registers using Synchronous Clear ; 138 ; +; Number of registers using Synchronous Load ; 142 ; +; Number of registers using Asynchronous Clear ; 160 ; +; Number of registers using Asynchronous Load ; 0 ; +; Number of registers using Clock Enable ; 565 ; +; Number of registers using Preset ; 0 ; ++----------------------------------------------+-------+ + + ++-------------------------------------------------------------------------------+ +; Inverted Register Statistics ; ++---------------------------------------------------------------------+---------+ +; Inverted Register ; Fan out ; ++---------------------------------------------------------------------+---------+ +; mz80k_top:mz80k_top|ps2:ps2_1|key_tbl8[5] ; 2 ; +; mz80k_top:mz80k_top|ps2:ps2_1|key_tbl5[5] ; 2 ; +; mz80k_top:mz80k_top|ps2:ps2_1|key_tbl2[5] ; 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Registers Packed Into Inferred Megafunctions ; ++------------------------------------------------+--------------------------------------------------+------+ +; Register Name ; Megafunction ; Type ; ++------------------------------------------------+--------------------------------------------------+------+ +; video_mixer:video_mixer|osd:osd|osd_byte[0..7] ; video_mixer:video_mixer|osd:osd|osd_buffer_rtl_0 ; RAM ; ++------------------------------------------------+--------------------------------------------------+------+ + + ++----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Multiplexer Restructuring Statistics (Restructuring Performed) ; ++--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------------------------------+ +; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ; ++--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------------------------------+ +; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |mz80k_mist|video_mixer:video_mixer|osd:osd|bcnt[1] ; +; 3:1 ; 3 bits ; 6 LEs ; 3 LEs ; 3 LEs ; Yes ; |mz80k_mist|video_mixer:video_mixer|osd:osd|bcnt[10] ; +; 3:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|seq:seq|inst_reg[3] ; +; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|reg_simplec:reg_i|q[4] ; +; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|reg_2:reg_adrl|q[5] ; +; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |mz80k_mist|mz80k_top:mz80k_top|fz80:z80|reg_2:reg_adrh|q[1] ; +; 3:1 ; 32 bits ; 64 LEs ; 32 LEs ; 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++----------------+-------+-------------------------------------+ +; Parameter Name ; Value ; Type ; ++----------------+-------+-------------------------------------+ +; STRLEN ; 63 ; Signed Integer ; +; PS2DIV ; 100 ; Signed Integer ; ++----------------+-------+-------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++----------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer ; ++----------------+------------+----------------------------------------+ +; Parameter Name ; Value ; Type ; ++----------------+------------+----------------------------------------+ +; LINE_LENGTH ; 480 ; Signed Integer ; +; HALF_DEPTH ; 1 ; Signed Integer ; +; OSD_COLOR ; 111 ; Unsigned Binary ; +; OSD_X_OFFSET ; 0000000000 ; Unsigned Binary ; +; OSD_Y_OFFSET ; 0000000000 ; Unsigned Binary ; ++----------------+------------+----------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++----------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler ; ++----------------+-------+---------------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++----------------+-------+---------------------------------------------------------------------+ +; LENGTH ; 480 ; Signed Integer ; +; HALF_DEPTH ; 1 ; Signed Integer ; ++----------------+-------+---------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++--------------------------------------------------------------------------------------------------------+ +; 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++----------------+-------+-------------------------------------------------------------------------------------------------------------+ +; NUMWORDS ; 480 ; Signed Integer ; +; AWIDTH ; 8 ; Signed Integer ; +; DWIDTH ; 8 ; Signed Integer ; ++----------------+-------+-------------------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++----------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+----------------------------------------------------------------------------------------------------------+ +; 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BYPASS ; Untyped ; +; CLOCK_ENABLE_CORE_A ; USE_INPUT_CLKEN ; Untyped ; +; CLOCK_ENABLE_CORE_B ; USE_INPUT_CLKEN ; Untyped ; +; ENABLE_ECC ; FALSE ; Untyped ; +; ECC_PIPELINE_STAGE_ENABLED ; FALSE ; Untyped ; +; WIDTH_ECCSTATUS ; 3 ; Untyped ; +; DEVICE_FAMILY ; Cyclone III ; Untyped ; +; CBXI_PARAMETER ; altsyncram_c5o1 ; Untyped ; ++------------------------------------+----------------------+----------------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++--------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf1 ; ++----------------+-------+-------------------------------------------------------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++----------------+-------+-------------------------------------------------------------------------------------------------------------+ +; NUMWORDS ; 480 ; Signed Integer ; +; AWIDTH ; 8 ; Signed Integer ; +; DWIDTH ; 8 ; Signed Integer ; ++----------------+-------+-------------------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++----------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf1|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+----------------------------------------------------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+----------------------------------------------------------------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; DUAL_PORT ; Untyped ; +; WIDTH_A ; 9 ; Signed Integer ; +; WIDTHAD_A ; 9 ; Signed Integer ; +; NUMWORDS_A ; 480 ; Signed Integer ; +; OUTDATA_REG_A ; UNREGISTERED ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 9 ; Signed Integer ; +; WIDTHAD_B ; 9 ; Signed Integer ; +; NUMWORDS_B ; 480 ; Signed Integer ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; 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Parameter Name ; Value ; Type ; ++----------------+-------+-------------------------------------------------------------------------------------------------+ +; LENGTH ; 480 ; Signed Integer ; +; DWIDTH ; 8 ; Signed Integer ; ++----------------+-------+-------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++----------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf0 ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +; NUMWORDS ; 960 ; Signed Integer ; +; AWIDTH ; 9 ; Signed Integer ; +; DWIDTH ; 8 ; Signed Integer ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf0|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+------------------------------------------------------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+------------------------------------------------------------------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; DUAL_PORT ; Untyped ; +; WIDTH_A ; 9 ; Signed Integer ; +; WIDTHAD_A ; 10 ; Signed Integer ; +; NUMWORDS_A ; 960 ; Signed Integer ; +; OUTDATA_REG_A ; UNREGISTERED ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 9 ; Signed Integer ; +; WIDTHAD_B ; 10 ; Signed Integer ; +; NUMWORDS_B ; 960 ; Signed Integer ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; 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Parameter Name ; Value ; Type ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +; NUMWORDS ; 960 ; Signed Integer ; +; AWIDTH ; 9 ; Signed Integer ; +; DWIDTH ; 8 ; Signed Integer ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf1|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+------------------------------------------------------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+------------------------------------------------------------------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; DUAL_PORT ; Untyped ; +; WIDTH_A ; 9 ; Signed Integer ; +; WIDTHAD_A ; 10 ; Signed Integer ; +; NUMWORDS_A ; 960 ; Signed Integer ; +; OUTDATA_REG_A ; UNREGISTERED ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 9 ; Signed Integer ; +; WIDTHAD_B ; 10 ; Signed Integer ; +; NUMWORDS_B ; 960 ; Signed Integer ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; +; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; +; ADDRESS_REG_B ; CLOCK0 ; Untyped ; +; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; +; BYTEENA_REG_B ; CLOCK1 ; Untyped ; +; INDATA_ACLR_B ; NONE ; Untyped ; +; WRCONTROL_ACLR_B ; NONE ; Untyped ; +; ADDRESS_ACLR_B ; NONE ; Untyped ; +; OUTDATA_ACLR_B ; NONE ; Untyped ; +; RDCONTROL_ACLR_B ; NONE ; Untyped ; +; BYTEENA_ACLR_B ; NONE ; Untyped ; +; WIDTH_BYTEENA_A ; 1 ; Signed Integer ; +; WIDTH_BYTEENA_B ; 1 ; Untyped ; +; RAM_BLOCK_TYPE ; AUTO ; Untyped ; +; BYTE_SIZE ; 8 ; Untyped ; +; READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; +; INIT_FILE ; UNUSED ; Untyped ; +; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; +; MAXIMUM_DEPTH ; 0 ; Untyped ; +; CLOCK_ENABLE_INPUT_A ; BYPASS ; Untyped ; +; CLOCK_ENABLE_INPUT_B ; BYPASS ; Untyped ; +; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_B ; 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Parameter Name ; Value ; Type ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +; NUMWORDS ; 960 ; Signed Integer ; +; AWIDTH ; 9 ; Signed Integer ; +; DWIDTH ; 8 ; Signed Integer ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf2|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+------------------------------------------------------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+------------------------------------------------------------------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; DUAL_PORT ; Untyped ; +; WIDTH_A ; 9 ; Signed Integer ; +; WIDTHAD_A ; 10 ; Signed Integer ; +; NUMWORDS_A ; 960 ; Signed Integer ; +; OUTDATA_REG_A ; UNREGISTERED ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 9 ; Signed Integer ; +; WIDTHAD_B ; 10 ; Signed Integer ; +; NUMWORDS_B ; 960 ; Signed Integer ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; +; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; +; ADDRESS_REG_B ; CLOCK0 ; Untyped ; +; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; +; BYTEENA_REG_B ; CLOCK1 ; Untyped ; +; INDATA_ACLR_B ; NONE ; Untyped ; +; WRCONTROL_ACLR_B ; NONE ; Untyped ; +; ADDRESS_ACLR_B ; NONE ; Untyped ; +; OUTDATA_ACLR_B ; NONE ; Untyped ; +; RDCONTROL_ACLR_B ; NONE ; Untyped ; +; BYTEENA_ACLR_B ; NONE ; Untyped ; +; WIDTH_BYTEENA_A ; 1 ; Signed Integer ; +; WIDTH_BYTEENA_B ; 1 ; Untyped ; +; RAM_BLOCK_TYPE ; AUTO ; Untyped ; +; BYTE_SIZE ; 8 ; Untyped ; +; READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; +; INIT_FILE ; UNUSED ; Untyped ; +; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; +; MAXIMUM_DEPTH ; 0 ; Untyped ; +; CLOCK_ENABLE_INPUT_A ; BYPASS ; Untyped ; +; CLOCK_ENABLE_INPUT_B ; BYPASS ; Untyped ; +; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_B ; 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Parameter Name ; Value ; Type ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +; NUMWORDS ; 960 ; Signed Integer ; +; AWIDTH ; 9 ; Signed Integer ; +; DWIDTH ; 8 ; Signed Integer ; ++----------------+-------+---------------------------------------------------------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf3|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+------------------------------------------------------------------------------------------------------------+ +; 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OSD_X_OFFSET ; 0000000000 ; Unsigned Binary ; +; OSD_Y_OFFSET ; 0000000000 ; Unsigned Binary ; +; OSD_COLOR ; 111 ; Unsigned Binary ; ++----------------+------------+------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: sigma_delta_dac:sigma_delta_dac ; ++----------------+-------+-----------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++----------------+-------+-----------------------------------------------------+ +; MSBI ; 2 ; Signed Integer ; ++----------------+-------+-----------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++-----------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|fz80:z80|seq:seq ; ++----------------+-------+----------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++----------------+-------+----------------------------------------------------------+ +; S_IF1 ; 0000 ; Unsigned Binary ; +; S_IF2 ; 0001 ; Unsigned Binary ; +; S_IMM1 ; 0010 ; Unsigned Binary ; +; S_IMM2 ; 0011 ; Unsigned Binary ; +; S_MR1 ; 0100 ; Unsigned Binary ; +; S_MR2 ; 0101 ; Unsigned Binary ; +; S_DISP ; 0110 ; Unsigned Binary ; +; S_IN ; 0111 ; Unsigned Binary ; +; S_IACK ; 1000 ; Unsigned Binary ; +; S_MW1 ; 1100 ; Unsigned Binary ; +; S_MW2 ; 1101 ; Unsigned Binary ; +; S_OUT ; 1111 ; Unsigned Binary ; ++----------------+-------+----------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++-------------------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+-------------------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+-------------------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; ROM ; Untyped ; +; WIDTH_A ; 8 ; Signed Integer ; +; WIDTHAD_A ; 11 ; Signed Integer ; +; NUMWORDS_A ; 2048 ; Signed Integer ; +; OUTDATA_REG_A ; CLOCK0 ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 1 ; Untyped ; +; WIDTHAD_B ; 1 ; Untyped ; +; NUMWORDS_B ; 1 ; Untyped ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; +; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; +; ADDRESS_REG_B ; CLOCK1 ; Untyped ; +; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; +; BYTEENA_REG_B ; CLOCK1 ; Untyped ; +; INDATA_ACLR_B ; NONE ; Untyped ; +; WRCONTROL_ACLR_B ; NONE ; Untyped ; +; ADDRESS_ACLR_B ; NONE ; Untyped ; +; OUTDATA_ACLR_B ; NONE ; Untyped ; +; RDCONTROL_ACLR_B ; NONE ; Untyped ; +; BYTEENA_ACLR_B ; NONE ; Untyped ; +; WIDTH_BYTEENA_A ; 1 ; Signed Integer ; +; WIDTH_BYTEENA_B ; 1 ; Untyped ; +; RAM_BLOCK_TYPE ; AUTO ; Untyped ; +; BYTE_SIZE ; 8 ; Untyped ; +; READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; +; INIT_FILE ; ./roms/cg.hex ; Untyped ; +; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; +; MAXIMUM_DEPTH ; 0 ; Untyped ; +; CLOCK_ENABLE_INPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_INPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_CORE_A ; USE_INPUT_CLKEN ; Untyped ; +; CLOCK_ENABLE_CORE_B ; USE_INPUT_CLKEN ; Untyped ; +; ENABLE_ECC ; FALSE ; Untyped ; +; ECC_PIPELINE_STAGE_ENABLED ; FALSE ; Untyped ; +; WIDTH_ECCSTATUS ; 3 ; Untyped ; +; DEVICE_FAMILY ; Cyclone III ; Untyped ; +; CBXI_PARAMETER ; altsyncram_f7a1 ; Untyped ; ++------------------------------------+----------------------+-------------------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++-----------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+-----------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+-----------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; SINGLE_PORT ; Untyped ; +; WIDTH_A ; 8 ; Signed Integer ; +; WIDTHAD_A ; 15 ; Signed Integer ; +; NUMWORDS_A ; 32768 ; Signed Integer ; +; OUTDATA_REG_A ; CLOCK0 ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 1 ; Untyped ; +; WIDTHAD_B ; 1 ; Untyped ; +; NUMWORDS_B ; 1 ; Untyped ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; +; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; +; ADDRESS_REG_B ; CLOCK1 ; Untyped ; +; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; +; BYTEENA_REG_B ; CLOCK1 ; Untyped ; +; INDATA_ACLR_B ; NONE ; Untyped ; +; WRCONTROL_ACLR_B ; NONE ; Untyped ; +; ADDRESS_ACLR_B ; NONE ; Untyped ; +; OUTDATA_ACLR_B ; NONE ; Untyped ; +; RDCONTROL_ACLR_B ; NONE ; Untyped ; +; BYTEENA_ACLR_B ; NONE ; Untyped ; +; WIDTH_BYTEENA_A ; 1 ; Signed Integer ; +; WIDTH_BYTEENA_B ; 1 ; Untyped ; +; RAM_BLOCK_TYPE ; AUTO ; Untyped ; +; BYTE_SIZE ; 8 ; Untyped ; +; READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; +; INIT_FILE ; ./roms/Mon.hex ; Untyped ; +; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; +; MAXIMUM_DEPTH ; 0 ; Untyped ; +; CLOCK_ENABLE_INPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_INPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_CORE_A ; USE_INPUT_CLKEN ; Untyped ; +; CLOCK_ENABLE_CORE_B ; USE_INPUT_CLKEN ; Untyped ; +; ENABLE_ECC ; FALSE ; Untyped ; +; ECC_PIPELINE_STAGE_ENABLED ; FALSE ; Untyped ; +; WIDTH_ECCSTATUS ; 3 ; Untyped ; +; DEVICE_FAMILY ; Cyclone III ; Untyped ; +; CBXI_PARAMETER ; altsyncram_vli1 ; Untyped ; ++------------------------------------+----------------------+-----------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++--------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for User Entity Instance: mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component ; ++------------------------------------+----------------------+--------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+--------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; SINGLE_PORT ; Untyped ; +; WIDTH_A ; 8 ; Signed Integer ; +; WIDTHAD_A ; 11 ; Signed Integer ; +; NUMWORDS_A ; 2048 ; Signed Integer ; +; OUTDATA_REG_A ; CLOCK0 ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 1 ; Untyped ; +; WIDTHAD_B ; 1 ; Untyped ; +; NUMWORDS_B ; 1 ; Untyped ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; +; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; +; ADDRESS_REG_B ; CLOCK1 ; Untyped ; +; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; +; BYTEENA_REG_B ; CLOCK1 ; Untyped ; +; INDATA_ACLR_B ; NONE ; Untyped ; +; WRCONTROL_ACLR_B ; NONE ; Untyped ; +; ADDRESS_ACLR_B ; NONE ; Untyped ; +; OUTDATA_ACLR_B ; NONE ; Untyped ; +; RDCONTROL_ACLR_B ; NONE ; Untyped ; +; BYTEENA_ACLR_B ; NONE ; Untyped ; +; WIDTH_BYTEENA_A ; 1 ; Signed Integer ; +; WIDTH_BYTEENA_B ; 1 ; Untyped ; +; RAM_BLOCK_TYPE ; AUTO ; Untyped ; +; BYTE_SIZE ; 8 ; Untyped ; +; READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; +; INIT_FILE ; UNUSED ; Untyped ; +; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; +; MAXIMUM_DEPTH ; 0 ; Untyped ; +; CLOCK_ENABLE_INPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_INPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_CORE_A ; USE_INPUT_CLKEN ; Untyped ; +; CLOCK_ENABLE_CORE_B ; USE_INPUT_CLKEN ; Untyped ; +; ENABLE_ECC ; FALSE ; Untyped ; +; ECC_PIPELINE_STAGE_ENABLED ; FALSE ; Untyped ; +; WIDTH_ECCSTATUS ; 3 ; Untyped ; +; DEVICE_FAMILY ; Cyclone III ; Untyped ; +; CBXI_PARAMETER ; altsyncram_atg1 ; Untyped ; ++------------------------------------+----------------------+--------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++--------------------------------------------------------------------------------------------------------------+ +; Parameter Settings for Inferred Entity Instance: video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0 ; ++------------------------------------+----------------------+--------------------------------------------------+ +; Parameter Name ; Value ; Type ; ++------------------------------------+----------------------+--------------------------------------------------+ +; BYTE_SIZE_BLOCK ; 8 ; Untyped ; +; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; +; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; +; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; +; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +; WIDTH_BYTEENA ; 1 ; Untyped ; +; OPERATION_MODE ; DUAL_PORT ; Untyped ; +; WIDTH_A ; 8 ; Untyped ; +; WIDTHAD_A ; 11 ; Untyped ; +; NUMWORDS_A ; 2048 ; Untyped ; +; OUTDATA_REG_A ; UNREGISTERED ; Untyped ; +; ADDRESS_ACLR_A ; NONE ; Untyped ; +; OUTDATA_ACLR_A ; NONE ; Untyped ; +; WRCONTROL_ACLR_A ; NONE ; Untyped ; +; INDATA_ACLR_A ; NONE ; Untyped ; +; BYTEENA_ACLR_A ; NONE ; Untyped ; +; WIDTH_B ; 8 ; Untyped ; +; WIDTHAD_B ; 11 ; Untyped ; +; NUMWORDS_B ; 2048 ; Untyped ; +; INDATA_REG_B ; CLOCK1 ; Untyped ; +; WRCONTROL_WRADDRESS_REG_B ; CLOCK1 ; Untyped ; +; RDCONTROL_REG_B ; CLOCK1 ; Untyped ; +; ADDRESS_REG_B ; CLOCK1 ; Untyped ; +; OUTDATA_REG_B ; UNREGISTERED ; Untyped ; +; BYTEENA_REG_B ; CLOCK1 ; Untyped ; +; INDATA_ACLR_B ; NONE ; Untyped ; +; WRCONTROL_ACLR_B ; NONE ; Untyped ; +; ADDRESS_ACLR_B ; NONE ; Untyped ; +; OUTDATA_ACLR_B ; NONE ; Untyped ; +; RDCONTROL_ACLR_B ; NONE ; Untyped ; +; BYTEENA_ACLR_B ; NONE ; Untyped ; +; WIDTH_BYTEENA_A ; 1 ; Untyped ; +; WIDTH_BYTEENA_B ; 1 ; Untyped ; +; RAM_BLOCK_TYPE ; AUTO ; Untyped ; +; BYTE_SIZE ; 8 ; Untyped ; +; READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_A ; NEW_DATA_NO_NBE_READ ; Untyped ; +; READ_DURING_WRITE_MODE_PORT_B ; NEW_DATA_NO_NBE_READ ; Untyped ; +; INIT_FILE ; UNUSED ; Untyped ; +; INIT_FILE_LAYOUT ; PORT_A ; Untyped ; +; MAXIMUM_DEPTH ; 0 ; Untyped ; +; CLOCK_ENABLE_INPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_INPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_A ; NORMAL ; Untyped ; +; CLOCK_ENABLE_OUTPUT_B ; NORMAL ; Untyped ; +; CLOCK_ENABLE_CORE_A ; USE_INPUT_CLKEN ; Untyped ; +; CLOCK_ENABLE_CORE_B ; USE_INPUT_CLKEN ; Untyped ; +; ENABLE_ECC ; FALSE ; Untyped ; +; ECC_PIPELINE_STAGE_ENABLED ; FALSE ; Untyped ; +; WIDTH_ECCSTATUS ; 3 ; Untyped ; +; DEVICE_FAMILY ; Cyclone III ; Untyped ; +; CBXI_PARAMETER ; altsyncram_dud1 ; Untyped ; ++------------------------------------+----------------------+--------------------------------------------------+ +Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". + + ++-----------------------------------------------------------------+ +; altpll Parameter Settings by Entity Instance ; ++-------------------------------+---------------------------------+ +; Name ; Value ; ++-------------------------------+---------------------------------+ +; Number of entity instances ; 1 ; +; Entity Instance ; pll:pll|altpll:altpll_component ; +; -- OPERATION_MODE ; NORMAL ; +; -- PLL_TYPE ; AUTO ; +; -- PRIMARY_CLOCK ; INCLK0 ; +; -- INCLK0_INPUT_FREQUENCY ; 37037 ; +; -- INCLK1_INPUT_FREQUENCY ; 0 ; +; -- VCO_MULTIPLY_BY ; 0 ; +; -- VCO_DIVIDE_BY ; 0 ; ++-------------------------------+---------------------------------+ + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; altsyncram Parameter Settings by Entity Instance ; ++-------------------------------------------+---------------------------------------------------------------------------------------------------------------------------+ +; Name ; Value ; ++-------------------------------------------+---------------------------------------------------------------------------------------------------------------------------+ +; Number of entity instances ; 10 ; +; Entity Instance ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; DUAL_PORT ; +; -- WIDTH_A ; 9 ; +; -- NUMWORDS_A ; 480 ; +; -- OUTDATA_REG_A ; UNREGISTERED ; +; -- WIDTH_B ; 9 ; +; -- NUMWORDS_B ; 480 ; +; -- ADDRESS_REG_B ; CLOCK0 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf1|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; DUAL_PORT ; +; -- WIDTH_A ; 9 ; +; -- NUMWORDS_A ; 480 ; +; -- OUTDATA_REG_A ; UNREGISTERED ; +; -- WIDTH_B ; 9 ; +; -- NUMWORDS_B ; 480 ; +; -- ADDRESS_REG_B ; CLOCK0 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf0|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; DUAL_PORT ; +; -- WIDTH_A ; 9 ; +; -- NUMWORDS_A ; 960 ; +; -- OUTDATA_REG_A ; UNREGISTERED ; +; -- WIDTH_B ; 9 ; +; -- NUMWORDS_B ; 960 ; +; -- ADDRESS_REG_B ; CLOCK0 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf1|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; DUAL_PORT ; +; -- WIDTH_A ; 9 ; +; -- NUMWORDS_A ; 960 ; +; -- OUTDATA_REG_A ; UNREGISTERED ; +; -- WIDTH_B ; 9 ; +; -- NUMWORDS_B ; 960 ; +; -- ADDRESS_REG_B ; CLOCK0 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf2|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; DUAL_PORT ; +; -- WIDTH_A ; 9 ; +; -- NUMWORDS_A ; 960 ; +; -- OUTDATA_REG_A ; UNREGISTERED ; +; -- WIDTH_B ; 9 ; +; -- NUMWORDS_B ; 960 ; +; -- ADDRESS_REG_B ; CLOCK0 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf3|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; DUAL_PORT ; +; -- WIDTH_A ; 9 ; +; -- NUMWORDS_A ; 960 ; +; -- OUTDATA_REG_A ; UNREGISTERED ; +; -- WIDTH_B ; 9 ; +; -- NUMWORDS_B ; 960 ; +; -- ADDRESS_REG_B ; CLOCK0 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; ROM ; +; -- WIDTH_A ; 8 ; +; -- NUMWORDS_A ; 2048 ; +; -- OUTDATA_REG_A ; CLOCK0 ; +; -- WIDTH_B ; 1 ; +; -- NUMWORDS_B ; 1 ; +; -- ADDRESS_REG_B ; CLOCK1 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; SINGLE_PORT ; +; -- WIDTH_A ; 8 ; +; -- NUMWORDS_A ; 32768 ; +; -- OUTDATA_REG_A ; CLOCK0 ; +; -- WIDTH_B ; 1 ; +; -- NUMWORDS_B ; 1 ; +; -- ADDRESS_REG_B ; CLOCK1 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; mz80k_top:mz80k_top|ram2:ram2_2|altsyncram:altsyncram_component ; +; -- OPERATION_MODE ; SINGLE_PORT ; +; -- WIDTH_A ; 8 ; +; -- NUMWORDS_A ; 2048 ; +; -- OUTDATA_REG_A ; CLOCK0 ; +; -- WIDTH_B ; 1 ; +; -- NUMWORDS_B ; 1 ; +; -- ADDRESS_REG_B ; CLOCK1 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; +; Entity Instance ; video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0 ; +; -- OPERATION_MODE ; DUAL_PORT ; +; -- WIDTH_A ; 8 ; +; -- NUMWORDS_A ; 2048 ; +; -- OUTDATA_REG_A ; UNREGISTERED ; +; -- WIDTH_B ; 8 ; +; -- NUMWORDS_B ; 2048 ; +; -- ADDRESS_REG_B ; CLOCK1 ; +; -- OUTDATA_REG_B ; UNREGISTERED ; +; -- RAM_BLOCK_TYPE ; AUTO ; +; -- READ_DURING_WRITE_MODE_MIXED_PORTS ; DONT_CARE ; ++-------------------------------------------+---------------------------------------------------------------------------------------------------------------------------+ + + ++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "keyboard:keyboard" ; ++-----------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++-----------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; reset ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; reset[-1] ; Input ; Info ; Stuck at GND ; +; joystick ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; ++-----------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|ram2:ram2_2" ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; address ; Input ; Warning ; Input port expression (12 bits) is wider than the input port (11 bits) it drives. The 1 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|monrom:mon_rom" ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; address ; Input ; Warning ; Input port expression (16 bits) is wider than the input port (15 bits) it drives. The 1 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|vga:vga1|cg_rom:cg_rom" ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; address ; Input ; Warning ; Input port expression (12 bits) is wider than the input port (11 bits) it drives. The 1 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; clken ; Input ; Info ; Stuck at VCC ; ++---------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++-------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|vga:vga1" ; ++------------+--------+----------+----------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++------------+--------+----------+----------------------------------------------------------------------------------------------------------+ +; VGA_VBLANK ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; ++------------+--------+----------+----------------------------------------------------------------------------------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|ps2:ps2_1" ; ++------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ +; addr ; Input ; Warning ; Input port expression (4 bits) is smaller than the input port (8 bits) it drives. Extra input bit(s) "addr[7..4]" will be connected to GND. ; ++------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ + + ++----------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|i8253:i8253_1" ; ++------+--------+----------+-------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++------+--------+----------+-------------------------------------------------------------------------------------+ +; out2 ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; ++------+--------+----------+-------------------------------------------------------------------------------------+ + + ++--------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|fz80:z80|alu:alu" ; ++----------+--------+----------+-------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++----------+--------+----------+-------------------------------------------------------------------------------------+ +; co[5..4] ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; +; co[2..0] ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; ++----------+--------+----------+-------------------------------------------------------------------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top|fz80:z80" ; ++------------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++------------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; iorq ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; +; nmireq ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; nmireq[-1] ; Input ; Info ; Stuck at GND ; +; intreq ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; intreq[-1] ; Input ; Info ; Stuck at GND ; +; intack_out ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; mr ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; ++------------+--------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mz80k_top:mz80k_top" ; ++--------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++--------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ +; SW ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; SCREEN ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; ++--------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ + + ++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "sigma_delta_dac:sigma_delta_dac" ; ++-----------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++-----------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; RESET ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; RESET[-1] ; Input ; Info ; Stuck at GND ; ++-----------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Blend:blender" ; ++--------------+--------+----------+-------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++--------------+--------+----------+-------------------------------------------------------------------------------------+ +; Result[8..6] ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; +; Result[2..0] ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; ++--------------+--------+----------+-------------------------------------------------------------------------------------+ + + ++----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x" ; ++--------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++--------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; read_x ; Input ; Warning ; Input port expression (11 bits) is wider than the input port (10 bits) it drives. The 1 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; ++--------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "video_mixer:video_mixer" ; ++-------------------------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++-------------------------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; scandoubler_disable ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; scandoubler_disable[-1] ; Input ; Info ; Stuck at VCC ; +; ypbpr_full ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; ypbpr_full[-1] ; Input ; Info ; Stuck at VCC ; +; mono ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; mono[-1] ; Input ; Info ; Stuck at GND ; +; line_start ; Input ; Warning ; Input port expression (32 bits) is wider than the input port (1 bits) it drives. The 31 most-significant bit(s) in the expression will be dangling if they have no other fanouts. ; +; line_start[-1] ; Input ; Info ; Stuck at GND ; ++-------------------------+-------+----------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "mist_io:mist_io" ; ++--------------------+--------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++--------------------+--------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ +; conf_str[497..496] ; Input ; Info ; Stuck at VCC ; +; conf_str[494..493] ; Input ; Info ; Stuck at VCC ; +; conf_str[486..485] ; Input ; Info ; Stuck at VCC ; +; conf_str[478..476] ; Input ; Info ; Stuck at VCC ; +; conf_str[470..468] ; Input ; Info ; Stuck at VCC ; +; conf_str[451..450] ; Input ; Info ; Stuck at VCC ; +; conf_str[444..443] ; Input ; Info ; Stuck at VCC ; +; conf_str[437..435] ; Input ; Info ; Stuck at VCC ; +; conf_str[429..428] ; Input ; Info ; Stuck at VCC ; +; conf_str[417..416] ; Input ; Info ; Stuck at VCC ; +; conf_str[413..411] ; Input ; Info ; Stuck at VCC ; +; conf_str[409..408] ; Input ; Info ; Stuck at VCC ; +; conf_str[403..402] ; Input ; Info ; Stuck at VCC ; +; conf_str[396..395] ; Input ; Info ; Stuck at VCC ; +; conf_str[386..385] ; Input ; Info ; Stuck at VCC ; +; conf_str[381..379] ; Input ; Info ; Stuck at VCC ; +; conf_str[377..376] ; Input ; Info ; Stuck at VCC ; +; conf_str[371..368] ; Input ; Info ; Stuck at VCC ; +; conf_str[365..364] ; Input ; Info ; Stuck at VCC ; +; conf_str[355..354] ; Input ; Info ; Stuck at VCC ; +; conf_str[345..344] ; Input ; Info ; Stuck at VCC ; +; conf_str[313..312] ; Input ; Info ; Stuck at VCC ; +; conf_str[310..309] ; Input ; Info ; Stuck at VCC ; +; conf_str[307..306] ; Input ; Info ; Stuck at VCC ; +; conf_str[302..301] ; Input ; Info ; Stuck at VCC ; +; conf_str[299..296] ; Input ; Info ; Stuck at VCC ; +; conf_str[294..293] ; Input ; Info ; Stuck at VCC ; +; conf_str[289..288] ; Input ; Info ; Stuck at VCC ; +; conf_str[286..285] ; Input ; Info ; Stuck at VCC ; +; conf_str[281..280] ; Input ; Info ; Stuck at VCC ; +; conf_str[275..274] ; Input ; Info ; Stuck at VCC ; +; conf_str[261..260] ; Input ; Info ; Stuck at VCC ; +; conf_str[257..256] ; Input ; Info ; Stuck at VCC ; +; conf_str[251..250] ; Input ; Info ; Stuck at VCC ; +; conf_str[246..245] ; Input ; Info ; Stuck at VCC ; +; conf_str[238..235] ; Input ; Info ; Stuck at VCC ; +; conf_str[227..226] ; Input ; Info ; Stuck at VCC ; +; conf_str[213..212] ; Input ; Info ; Stuck at VCC ; +; conf_str[210..209] ; Input ; Info ; Stuck at VCC ; +; conf_str[203..202] ; Input ; Info ; Stuck at VCC ; +; conf_str[198..197] ; Input ; Info ; Stuck at VCC ; +; conf_str[190..187] ; Input ; Info ; Stuck at VCC ; +; conf_str[181..179] ; Input ; Info ; Stuck at VCC ; +; conf_str[177..176] ; Input ; Info ; Stuck at VCC ; +; conf_str[165..164] ; Input ; Info ; Stuck at VCC ; +; conf_str[155..154] ; Input ; Info ; Stuck at VCC ; +; conf_str[142..141] ; Input ; Info ; Stuck at VCC ; +; conf_str[134..132] ; Input ; Info ; Stuck at VCC ; +; conf_str[129..128] ; Input ; Info ; Stuck at VCC ; +; conf_str[126..125] ; Input ; Info ; Stuck at VCC ; +; conf_str[118..116] ; Input ; Info ; Stuck at VCC ; +; conf_str[109..107] ; Input ; Info ; Stuck at VCC ; +; conf_str[105..104] ; Input ; Info ; Stuck at VCC ; +; conf_str[98..97] ; Input ; Info ; Stuck at VCC ; +; conf_str[91..90] ; Input ; Info ; Stuck at VCC ; +; conf_str[86..84] ; Input ; Info ; Stuck at VCC ; +; conf_str[82..81] ; Input ; Info ; Stuck at VCC ; +; conf_str[77..76] ; Input ; Info ; Stuck at VCC ; +; conf_str[67..65] ; Input ; Info ; Stuck at VCC ; +; conf_str[61..60] ; Input ; Info ; Stuck at VCC ; +; conf_str[51..49] ; Input ; Info ; Stuck at VCC ; +; conf_str[45..44] ; Input ; Info ; Stuck at VCC ; +; conf_str[37..35] ; Input ; Info ; Stuck at VCC ; +; conf_str[29..28] ; Input ; Info ; Stuck at VCC ; +; conf_str[21..20] ; Input ; Info ; Stuck at VCC ; +; conf_str[18..17] ; Input ; Info ; Stuck at VCC ; +; conf_str[13..12] ; Input ; Info ; Stuck at VCC ; +; conf_str[5..4] ; Input ; Info ; Stuck at VCC ; +; conf_str[499..498] ; Input ; Info ; Stuck at GND ; +; conf_str[490..487] ; Input ; Info ; Stuck at GND ; +; conf_str[484..481] ; Input ; Info ; Stuck at GND ; +; conf_str[475..474] ; Input ; Info ; Stuck at GND ; +; conf_str[472..471] ; Input ; Info ; Stuck at GND ; +; conf_str[467..462] ; Input ; Info ; Stuck at GND ; +; conf_str[460..455] ; Input ; Info ; Stuck at GND ; +; conf_str[453..452] ; Input ; Info ; Stuck at GND ; +; conf_str[440..438] ; Input ; Info ; Stuck at GND ; +; conf_str[434..430] ; Input ; Info ; Stuck at GND ; +; conf_str[427..423] ; Input ; Info ; Stuck at GND ; +; conf_str[421..420] ; Input ; Info ; Stuck at GND ; +; conf_str[415..414] ; Input ; Info ; Stuck at GND ; +; conf_str[405..404] ; Input ; Info ; Stuck at GND ; +; conf_str[392..391] ; Input ; Info ; Stuck at GND ; +; conf_str[389..387] ; Input ; Info ; Stuck at GND ; +; conf_str[384..382] ; Input ; Info ; Stuck at GND ; +; conf_str[373..372] ; Input ; Info ; Stuck at GND ; +; conf_str[367..366] ; Input ; Info ; Stuck at GND ; +; conf_str[363..362] ; Input ; Info ; Stuck at GND ; +; conf_str[360..358] ; Input ; Info ; Stuck at GND ; +; conf_str[353..351] ; Input ; Info ; Stuck at GND ; +; conf_str[349..346] ; Input ; Info ; Stuck at GND ; +; conf_str[339..335] ; Input ; Info ; Stuck at GND ; +; conf_str[327..326] ; Input ; Info ; Stuck at GND ; +; conf_str[324..319] ; Input ; Info ; Stuck at GND ; +; conf_str[317..314] ; Input ; Info ; Stuck at GND ; +; conf_str[305..303] ; Input ; Info ; Stuck at GND ; +; conf_str[292..290] ; Input ; Info ; Stuck at GND ; +; conf_str[279..278] ; Input ; Info ; Stuck at GND ; +; conf_str[273..270] ; Input ; Info ; Stuck at GND ; +; conf_str[268..262] ; Input ; Info ; Stuck at GND ; +; conf_str[259..258] ; Input ; Info ; Stuck at GND ; +; conf_str[253..252] ; Input ; Info ; Stuck at GND ; +; conf_str[242..239] ; Input ; Info ; Stuck at GND ; +; conf_str[232..230] ; Input ; Info ; Stuck at GND ; +; conf_str[225..222] ; Input ; Info ; Stuck at GND ; +; conf_str[220..214] ; Input ; Info ; Stuck at GND ; +; conf_str[208..207] ; Input ; Info ; Stuck at GND ; +; conf_str[205..204] ; Input ; Info ; Stuck at GND ; +; conf_str[194..191] ; Input ; Info ; Stuck at GND ; +; conf_str[184..182] ; Input ; Info ; Stuck at GND ; +; conf_str[169..166] ; Input ; Info ; Stuck at GND ; +; conf_str[159..158] ; Input ; Info ; Stuck at GND ; +; conf_str[153..151] ; Input ; Info ; Stuck at GND ; +; conf_str[147..146] ; Input ; Info ; Stuck at GND ; +; conf_str[144..143] ; Input ; Info ; Stuck at GND ; +; conf_str[140..139] ; Input ; Info ; Stuck at GND ; +; conf_str[131..130] ; Input ; Info ; Stuck at GND ; +; conf_str[124..123] ; Input ; Info ; Stuck at GND ; +; conf_str[113..110] ; Input ; Info ; Stuck at GND ; +; conf_str[96..94] ; Input ; Info ; Stuck at GND ; +; conf_str[89..87] ; Input ; Info ; Stuck at GND ; +; conf_str[80..78] ; Input ; Info ; Stuck at GND ; +; conf_str[75..70] ; Input ; Info ; Stuck at GND ; +; conf_str[64..62] ; Input ; Info ; Stuck at GND ; +; conf_str[59..58] ; Input ; Info ; Stuck at GND ; +; conf_str[56..54] ; Input ; Info ; Stuck at GND ; +; conf_str[48..46] ; Input ; Info ; Stuck at GND ; +; conf_str[43..41] ; Input ; Info ; Stuck at GND ; +; conf_str[39..38] ; Input ; Info ; Stuck at GND ; +; conf_str[34..30] ; Input ; Info ; Stuck at GND ; +; conf_str[27..22] ; Input ; Info ; Stuck at GND ; +; conf_str[16..14] ; Input ; Info ; Stuck at GND ; +; conf_str[11..10] ; Input ; Info ; Stuck at GND ; +; conf_str[8..6] ; Input ; Info ; Stuck at GND ; +; conf_str[1..0] ; Input ; Info ; Stuck at GND ; +; conf_str[503] ; Input ; Info ; Stuck at GND ; +; conf_str[502] ; Input ; Info ; Stuck at VCC ; +; conf_str[501] ; Input ; Info ; Stuck at GND ; +; conf_str[500] ; Input ; Info ; Stuck at VCC ; +; conf_str[495] ; Input ; Info ; Stuck at GND ; +; conf_str[492] ; Input ; Info ; Stuck at GND ; +; conf_str[491] ; Input ; Info ; Stuck at VCC ; +; conf_str[480] ; Input ; Info ; Stuck at VCC ; +; conf_str[479] ; Input ; Info ; Stuck at GND ; +; conf_str[473] ; Input ; Info ; Stuck at VCC ; +; conf_str[461] ; Input ; Info ; Stuck at VCC ; +; conf_str[454] ; Input ; Info ; Stuck at VCC ; +; conf_str[449] ; Input ; Info ; Stuck at GND ; +; conf_str[448] ; Input ; Info ; Stuck at VCC ; +; conf_str[447] ; Input ; Info ; Stuck at GND ; +; conf_str[446] ; Input ; Info ; Stuck at VCC ; +; conf_str[445] ; Input ; Info ; Stuck at GND ; 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Info ; Stuck at VCC ; +; conf_str[356] ; Input ; Info ; Stuck at GND ; +; conf_str[350] ; Input ; Info ; Stuck at VCC ; +; conf_str[343] ; Input ; Info ; Stuck at GND ; +; conf_str[342] ; Input ; Info ; Stuck at VCC ; +; conf_str[341] ; Input ; Info ; Stuck at GND ; +; conf_str[340] ; Input ; Info ; Stuck at VCC ; +; conf_str[334] ; Input ; Info ; Stuck at VCC ; +; conf_str[333] ; Input ; Info ; Stuck at GND ; +; conf_str[332] ; Input ; Info ; Stuck at VCC ; +; conf_str[331] ; Input ; Info ; Stuck at GND ; +; conf_str[330] ; Input ; Info ; Stuck at VCC ; +; conf_str[329] ; Input ; Info ; Stuck at GND ; +; conf_str[328] ; Input ; Info ; Stuck at VCC ; +; conf_str[325] ; Input ; Info ; Stuck at VCC ; +; conf_str[318] ; Input ; Info ; Stuck at VCC ; +; conf_str[311] ; Input ; Info ; Stuck at GND ; +; conf_str[308] ; Input ; Info ; Stuck at GND ; +; conf_str[300] ; Input ; Info ; Stuck at GND ; +; conf_str[295] ; Input ; Info ; Stuck at GND ; +; conf_str[287] ; Input ; Info ; Stuck at GND ; +; conf_str[284] ; Input ; Info ; Stuck at GND ; +; conf_str[283] ; Input ; Info ; Stuck at VCC ; +; conf_str[282] ; Input ; Info ; Stuck at GND ; +; conf_str[277] ; Input ; Info ; Stuck at VCC ; +; conf_str[276] ; Input ; Info ; Stuck at GND ; +; conf_str[269] ; Input ; Info ; Stuck at VCC ; +; conf_str[255] ; Input ; Info ; Stuck at GND ; +; conf_str[254] ; Input ; Info ; Stuck at VCC ; +; conf_str[249] ; Input ; Info ; Stuck at GND ; +; conf_str[248] ; Input ; Info ; Stuck at VCC ; +; conf_str[247] ; Input ; Info ; Stuck at GND ; +; conf_str[244] ; Input ; Info ; Stuck at GND ; +; conf_str[243] ; Input ; Info ; Stuck at VCC ; +; conf_str[234] ; Input ; Info ; Stuck at GND ; +; conf_str[233] ; Input ; Info ; Stuck at VCC ; +; conf_str[229] ; Input ; Info ; Stuck at VCC ; +; conf_str[228] ; Input ; Info ; Stuck at GND ; +; conf_str[221] ; Input ; Info ; Stuck at VCC ; +; conf_str[211] ; Input ; Info ; Stuck at GND ; +; conf_str[206] ; Input ; Info ; Stuck at VCC ; +; conf_str[201] ; Input ; Info ; Stuck at GND ; +; conf_str[200] ; Input ; Info ; Stuck at VCC ; +; conf_str[199] ; Input ; Info ; Stuck at GND ; +; conf_str[196] ; Input ; Info ; Stuck at GND ; +; conf_str[195] ; Input ; Info ; Stuck at VCC ; +; conf_str[186] ; Input ; Info ; Stuck at GND ; +; conf_str[185] ; Input ; Info ; Stuck at VCC ; +; conf_str[178] ; Input ; Info ; Stuck at GND ; +; conf_str[175] ; Input ; Info ; Stuck at GND ; +; conf_str[174] ; Input ; Info ; Stuck at VCC ; +; conf_str[173] ; Input ; Info ; Stuck at GND ; +; conf_str[172] ; Input ; Info ; Stuck at VCC ; +; conf_str[171] ; Input ; Info ; Stuck at GND ; +; conf_str[170] ; Input ; Info ; Stuck at VCC ; +; conf_str[163] ; Input ; Info ; Stuck at GND ; +; conf_str[162] ; Input ; Info ; Stuck at VCC ; +; conf_str[161] ; Input ; Info ; Stuck at GND ; +; conf_str[160] ; Input ; Info ; Stuck at VCC ; +; conf_str[157] ; Input ; Info ; Stuck at VCC ; +; conf_str[156] ; Input ; Info ; Stuck at GND ; +; conf_str[150] ; Input ; Info ; Stuck at VCC ; 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Info ; Stuck at VCC ; +; conf_str[92] ; Input ; Info ; Stuck at GND ; +; conf_str[83] ; Input ; Info ; Stuck at GND ; +; conf_str[69] ; Input ; Info ; Stuck at VCC ; +; conf_str[68] ; Input ; Info ; Stuck at GND ; +; conf_str[57] ; Input ; Info ; Stuck at VCC ; +; conf_str[53] ; Input ; Info ; Stuck at VCC ; +; conf_str[52] ; Input ; Info ; Stuck at GND ; +; conf_str[40] ; Input ; Info ; Stuck at VCC ; +; conf_str[19] ; Input ; Info ; Stuck at GND ; +; conf_str[9] ; Input ; Info ; Stuck at VCC ; +; conf_str[3] ; Input ; Info ; Stuck at GND ; +; conf_str[2] ; Input ; Info ; Stuck at VCC ; +; buttons[0] ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; +; switches ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; +; status[31..6] ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; +; status[1] ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; +; joystick_0 ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; joystick_1 ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; joystick_analog_0 ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; joystick_analog_1 ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; sd_conf ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; sd_sdhc ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; img_mounted ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; img_size ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; sd_lba ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; sd_rd ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; sd_wr ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; sd_ack ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; sd_ack_conf ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; sd_buff_addr ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; sd_buff_dout ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; sd_buff_din ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; sd_buff_wr ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ps2_mouse_clk ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ps2_mouse_data ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ioctl_force_erase ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +; ioctl_download ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ioctl_erasing ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ioctl_index ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ioctl_wr ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ioctl_addr ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; +; ioctl_dout ; Output ; Warning ; Declared by entity but not connected by instance. Logic that only feeds a dangling port will be removed. ; ++--------------------+--------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ + + ++----------------------------------------------------+ +; Port Connectivity Checks: "pll:pll" ; ++--------+-------+----------+------------------------+ +; Port ; Type ; Severity ; Details ; ++--------+-------+----------+------------------------+ +; areset ; Input ; Info ; Explicitly unconnected ; ++--------+-------+----------+------------------------+ + + ++-------------------------------+ +; Elapsed Time Per Partition ; ++----------------+--------------+ +; Partition Name ; Elapsed Time ; ++----------------+--------------+ +; Top ; 00:00:14 ; ++----------------+--------------+ + + ++-------------------------------+ +; Analysis & Synthesis Messages ; ++-------------------------------+ +Info: ******************************************************************* +Info: Running Quartus II 64-Bit Analysis & Synthesis + Info: Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + Info: Processing started: Sun Jun 24 13:29:55 2018 +Info: Command: quartus_map --read_settings_files=on --write_settings_files=off mz80k_mist -c mz80k_mist +Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead. +Info (12021): Found 1 design units, including 1 entities, in source file rtl/mz80k_mist.sv + Info (12023): Found entity 1: mz80k_mist +Info (12021): Found 1 design units, including 1 entities, in source file rtl/mz80k_top.v + Info (12023): Found entity 1: mz80k_top +Info (12021): Found 1 design units, including 1 entities, in source file rtl/vga.v + Info (12023): Found entity 1: vga +Info (12021): Found 1 design units, including 1 entities, in source file rtl/i8253.v + Info (12023): Found entity 1: i8253 +Info (12021): Found 2 design units, including 2 entities, in source file rtl/ps2.v + Info (12023): Found entity 1: ps2 + Info (12023): Found entity 2: ps2_recieve +Info (12021): Found 15 design units, including 15 entities, in source file rtl/fz80.v + Info (12023): Found entity 1: fz80 + Info (12023): Found entity 2: seq + Info (12023): Found entity 3: asu + Info (12023): Found entity 4: alu + Info (12023): Found entity 5: reg_a + Info (12023): Found entity 6: reg_f + Info (12023): Found entity 7: reg_simple + Info (12023): Found entity 8: reg_simplec + Info (12023): Found entity 9: reg_dual2 + Info (12023): Found entity 10: reg_2 + Info (12023): Found entity 11: reg_2s + Info (12023): Found entity 12: reg_quad3 + Info (12023): Found entity 13: reg_pch + Info (12023): Found entity 14: reg_pcl + Info (12023): Found entity 15: reg_r +Info (12021): Found 1 design units, including 1 entities, in source file rtl/sound.v + Info (12023): Found entity 1: sound +Info (12021): Found 1 design units, including 1 entities, in source file rtl/video_mixer.sv + Info (12023): Found entity 1: video_mixer +Info (12021): Found 1 design units, including 1 entities, in source file rtl/sigma_delta_dac.v + Info (12023): Found entity 1: sigma_delta_dac +Info (12021): Found 1 design units, including 1 entities, in source file rtl/scandoubler.v + Info (12023): Found entity 1: scandoubler +Info (12021): Found 1 design units, including 1 entities, in source file rtl/osd.v + Info (12023): Found entity 1: osd +Info (12021): Found 1 design units, including 1 entities, in source file rtl/mist_io.v + Info (12023): Found entity 1: mist_io +Info (12021): Found 7 design units, including 7 entities, in source file rtl/hq2x.sv + Info (12023): Found entity 1: hq2x_in + Info (12023): Found entity 2: hq2x_out + Info (12023): Found entity 3: hq2x_buf + Info (12023): Found entity 4: DiffCheck + Info (12023): Found entity 5: InnerBlend + Info (12023): Found entity 6: Blend + Info (12023): Found entity 7: Hq2x +Info (12021): Found 1 design units, including 1 entities, in source file rtl/keyboard.sv + Info (12023): Found entity 1: keyboard +Info (12021): Found 1 design units, including 1 entities, in source file rtl/pll.v + Info (12023): Found entity 1: pll +Info (12021): Found 1 design units, including 1 entities, in source file rtl/cg_rom.v + Info (12023): Found entity 1: cg_rom +Info (12021): Found 1 design units, including 1 entities, in source file rtl/ram2.v + Info (12023): Found entity 1: ram2 +Info (12021): Found 1 design units, including 1 entities, in source file rtl/monrom.v + Info (12023): Found entity 1: monrom +Info (12127): Elaborating entity "mz80k_mist" for the top level hierarchy +Info (12128): Elaborating entity "pll" for hierarchy "pll:pll" +Info (12128): Elaborating entity "altpll" for hierarchy "pll:pll|altpll:altpll_component" +Info (12130): Elaborated megafunction instantiation "pll:pll|altpll:altpll_component" +Info (12133): Instantiated megafunction "pll:pll|altpll:altpll_component" with the following parameter: + Info (12134): Parameter "bandwidth_type" = "AUTO" + Info (12134): Parameter "clk0_divide_by" = "27" + Info (12134): Parameter "clk0_duty_cycle" = "50" + Info (12134): Parameter "clk0_multiply_by" = "50" + Info (12134): Parameter "clk0_phase_shift" = "0" + Info (12134): Parameter "clk1_divide_by" = "54" + Info (12134): Parameter "clk1_duty_cycle" = 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units, including 1 entities, in source file db/pll_altpll.v + Info (12023): Found entity 1: pll_altpll +Info (12128): Elaborating entity "pll_altpll" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated" +Info (12128): Elaborating entity "mist_io" for hierarchy "mist_io:mist_io" +Info (12128): Elaborating entity "video_mixer" for hierarchy "video_mixer:video_mixer" +Info (12128): Elaborating entity "scandoubler" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler" +Info (10264): Verilog HDL Case Statement information at scandoubler.v(114): all case item expressions in this case statement are onehot +Info (10264): Verilog HDL Case Statement information at scandoubler.v(138): all case item expressions in this case statement are onehot +Info (12128): Elaborating entity "Hq2x" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x" +Info (12128): Elaborating entity "DiffCheck" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|DiffCheck:diffcheck0" +Info (12128): Elaborating entity "Blend" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Blend:blender" +Info (12128): Elaborating entity "InnerBlend" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|Blend:blender|InnerBlend:inner_blend1" +Info (12128): Elaborating entity "hq2x_in" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in" +Info (12128): Elaborating entity "hq2x_buf" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0" +Info (12128): Elaborating entity "altsyncram" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component" +Info (12130): Elaborated megafunction instantiation "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component" +Info (12133): Instantiated megafunction "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component" with the following parameter: + Info (12134): Parameter "address_aclr_b" = "NONE" + Info (12134): Parameter "address_reg_b" = "CLOCK0" + Info (12134): Parameter "clock_enable_input_a" = "BYPASS" + Info (12134): Parameter "clock_enable_input_b" = "BYPASS" + Info (12134): Parameter "clock_enable_output_b" = "BYPASS" + Info (12134): Parameter "intended_device_family" = "Cyclone III" + Info (12134): Parameter "lpm_type" = "altsyncram" + Info (12134): Parameter "numwords_a" = "480" + Info (12134): Parameter "numwords_b" = "480" + Info (12134): Parameter "operation_mode" = "DUAL_PORT" + Info (12134): Parameter "outdata_aclr_b" = "NONE" + Info (12134): Parameter "outdata_reg_b" = "UNREGISTERED" + Info (12134): Parameter "power_up_uninitialized" = "FALSE" + Info (12134): Parameter "read_during_write_mode_mixed_ports" = "DONT_CARE" + Info (12134): Parameter "widthad_a" = "9" + Info (12134): Parameter "widthad_b" = "9" + Info (12134): Parameter "width_a" = "9" + Info (12134): Parameter "width_b" = "9" + Info (12134): Parameter "width_byteena_a" = "1" +Info (12021): Found 1 design units, including 1 entities, in source file db/altsyncram_c5o1.tdf + Info (12023): Found entity 1: altsyncram_c5o1 +Info (12128): Elaborating entity "altsyncram_c5o1" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_in:hq2x_in|hq2x_buf:buf0|altsyncram:altsyncram_component|altsyncram_c5o1:auto_generated" +Info (12128): Elaborating entity "hq2x_out" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out" +Info (12128): Elaborating entity "hq2x_buf" for hierarchy "video_mixer:video_mixer|scandoubler:scandoubler|Hq2x:Hq2x|hq2x_out:hq2x_out|hq2x_buf:buf0" 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hierarchy "video_mixer:video_mixer|osd:osd" +Info (12128): Elaborating entity "sigma_delta_dac" for hierarchy "sigma_delta_dac:sigma_delta_dac" +Info (12128): Elaborating entity "mz80k_top" for hierarchy "mz80k_top:mz80k_top" +Info (12128): Elaborating entity "fz80" for hierarchy "mz80k_top:mz80k_top|fz80:z80" +Info (10264): Verilog HDL Case Statement information at fz80.v(82): all case item expressions in this case statement are onehot +Info (10264): Verilog HDL Case Statement information at fz80.v(154): all case item expressions in this case statement are onehot +Info (12128): Elaborating entity "alu" for hierarchy "mz80k_top:mz80k_top|fz80:z80|alu:alu" +Info (12128): Elaborating entity "asu" for hierarchy "mz80k_top:mz80k_top|fz80:z80|asu:asu" +Info (12128): Elaborating entity "seq" for hierarchy "mz80k_top:mz80k_top|fz80:z80|seq:seq" +Info (12128): Elaborating entity "reg_a" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_a:reg_a" +Info (12128): Elaborating entity "reg_f" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_f:reg_f" +Info (12128): Elaborating entity "reg_dual2" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_dual2:reg_b" +Info (12128): Elaborating entity "reg_quad3" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_quad3:reg_h" +Info (12128): Elaborating entity "reg_2s" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_2s:reg_sph" +Info (12128): Elaborating entity "reg_pch" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch" +Info (12128): Elaborating entity "reg_pcl" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_pcl:reg_pcl" +Info (12128): Elaborating entity "reg_2" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_2:reg_adrh" +Info (12128): Elaborating entity "reg_r" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_r:reg_r" +Info (12128): Elaborating entity "reg_simplec" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_simplec:reg_i" +Info (12128): Elaborating entity "reg_simple" for hierarchy "mz80k_top:mz80k_top|fz80:z80|reg_simple:reg_data" +Info (12128): Elaborating entity "i8253" for hierarchy "mz80k_top:mz80k_top|i8253:i8253_1" +Info (12128): Elaborating entity "ps2" for hierarchy "mz80k_top:mz80k_top|ps2:ps2_1" +Warning (10272): Verilog HDL Case Statement warning at ps2.v(159): case item expression covers a value already covered by a previous case item +Warning (10272): Verilog HDL Case Statement warning at ps2.v(167): case item expression covers a value already covered by a previous case item +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl0", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl1", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl2", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl3", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl4", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl5", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl6", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl7", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl8", which holds its previous value in one or more paths through the always construct +Warning (10240): Verilog HDL Always Construct warning at ps2.v(76): inferring latch(es) for variable "key_tbl9", which holds its previous value in one or more paths through the always construct +Info (10041): Inferred latch for "key_tbl9[0]" at ps2.v(76) +Info (10041): Inferred latch for "key_tbl9[4]" at ps2.v(76) +Info (10041): Inferred latch for "key_tbl9[5]" at ps2.v(76) +Info (10041): Inferred latch for "key_tbl9[6]" at ps2.v(76) +Info (10041): Inferred latch for "key_tbl9[7]" at ps2.v(76) +Info (10041): Inferred latch for "key_tbl8[2]" at ps2.v(76) +Info (10041): Inferred latch for "key_tbl8[6]" at ps2.v(76) +Info (10041): Inferred latch for "key_tbl8[7]" at ps2.v(76) +Info (10041): Inferred latch for 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Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[1]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[0]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[0]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[1]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[2]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[3]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[4]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[5]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[6]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|cpu_data_in[7]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[2]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[3]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[4]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[5]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[6]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|vram_data_in[7]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[0]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[1]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[2]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[3]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[4]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[5]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[6]" feeding internal logic into a wire + Warning (13049): Converted tri-state buffer "mz80k_top:mz80k_top|ps2:ps2_1|data[7]" feeding internal logic into a wire +Info (276014): Found 1 instances of uninferred RAM logic + Info (276004): RAM logic "mist_io:mist_io|ps2_kbd_fifo" is uninferred due to inappropriate RAM size +Info (19000): Inferred 1 megafunctions from design logic + Info (276029): Inferred altsyncram megafunction from the following design logic: "video_mixer:video_mixer|osd:osd|osd_buffer_rtl_0" + Info (286033): Parameter OPERATION_MODE set to DUAL_PORT + Info (286033): Parameter WIDTH_A set to 8 + Info (286033): Parameter WIDTHAD_A set to 11 + Info (286033): Parameter NUMWORDS_A set to 2048 + Info (286033): Parameter WIDTH_B set to 8 + Info (286033): Parameter WIDTHAD_B set to 11 + Info (286033): Parameter NUMWORDS_B set to 2048 + Info (286033): Parameter ADDRESS_ACLR_A set to NONE + Info (286033): Parameter OUTDATA_REG_B set to UNREGISTERED + Info (286033): Parameter ADDRESS_ACLR_B set to NONE + Info (286033): Parameter OUTDATA_ACLR_B set to NONE + Info (286033): Parameter ADDRESS_REG_B set to CLOCK1 + Info (286033): Parameter INDATA_ACLR_A set to NONE + Info (286033): Parameter WRCONTROL_ACLR_A set to NONE +Info (12130): Elaborated megafunction instantiation "video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0" +Info (12133): Instantiated megafunction "video_mixer:video_mixer|osd:osd|altsyncram:osd_buffer_rtl_0" with the following parameter: + Info (12134): Parameter "OPERATION_MODE" = "DUAL_PORT" + Info (12134): Parameter "WIDTH_A" = "8" + Info (12134): Parameter "WIDTHAD_A" = "11" + Info (12134): Parameter "NUMWORDS_A" = "2048" + Info (12134): Parameter "WIDTH_B" = "8" + Info (12134): Parameter "WIDTHAD_B" = "11" + Info (12134): Parameter "NUMWORDS_B" = "2048" + Info (12134): Parameter "ADDRESS_ACLR_A" = "NONE" + Info (12134): Parameter "OUTDATA_REG_B" = "UNREGISTERED" + Info (12134): Parameter "ADDRESS_ACLR_B" = "NONE" + Info (12134): Parameter "OUTDATA_ACLR_B" = "NONE" + Info (12134): Parameter "ADDRESS_REG_B" = "CLOCK1" + Info (12134): Parameter "INDATA_ACLR_A" = "NONE" + Info (12134): Parameter "WRCONTROL_ACLR_A" = "NONE" +Info (12021): Found 1 design units, including 1 entities, in source file db/altsyncram_dud1.tdf + Info (12023): Found entity 1: altsyncram_dud1 +Warning (12241): 12 hierarchies have connectivity warnings - see the Connectivity Checks report folder +Info (13000): Registers with preset signals will power-up high +Info (13003): DEV_CLRn pin will set, and not reset, register with preset signal due to NOT Gate Push-Back +Warning (13024): Output pins are stuck at VCC or GND + Warning (13410): Pin "VGA_VS" is stuck at VCC + Warning (13410): Pin "LED" is stuck at VCC +Info (286030): Timing-Driven Synthesis is running +Info (17049): 472 registers lost all their fanouts during netlist optimizations. +Info (144001): Generated suppressed messages file D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.smsg +Info (16010): Generating hard_block partition "hard_block:auto_generated_inst" + Info (16011): Adding 1 node(s), including 0 DDIO, 1 PLL, 0 transceiver and 0 LCELL +Warning (15899): PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" has parameters clk1_multiply_by and clk1_divide_by specified but port CLK[1] is not connected +Warning (21074): Design contains 2 input pin(s) that do not drive logic + Warning (15610): No output dependent on input pin "SPI_SS2" + Warning (15610): No output dependent on input pin "SPI_SS4" +Info (21057): Implemented 3331 device resources after synthesis - the final resource count might be different + Info (21058): Implemented 7 input pins + Info (21059): Implemented 24 output pins + Info (21061): Implemented 3243 logic cells + Info (21064): Implemented 56 RAM segments + Info (21065): Implemented 1 PLLs +Info: Quartus II 64-Bit Analysis & Synthesis was successful. 0 errors, 105 warnings + Info: Peak virtual memory: 4725 megabytes + Info: Processing ended: Sun Jun 24 13:30:13 2018 + Info: Elapsed time: 00:00:18 + Info: Total CPU time (on all processors): 00:00:17 + + ++------------------------------------------+ +; Analysis & Synthesis Suppressed Messages ; ++------------------------------------------+ +The suppressed messages can be found in D:/Github/Mist_FPGA/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.smsg. + + diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.smsg b/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.smsg new file mode 100644 index 00000000..15350f3f --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.smsg @@ -0,0 +1,42 @@ +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_if2" differs only in case from object "S_IF2" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_imm1" differs only in case from object "S_IMM1" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_imm2" differs only in case from object "S_IMM2" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_mr1" differs only in case from object "S_MR1" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_mr2" differs only in case from object "S_MR2" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_disp" differs only in case from object "S_DISP" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_in" differs only in case from object "S_IN" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_iack" differs only in case from object "S_IACK" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_mw1" differs only in case from object "S_MW1" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_mw2" differs only in case from object "S_MW2" in the same scope +Info (10281): Verilog HDL Declaration information at fz80.v(893): object "s_out" differs only in case from object "S_OUT" in the same scope +Warning (10268): Verilog HDL information at scandoubler.v(114): always construct contains both blocking and non-blocking assignments +Info (10281): Verilog HDL Declaration information at scandoubler.v(41): object "hq2x" differs only in case from object "Hq2x" in the same scope +Info (10281): Verilog HDL Declaration information at mist_io.v(47): object "SPI_DO" differs only in case from object "spi_do" in the same scope +Warning (10273): Verilog HDL warning at hq2x.sv(247): extended using "x" or "z" +Warning (10230): Verilog HDL assignment warning at mz80k_top.v(30): truncated value with size 32 to match size of target (5) +Warning (10230): Verilog HDL assignment warning at mz80k_top.v(31): truncated value with size 32 to match size of target (11) +Warning (10230): Verilog HDL assignment warning at fz80.v(1085): truncated value with size 16 to match size of target (8) +Warning (10230): Verilog HDL assignment warning at fz80.v(1128): truncated value with size 8 to match size of target (7) +Warning (10230): Verilog HDL assignment warning at fz80.v(1129): truncated value with size 8 to match size of target (7) +Warning (10230): Verilog HDL assignment warning at fz80.v(1458): truncated value with size 32 to match size of target (7) +Warning (10230): Verilog HDL assignment warning at i8253.v(80): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at i8253.v(81): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at i8253.v(84): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at i8253.v(85): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at i8253.v(88): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at i8253.v(89): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at i8253.v(106): truncated value with size 32 to match size of target (16) +Warning (10230): Verilog HDL assignment warning at i8253.v(122): truncated value with size 32 to match size of target (16) +Warning (10230): Verilog HDL assignment warning at i8253.v(138): truncated value with size 32 to match size of target (16) +Warning (10230): Verilog HDL assignment warning at vga.v(42): truncated value with size 32 to match size of target (2) +Warning (10230): Verilog HDL assignment warning at vga.v(44): truncated value with size 32 to match size of target (10) +Warning (10230): Verilog HDL assignment warning at vga.v(45): truncated value with size 32 to match size of target (10) +Warning (10230): Verilog HDL assignment warning at vga.v(49): truncated value with size 32 to match size of target (10) +Warning (10230): Verilog HDL assignment warning at vga.v(53): truncated value with size 32 to match size of target (10) +Warning (10230): Verilog HDL assignment warning at vga.v(71): truncated value with size 10 to match size of target (6) +Warning (10230): Verilog HDL assignment warning at vga.v(72): truncated value with size 10 to match size of target (6) +Warning (10230): Verilog HDL assignment warning at vga.v(73): truncated value with size 32 to match size of target (12) +Warning (10230): Verilog HDL assignment warning at vga.v(80): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at vga.v(82): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at vga.v(83): truncated value with size 32 to match size of target (1) +Warning (10230): Verilog HDL assignment warning at vga.v(84): truncated value with size 32 to match size of target (1) diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.summary b/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.summary new file mode 100644 index 00000000..525567a1 --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.map.summary @@ -0,0 +1,14 @@ +Analysis & Synthesis Status : Successful - Sun Jun 24 13:30:13 2018 +Quartus II 64-Bit Version : 13.1.0 Build 162 10/23/2013 SJ Web Edition +Revision Name : mz80k_mist +Top-level Entity Name : mz80k_mist +Family : Cyclone III +Total logic elements : 3,152 + Total combinational functions : 2,886 + Dedicated logic registers : 891 +Total registers : 891 +Total pins : 31 +Total virtual pins : 0 +Total memory bits : 311,296 +Embedded Multiplier 9-bit elements : 0 +Total PLLs : 1 diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.pin b/Sharp - MZ-80K_MiST/Output/mz80k_mist.pin new file mode 100644 index 00000000..19920292 --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.pin @@ -0,0 +1,215 @@ + -- Copyright (C) 1991-2013 Altera Corporation + -- Your use of Altera Corporation's design tools, logic functions + -- and other software and tools, and its AMPP partner logic + -- functions, and any output files from any of the foregoing + -- (including device programming or simulation files), and any + -- associated documentation or information are expressly subject + -- to the terms and conditions of the Altera Program License + -- Subscription Agreement, Altera MegaCore Function License + -- Agreement, or other applicable license agreement, including, + -- without limitation, that your use is for the sole purpose of + -- programming logic devices manufactured by Altera and sold by + -- Altera or its authorized distributors. Please refer to the + -- applicable agreement for further details. + -- + -- This is a Quartus II output file. It is for reporting purposes only, and is + -- not intended for use as a Quartus II input file. This file cannot be used + -- to make Quartus II pin assignments - for instructions on how to make pin + -- assignments, please see Quartus II help. + --------------------------------------------------------------------------------- + + + + --------------------------------------------------------------------------------- + -- NC : No Connect. This pin has no internal connection to the device. + -- DNU : Do Not Use. This pin MUST NOT be connected. + -- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.2V). + -- VCCIO : Dedicated power pin, which MUST be connected to VCC + -- of its bank. + -- Bank 1: 3.3V + -- Bank 2: 3.3V + -- Bank 3: 3.3V + -- Bank 4: 3.3V + -- Bank 5: 3.3V + -- Bank 6: 3.3V + -- Bank 7: 3.3V + -- Bank 8: 3.3V + -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND. + -- It can also be used to report unused dedicated pins. The connection + -- on the board for unused dedicated pins depends on whether this will + -- be used in a future design. One example is device migration. When + -- using device migration, refer to the device pin-tables. If it is a + -- GND pin in the pin table or if it will not be used in a future design + -- for another purpose the it MUST be connected to GND. If it is an unused + -- dedicated pin, then it can be connected to a valid signal on the board + -- (low, high, or toggling) if that signal is required for a different + -- revision of the design. + -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins. + -- This pin should be connected to GND. It may also be connected to a + -- valid signal on the board (low, high, or toggling) if that signal + -- is required for a different revision of the design. + -- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND + -- or leave it unconnected. + -- RESERVED : Unused I/O pin, which MUST be left unconnected. + -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board. + -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor. + -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry. + -- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high. + --------------------------------------------------------------------------------- + + + + --------------------------------------------------------------------------------- + -- Pin directions (input, output or bidir) are based on device operating in user mode. + --------------------------------------------------------------------------------- + +Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition +CHIP "mz80k_mist" ASSIGNED TO AN: EP3C25E144C8 + +Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment +------------------------------------------------------------------------------------------------------------- +VCCD_PLL3 : 1 : power : : 1.2V : : +GNDA3 : 2 : gnd : : : : +VCCA3 : 3 : power : : 2.5V : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 4 : : : : 1 : +VCCINT : 5 : power : : 1.2V : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 6 : : : : 1 : +LED : 7 : output : 3.3-V LVTTL : : 1 : Y +RESERVED_INPUT_WITH_WEAK_PULLUP : 8 : : : : 1 : +nSTATUS : 9 : : : : 1 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 10 : : : : 1 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 11 : : : : 1 : +~ALTERA_DCLK~ / RESERVED_INPUT : 12 : input : 3.3-V LVTTL : : 1 : N +CONF_DATA0 : 13 : input : 3.3-V LVTTL : : 1 : Y +nCONFIG : 14 : : : : 1 : +TDI : 15 : input : : : 1 : +TCK : 16 : input : : : 1 : +VCCIO1 : 17 : power : : 3.3V : 1 : +TMS : 18 : input : : : 1 : +GND : 19 : gnd : : : : +TDO : 20 : output : : : 1 : +nCE : 21 : : : : 1 : +GND+ : 22 : : : : 1 : +GND+ : 23 : : : : 1 : +GND+ : 24 : : : : 2 : +GND+ : 25 : : : : 2 : +VCCIO2 : 26 : power : : 3.3V : 2 : +GND : 27 : gnd : : : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 28 : : : : 2 : +VCCINT : 29 : power : : 1.2V : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 30 : : : : 2 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 31 : : : : 2 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 32 : : : : 2 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 33 : : : : 2 : +VCCINT : 34 : power : : 1.2V : : +VCCA1 : 35 : power : : 2.5V : : +GNDA1 : 36 : gnd : : : : +VCCD_PLL1 : 37 : power : : 1.2V : : +VCCINT : 38 : power : : 1.2V : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 39 : : : : 3 : +VCCIO3 : 40 : power : : 3.3V : 3 : +GND : 41 : gnd : : : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 42 : : : : 3 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 43 : : : : 3 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 44 : : : : 3 : +VCCINT : 45 : power : : 1.2V : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 46 : : : : 3 : +VCCIO3 : 47 : power : : 3.3V : 3 : +GND : 48 : gnd : : : : +RESERVED_INPUT_WITH_WEAK_PULLUP : 49 : : : : 3 : +RESERVED_INPUT_WITH_WEAK_PULLUP : 50 : : : : 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Legal Notice + 2. TimeQuest Timing Analyzer Summary + 3. Parallel Compilation + 4. Clocks + 5. Slow 1200mV 85C Model Fmax Summary + 6. Timing Closure Recommendations + 7. Slow 1200mV 85C Model Setup Summary + 8. Slow 1200mV 85C Model Hold Summary + 9. Slow 1200mV 85C Model Recovery Summary + 10. Slow 1200mV 85C Model Removal Summary + 11. Slow 1200mV 85C Model Minimum Pulse Width Summary + 12. Slow 1200mV 85C Model Setup: 'mz80k_top:mz80k_top|clk_count[2]' + 13. Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[0]' + 14. Slow 1200mV 85C Model Setup: 'mz80k_top:mz80k_top|CLK_2M' + 15. Slow 1200mV 85C Model Setup: 'SPI_SCK' + 16. Slow 1200mV 85C Model Setup: 'mz80k_top:mz80k_top|CLK_31250' + 17. Slow 1200mV 85C Model Setup: 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' + 18. Slow 1200mV 85C Model Setup: 'mz80k_top:mz80k_top|vga:vga1|counter[0]' + 19. Slow 1200mV 85C Model Hold: 'mz80k_top:mz80k_top|clk_count[2]' + 20. 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Fast 1200mV 0C Model Minimum Pulse Width: 'mz80k_top:mz80k_top|CLK_31250' +112. Fast 1200mV 0C Model Minimum Pulse Width: 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +113. Fast 1200mV 0C Model Minimum Pulse Width: 'pll|altpll_component|auto_generated|pll1|clk[0]' +114. Fast 1200mV 0C Model Minimum Pulse Width: 'CLOCK_27' +115. Setup Times +116. Hold Times +117. Clock to Output Times +118. Minimum Clock to Output Times +119. Propagation Delay +120. Minimum Propagation Delay +121. Fast 1200mV 0C Model Metastability Report +122. Multicorner Timing Analysis Summary +123. Setup Times +124. Hold Times +125. Clock to Output Times +126. Minimum Clock to Output Times +127. Propagation Delay +128. Minimum Propagation Delay +129. Board Trace Model Assignments +130. Input Transition Times +131. Slow Corner Signal Integrity Metrics +132. Fast Corner Signal Integrity Metrics +133. Setup Transfers +134. Hold Transfers +135. Recovery Transfers +136. Removal Transfers +137. Report TCCS +138. Report RSKM +139. Unconstrained Paths +140. TimeQuest Timing Analyzer Messages + + + +---------------- +; Legal Notice ; +---------------- +Copyright (C) 1991-2013 Altera Corporation +Your use of Altera Corporation's design tools, logic functions +and other software and tools, and its AMPP partner logic +functions, and any output files from any of the foregoing +(including device programming or simulation files), and any +associated documentation or information are expressly subject +to the terms and conditions of the Altera Program License +Subscription Agreement, Altera MegaCore Function License +Agreement, or other applicable license agreement, including, +without limitation, that your use is for the sole purpose of +programming logic devices manufactured by Altera and sold by +Altera or its authorized distributors. Please refer to the +applicable agreement for further details. + + + ++-------------------------------------------------------------------------+ +; TimeQuest Timing Analyzer Summary ; ++--------------------+----------------------------------------------------+ +; Quartus II Version ; Version 13.1.0 Build 162 10/23/2013 SJ Web Edition ; +; Revision Name ; mz80k_mist ; +; Device Family ; Cyclone III ; +; Device Name ; EP3C25E144C8 ; +; Timing Models ; Final ; +; Delay Model ; Combined ; +; Rise/Fall Delays ; Enabled ; ++--------------------+----------------------------------------------------+ + + ++------------------------------------------+ +; Parallel Compilation ; ++----------------------------+-------------+ +; Processors ; Number ; ++----------------------------+-------------+ +; Number detected on machine ; 8 ; +; Maximum allowed ; 4 ; +; ; ; +; Average used ; 1.33 ; +; Maximum used ; 4 ; +; ; ; +; Usage by Processor ; % Time Used ; +; Processor 1 ; 100.0% ; +; Processors 2-4 ; 11.1% ; +; Processors 5-8 ; 0.0% ; ++----------------------------+-------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Clocks ; ++-------------------------------------------------+-----------+--------+------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+---------------------------------------------------+-----------------------------------------------------+ +; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; ++-------------------------------------------------+-----------+--------+------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+---------------------------------------------------+-----------------------------------------------------+ +; CLOCK_27 ; Base ; 37.037 ; 27.0 MHz ; 0.000 ; 18.518 ; ; ; ; ; ; ; ; ; ; ; { CLOCK_27 } ; +; mz80k_top:mz80k_top|CLK_2M ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { mz80k_top:mz80k_top|CLK_2M } ; +; mz80k_top:mz80k_top|CLK_31250 ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { mz80k_top:mz80k_top|CLK_31250 } ; +; mz80k_top:mz80k_top|clk_count[2] ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { mz80k_top:mz80k_top|clk_count[2] } ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { mz80k_top:mz80k_top|i8253:i8253_1|signal1 } ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { mz80k_top:mz80k_top|vga:vga1|counter[0] } ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; Generated ; 19.999 ; 50.0 MHz ; 0.000 ; 9.999 ; 50.00 ; 27 ; 50 ; ; ; ; ; false ; CLOCK_27 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[0] } ; +; SPI_SCK ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { SPI_SCK } ; ++-------------------------------------------------+-----------+--------+------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+---------------------------------------------------+-----------------------------------------------------+ + + ++---------------------------------------------------------------------------------------+ +; Slow 1200mV 85C Model Fmax Summary ; ++------------+-----------------+-------------------------------------------------+------+ +; Fmax ; Restricted Fmax ; Clock Name ; Note ; ++------------+-----------------+-------------------------------------------------+------+ +; 27.83 MHz ; 27.83 MHz ; mz80k_top:mz80k_top|clk_count[2] ; ; +; 33.84 MHz ; 33.84 MHz ; pll|altpll_component|auto_generated|pll1|clk[0] ; ; +; 103.91 MHz ; 103.91 MHz ; SPI_SCK ; ; +; 165.45 MHz ; 165.45 MHz ; mz80k_top:mz80k_top|CLK_31250 ; ; +; 179.12 MHz ; 179.12 MHz ; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; ; +; 184.47 MHz ; 184.47 MHz ; mz80k_top:mz80k_top|CLK_2M ; ; +; 330.8 MHz ; 330.8 MHz ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; ; ++------------+-----------------+-------------------------------------------------+------+ +This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. + + +---------------------------------- +; Timing Closure Recommendations ; +---------------------------------- +HTML report is unavailable in plain text report export. + + ++---------------------------------------------------------------------------+ +; Slow 1200mV 85C Model Setup Summary ; ++-------------------------------------------------+---------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+---------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -34.936 ; -9377.424 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -32.140 ; -3694.987 ; +; mz80k_top:mz80k_top|CLK_2M ; -7.401 ; -121.075 ; +; SPI_SCK ; -7.006 ; -594.451 ; +; mz80k_top:mz80k_top|CLK_31250 ; -6.618 ; -110.932 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -4.583 ; -71.203 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -2.023 ; -36.640 ; ++-------------------------------------------------+---------+---------------+ + + ++--------------------------------------------------------------------------+ +; Slow 1200mV 85C Model Hold Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -0.877 ; -2.243 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -0.412 ; -1.310 ; +; mz80k_top:mz80k_top|CLK_31250 ; -0.029 ; -0.029 ; +; SPI_SCK ; 0.449 ; 0.000 ; +; mz80k_top:mz80k_top|CLK_2M ; 0.453 ; 0.000 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; 0.675 ; 0.000 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 0.735 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++--------------------------------------------------------------------------+ +; Slow 1200mV 85C Model Recovery Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -2.223 ; -153.204 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 14.024 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++-------------------------------------------------------------------------+ +; Slow 1200mV 85C Model Removal Summary ; ++-------------------------------------------------+-------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+-------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; 0.336 ; 0.000 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 4.796 ; 0.000 ; ++-------------------------------------------------+-------+---------------+ + + ++--------------------------------------------------------------------------+ +; Slow 1200mV 85C Model Minimum Pulse Width Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; SPI_SCK ; -3.201 ; -217.003 ; +; mz80k_top:mz80k_top|clk_count[2] ; -1.487 ; -486.249 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -1.487 ; -29.740 ; +; mz80k_top:mz80k_top|CLK_2M ; -1.487 ; -25.279 ; +; mz80k_top:mz80k_top|CLK_31250 ; -1.487 ; -25.279 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -1.487 ; -23.792 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 9.666 ; 0.000 ; +; CLOCK_27 ; 18.366 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Slow 1200mV 85C Model Setup: 'mz80k_top:mz80k_top|clk_count[2]' ; ++---------+----------------------------------------------------+---------------------------------------------------+----------------------------------+----------------------------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++---------+----------------------------------------------------+---------------------------------------------------+----------------------------------+----------------------------------+--------------+------------+------------+ +; -34.936 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.373 ; 36.310 ; +; -34.810 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[3] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; -0.084 ; 35.727 ; +; -34.808 ; mz80k_top:mz80k_top|fz80:z80|sel_af ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.377 ; 36.186 ; +; -34.775 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[6] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.373 ; 36.149 ; +; -34.774 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[7] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.373 ; 36.148 ; +; -34.724 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|state[3] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.362 ; 36.087 ; +; -34.682 ; mz80k_top:mz80k_top|fz80:z80|sel_af ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[3] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; -0.080 ; 35.603 ; +; -34.647 ; mz80k_top:mz80k_top|fz80:z80|sel_af ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[6] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.377 ; 36.025 ; +; -34.646 ; mz80k_top:mz80k_top|fz80:z80|sel_af ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[7] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.377 ; 36.024 ; +; -34.598 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|state[3] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[3] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; -0.095 ; 35.504 ; +; -34.563 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|state[3] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[6] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.362 ; 35.926 ; +; -34.562 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|state[3] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[7] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.362 ; 35.925 ; +; -34.559 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[4] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.373 ; 35.933 ; +; -34.559 ; mz80k_top:mz80k_top|fz80:z80|seq:seq|state[2] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.362 ; 35.922 ; +; -34.513 ; mz80k_top:mz80k_top|fz80:z80|reg_a:reg_a|q0[4] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.372 ; 35.886 ; +; -34.499 ; mz80k_top:mz80k_top|fz80:z80|reg_dual2:reg_c|q0[5] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.376 ; 35.876 ; +; -34.481 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[2] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.354 ; 35.836 ; +; -34.474 ; mz80k_top:mz80k_top|fz80:z80|reg_a:reg_a|q0[5] ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.391 ; 35.866 ; +; -34.458 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[0] ; 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mist_io:mist_io|ps2_kbd_fifo~15 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.766 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~14 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.766 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~13 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.766 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~12 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.766 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~11 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.766 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~10 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.766 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~9 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.766 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~8 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.678 ; +; -6.596 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~62 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.358 ; 7.955 ; +; -6.596 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~61 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.358 ; 7.955 ; +; -6.547 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~38 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.070 ; 7.478 ; +; -6.547 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~37 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.070 ; 7.478 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~15 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~14 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~13 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~12 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~11 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~10 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~9 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.500 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~8 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.089 ; 7.412 ; +; -6.459 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~47 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.069 ; 7.391 ; +; -6.459 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~46 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.069 ; 7.391 ; +; -6.459 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~45 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.069 ; 7.391 ; +; -6.459 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~44 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.069 ; 7.391 ; +; -6.459 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~43 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.069 ; 7.391 ; +; -6.459 ; mist_io:mist_io|byte_cnt[1] ; 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+; -6.334 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~27 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.347 ; 7.682 ; +; -6.334 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~26 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.347 ; 7.682 ; +; -6.334 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~25 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.347 ; 7.682 ; +; -6.334 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~24 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.347 ; 7.682 ; +; -6.307 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~38 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.070 ; 7.238 ; +; -6.307 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~37 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.070 ; 7.238 ; +; -6.283 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|status[4] ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.086 ; 7.198 ; +; -6.263 ; mist_io:mist_io|byte_cnt[0] ; mist_io:mist_io|status[4] ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.086 ; 7.178 ; +; -6.256 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|status[3] ; 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18.366 ; 18.366 ; 0.000 ; Low Pulse Width ; CLOCK_27 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; 18.366 ; 18.366 ; 0.000 ; Low Pulse Width ; CLOCK_27 ; Rise ; pll|altpll_component|auto_generated|pll1|observablevcoout ; +; 18.400 ; 18.400 ; 0.000 ; Low Pulse Width ; CLOCK_27 ; Rise ; CLOCK_27~input|o ; +; 18.438 ; 18.438 ; 0.000 ; Low Pulse Width ; CLOCK_27 ; Rise ; pll|altpll_component|auto_generated|pll1|inclk[0] ; +; 18.518 ; 18.518 ; 0.000 ; High Pulse Width ; CLOCK_27 ; Rise ; CLOCK_27~input|i ; +; 18.519 ; 18.519 ; 0.000 ; Low Pulse Width ; CLOCK_27 ; Rise ; CLOCK_27~input|i ; +; 18.598 ; 18.598 ; 0.000 ; High Pulse Width ; CLOCK_27 ; Rise ; pll|altpll_component|auto_generated|pll1|inclk[0] ; +; 18.637 ; 18.637 ; 0.000 ; High Pulse Width ; CLOCK_27 ; Rise ; CLOCK_27~input|o ; +; 18.668 ; 18.668 ; 0.000 ; High Pulse Width ; CLOCK_27 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; 18.668 ; 18.668 ; 0.000 ; High Pulse Width ; CLOCK_27 ; Rise ; pll|altpll_component|auto_generated|pll1|observablevcoout ; +; 33.037 ; 37.037 ; 4.000 ; Port Rate ; CLOCK_27 ; Rise ; CLOCK_27 ; ++--------+--------------+----------------+------------------+----------+------------+-----------------------------------------------------------+ + + ++------------------------------------------------------------------------+ +; Setup Times ; ++------------+------------+-------+-------+------------+-----------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++------------+------------+-------+-------+------------+-----------------+ +; CONF_DATA0 ; SPI_SCK ; 8.631 ; 9.443 ; Rise ; SPI_SCK ; +; SPI_DI ; SPI_SCK ; 0.881 ; 1.099 ; Rise ; SPI_SCK ; +; SPI_SS3 ; SPI_SCK ; 1.457 ; 1.755 ; Rise ; SPI_SCK ; +; CONF_DATA0 ; SPI_SCK ; 3.224 ; 3.568 ; Fall ; SPI_SCK ; ++------------+------------+-------+-------+------------+-----------------+ + + ++--------------------------------------------------------------------------+ +; Hold Times ; ++------------+------------+--------+--------+------------+-----------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++------------+------------+--------+--------+------------+-----------------+ +; CONF_DATA0 ; SPI_SCK ; -3.528 ; -3.840 ; Rise ; SPI_SCK ; +; SPI_DI ; SPI_SCK ; 1.107 ; 0.877 ; Rise ; SPI_SCK ; +; SPI_SS3 ; SPI_SCK ; 0.303 ; 0.109 ; Rise ; SPI_SCK ; +; CONF_DATA0 ; SPI_SCK ; -2.813 ; -3.144 ; Fall ; SPI_SCK ; ++------------+------------+--------+--------+------------+-----------------+ + + ++--------------------------------------------------------------------------------------------------------------------------------------+ +; Clock to Output Times ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; VGA_B[*] ; SPI_SCK ; 34.268 ; 33.540 ; Rise ; SPI_SCK ; +; VGA_B[0] ; SPI_SCK ; 31.329 ; 30.803 ; Rise ; SPI_SCK ; +; VGA_B[1] ; SPI_SCK ; 30.929 ; 30.507 ; Rise ; SPI_SCK ; +; VGA_B[2] ; SPI_SCK ; 34.268 ; 33.540 ; Rise ; SPI_SCK ; +; VGA_B[3] ; SPI_SCK ; 30.937 ; 30.664 ; Rise ; SPI_SCK ; +; VGA_B[4] ; SPI_SCK ; 30.202 ; 29.837 ; Rise ; SPI_SCK ; +; VGA_B[5] ; SPI_SCK ; 29.989 ; 29.601 ; Rise ; SPI_SCK ; +; VGA_G[*] ; SPI_SCK ; 27.056 ; 26.681 ; Rise ; SPI_SCK ; +; VGA_G[0] ; SPI_SCK ; 27.056 ; 26.681 ; Rise ; SPI_SCK ; +; VGA_G[1] ; SPI_SCK ; 26.248 ; 25.894 ; Rise ; SPI_SCK ; +; VGA_G[2] ; SPI_SCK ; 25.481 ; 25.029 ; Rise ; SPI_SCK ; +; VGA_G[3] ; SPI_SCK ; 25.697 ; 25.334 ; Rise ; SPI_SCK ; +; VGA_G[4] ; SPI_SCK ; 23.797 ; 23.679 ; Rise ; SPI_SCK ; +; VGA_G[5] ; SPI_SCK ; 19.694 ; 19.279 ; Rise ; SPI_SCK ; +; VGA_R[*] ; SPI_SCK ; 33.635 ; 33.318 ; Rise ; SPI_SCK ; +; VGA_R[0] ; SPI_SCK ; 33.327 ; 32.816 ; Rise ; SPI_SCK ; +; VGA_R[1] ; SPI_SCK ; 33.497 ; 33.318 ; Rise ; SPI_SCK ; +; VGA_R[2] ; SPI_SCK ; 33.635 ; 33.137 ; Rise ; SPI_SCK ; +; VGA_R[3] ; SPI_SCK ; 30.759 ; 30.424 ; Rise ; SPI_SCK ; +; VGA_R[4] ; SPI_SCK ; 32.993 ; 32.539 ; Rise ; SPI_SCK ; +; VGA_R[5] ; SPI_SCK ; 33.062 ; 32.429 ; Rise ; SPI_SCK ; +; SPI_DO ; SPI_SCK ; 10.938 ; 10.412 ; Fall ; SPI_SCK ; +; VGA_B[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 39.212 ; 38.484 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 36.273 ; 35.747 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 35.873 ; 35.451 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 39.212 ; 38.484 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 35.881 ; 35.608 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 35.146 ; 34.781 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 34.933 ; 34.545 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 31.897 ; 31.522 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 31.897 ; 31.522 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 31.089 ; 30.735 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 30.322 ; 29.870 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 30.538 ; 30.175 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 28.638 ; 28.520 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 24.535 ; 24.120 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_HS ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.098 ; 12.449 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.808 ; 37.491 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.500 ; 36.989 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.670 ; 37.491 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.808 ; 37.310 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 34.878 ; 34.560 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 36.964 ; 36.712 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.235 ; 36.400 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; AUDIO_L ; CLOCK_27 ; 8.127 ; 7.343 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; AUDIO_R ; CLOCK_27 ; 8.043 ; 7.233 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[*] ; CLOCK_27 ; 44.306 ; 43.578 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[0] ; CLOCK_27 ; 41.367 ; 40.841 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[1] ; CLOCK_27 ; 40.967 ; 40.545 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[2] ; CLOCK_27 ; 44.306 ; 43.578 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[3] ; CLOCK_27 ; 40.975 ; 40.702 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[4] ; CLOCK_27 ; 40.240 ; 39.875 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[5] ; CLOCK_27 ; 40.027 ; 39.639 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[*] ; CLOCK_27 ; 37.094 ; 36.719 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[0] ; CLOCK_27 ; 37.094 ; 36.719 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[1] ; CLOCK_27 ; 36.286 ; 35.932 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[2] ; CLOCK_27 ; 35.519 ; 35.067 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[3] ; CLOCK_27 ; 35.735 ; 35.372 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[4] ; CLOCK_27 ; 33.835 ; 33.717 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[5] ; CLOCK_27 ; 29.732 ; 29.317 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[*] ; CLOCK_27 ; 43.673 ; 43.356 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[0] ; CLOCK_27 ; 43.365 ; 42.854 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 43.535 ; 43.356 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 43.673 ; 43.175 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 40.797 ; 40.462 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 43.031 ; 42.577 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 43.100 ; 42.467 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ + + ++--------------------------------------------------------------------------------------------------------------------------------------+ +; Minimum Clock to Output Times ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; VGA_B[*] ; SPI_SCK ; 9.095 ; 8.750 ; Rise ; SPI_SCK ; +; VGA_B[0] ; SPI_SCK ; 10.115 ; 9.687 ; Rise ; SPI_SCK ; +; VGA_B[1] ; SPI_SCK ; 10.430 ; 10.049 ; Rise ; SPI_SCK ; +; VGA_B[2] ; SPI_SCK ; 9.095 ; 8.750 ; Rise ; SPI_SCK ; +; VGA_B[3] ; SPI_SCK ; 9.596 ; 9.342 ; Rise ; SPI_SCK ; +; VGA_B[4] ; SPI_SCK ; 9.833 ; 9.584 ; Rise ; SPI_SCK ; +; VGA_B[5] ; SPI_SCK ; 10.408 ; 10.173 ; Rise ; SPI_SCK ; +; VGA_G[*] ; SPI_SCK ; 9.577 ; 9.271 ; Rise ; SPI_SCK ; +; VGA_G[0] ; SPI_SCK ; 9.779 ; 9.392 ; Rise ; SPI_SCK ; +; VGA_G[1] ; SPI_SCK ; 9.806 ; 9.438 ; Rise ; SPI_SCK ; +; VGA_G[2] ; SPI_SCK ; 9.577 ; 9.271 ; Rise ; SPI_SCK ; +; VGA_G[3] ; SPI_SCK ; 10.226 ; 9.887 ; Rise ; SPI_SCK ; +; VGA_G[4] ; SPI_SCK ; 9.793 ; 9.456 ; Rise ; SPI_SCK ; +; VGA_G[5] ; SPI_SCK ; 10.546 ; 10.109 ; Rise ; SPI_SCK ; +; VGA_R[*] ; SPI_SCK ; 10.088 ; 9.754 ; Rise ; SPI_SCK ; +; VGA_R[0] ; SPI_SCK ; 10.202 ; 9.809 ; Rise ; SPI_SCK ; +; VGA_R[1] ; SPI_SCK ; 10.970 ; 10.675 ; Rise ; SPI_SCK ; +; VGA_R[2] ; SPI_SCK ; 10.500 ; 10.104 ; Rise ; SPI_SCK ; +; VGA_R[3] ; SPI_SCK ; 10.088 ; 9.754 ; Rise ; SPI_SCK ; +; VGA_R[4] ; SPI_SCK ; 10.343 ; 10.006 ; Rise ; SPI_SCK ; +; VGA_R[5] ; SPI_SCK ; 11.105 ; 10.681 ; Rise ; SPI_SCK ; +; SPI_DO ; SPI_SCK ; 10.705 ; 10.182 ; Fall ; SPI_SCK ; +; VGA_B[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.090 ; 12.730 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 15.853 ; 15.448 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 14.371 ; 13.990 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 15.164 ; 14.788 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.090 ; 12.730 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.848 ; 13.275 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 14.425 ; 13.867 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.627 ; 11.388 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.047 ; 11.739 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.578 ; 12.157 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.627 ; 11.388 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.547 ; 12.170 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.498 ; 11.879 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.253 ; 12.553 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_HS ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 10.245 ; 9.606 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.181 ; 12.831 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 16.850 ; 16.372 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 15.183 ; 14.902 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 17.246 ; 16.823 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.181 ; 12.831 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.737 ; 13.091 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 14.497 ; 13.764 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; AUDIO_L ; CLOCK_27 ; 7.510 ; 6.739 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; AUDIO_R ; CLOCK_27 ; 7.428 ; 6.632 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[*] ; CLOCK_27 ; 9.265 ; 8.934 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[0] ; CLOCK_27 ; 12.665 ; 12.260 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[1] ; CLOCK_27 ; 11.558 ; 11.177 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[2] ; CLOCK_27 ; 11.976 ; 11.600 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[3] ; CLOCK_27 ; 10.442 ; 10.082 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[4] ; CLOCK_27 ; 9.265 ; 8.934 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[5] ; CLOCK_27 ; 9.842 ; 9.526 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[*] ; CLOCK_27 ; 9.451 ; 8.955 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[0] ; CLOCK_27 ; 10.574 ; 9.979 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[1] ; CLOCK_27 ; 11.107 ; 10.372 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[2] ; CLOCK_27 ; 10.159 ; 9.607 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[3] ; CLOCK_27 ; 11.278 ; 10.898 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[4] ; CLOCK_27 ; 9.451 ; 8.955 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[5] ; CLOCK_27 ; 10.206 ; 9.631 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[*] ; CLOCK_27 ; 9.154 ; 8.750 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[0] ; CLOCK_27 ; 13.500 ; 13.022 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 12.377 ; 12.109 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 13.896 ; 13.473 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 10.533 ; 10.183 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 9.154 ; 8.750 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 9.914 ; 9.423 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ + + ++----------------------------------------------------------+ +; Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 7.966 ; 7.966 ; 8.270 ; 8.030 ; ++------------+-------------+-------+-------+-------+-------+ + + ++----------------------------------------------------------+ +; Minimum Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 7.272 ; 7.301 ; 7.563 ; 7.563 ; ++------------+-------------+-------+-------+-------+-------+ + + +---------------------------------------------- +; Slow 1200mV 85C Model Metastability Report ; +---------------------------------------------- +No synchronizer chains to report. + + ++---------------------------------------------------------------------------------------+ +; Slow 1200mV 0C Model Fmax Summary ; ++------------+-----------------+-------------------------------------------------+------+ +; Fmax ; Restricted Fmax ; Clock Name ; Note ; ++------------+-----------------+-------------------------------------------------+------+ +; 29.21 MHz ; 29.21 MHz ; mz80k_top:mz80k_top|clk_count[2] ; ; +; 35.53 MHz ; 35.53 MHz ; pll|altpll_component|auto_generated|pll1|clk[0] ; ; +; 108.32 MHz ; 108.32 MHz ; SPI_SCK ; ; +; 176.3 MHz ; 176.3 MHz ; mz80k_top:mz80k_top|CLK_31250 ; ; +; 192.72 MHz ; 192.72 MHz ; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; ; +; 199.28 MHz ; 199.28 MHz ; mz80k_top:mz80k_top|CLK_2M ; ; +; 355.75 MHz ; 355.75 MHz ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; ; ++------------+-----------------+-------------------------------------------------+------+ +This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. + + ++---------------------------------------------------------------------------+ +; Slow 1200mV 0C Model Setup Summary ; ++-------------------------------------------------+---------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+---------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -33.231 ; -8921.813 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -30.351 ; -3422.841 ; +; mz80k_top:mz80k_top|CLK_2M ; -6.888 ; -112.587 ; +; SPI_SCK ; -6.568 ; -550.906 ; +; mz80k_top:mz80k_top|CLK_31250 ; -6.055 ; -101.552 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -4.189 ; -65.009 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -1.811 ; -32.260 ; ++-------------------------------------------------+---------+---------------+ + + ++--------------------------------------------------------------------------+ +; Slow 1200mV 0C Model Hold Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -0.741 ; -2.003 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -0.535 ; -1.806 ; +; mz80k_top:mz80k_top|CLK_31250 ; 0.024 ; 0.000 ; +; SPI_SCK ; 0.402 ; 0.000 ; +; mz80k_top:mz80k_top|CLK_2M ; 0.403 ; 0.000 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; 0.615 ; 0.000 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 0.658 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++--------------------------------------------------------------------------+ +; Slow 1200mV 0C Model Recovery Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -2.150 ; -148.220 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 14.497 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++-------------------------------------------------------------------------+ +; Slow 1200mV 0C Model Removal Summary ; ++-------------------------------------------------+-------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+-------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; 0.319 ; 0.000 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 4.316 ; 0.000 ; ++-------------------------------------------------+-------+---------------+ + + ++--------------------------------------------------------------------------+ +; Slow 1200mV 0C Model Minimum Pulse Width Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; SPI_SCK ; -3.201 ; -217.003 ; +; mz80k_top:mz80k_top|clk_count[2] ; -1.487 ; -486.596 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -1.487 ; -29.740 ; +; mz80k_top:mz80k_top|CLK_2M ; -1.487 ; -25.279 ; +; mz80k_top:mz80k_top|CLK_31250 ; -1.487 ; -25.279 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -1.487 ; -23.792 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 9.638 ; 0.000 ; +; CLOCK_27 ; 18.351 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Slow 1200mV 0C Model Setup: 'mz80k_top:mz80k_top|clk_count[2]' ; ++---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------------------------+-------------------------------------------------+----------------------------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------------------------+-------------------------------------------------+----------------------------------+--------------+------------+------------+ +; -33.231 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.357 ; 34.590 ; +; -33.129 ; mz80k_top:mz80k_top|fz80:z80|sel_af ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; 0.361 ; 34.492 ; +; -33.111 ; mz80k_top:mz80k_top|fz80:z80|sel_exx ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[3] ; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; 1.000 ; -0.073 ; 34.040 ; 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Slow 1200mV 0C Model Setup: 'SPI_SCK' ; ++--------+-----------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++--------+-----------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+ +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~15 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~14 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~13 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~12 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~11 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~10 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~9 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.568 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~8 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.490 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~15 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~14 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~13 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~12 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~11 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~10 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~9 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.337 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~8 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.259 ; +; -6.176 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~62 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.344 ; 7.522 ; +; -6.176 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~61 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.344 ; 7.522 ; +; -6.107 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~38 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 7.047 ; +; -6.107 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~37 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 7.047 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~15 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~14 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~13 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~12 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~11 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~10 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~9 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.083 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~8 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 7.005 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~47 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~46 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~45 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~44 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~43 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~42 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~41 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -6.023 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~40 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.061 ; 6.964 ; +; -5.945 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~62 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.344 ; 7.291 ; +; -5.945 ; mist_io:mist_io|byte_cnt[3] ; mist_io:mist_io|ps2_kbd_fifo~61 ; SPI_SCK ; SPI_SCK ; 1.000 ; 0.344 ; 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SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.692 ; +; -5.770 ; mist_io:mist_io|byte_cnt[0] ; mist_io:mist_io|ps2_kbd_fifo~11 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.692 ; +; -5.770 ; mist_io:mist_io|byte_cnt[0] ; mist_io:mist_io|ps2_kbd_fifo~10 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.692 ; +; -5.770 ; mist_io:mist_io|byte_cnt[0] ; mist_io:mist_io|ps2_kbd_fifo~9 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.692 ; +; -5.770 ; mist_io:mist_io|byte_cnt[0] ; mist_io:mist_io|ps2_kbd_fifo~8 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.692 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~23 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~22 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~21 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~20 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~19 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~18 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~17 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.769 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~16 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.078 ; 6.693 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~55 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~54 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~53 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~52 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~51 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~50 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~49 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~48 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.062 ; 6.695 ; +; -5.755 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|status[4] ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.076 ; 6.681 ; +; -5.734 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~7 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.656 ; +; -5.734 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~6 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.656 ; +; -5.734 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~5 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.080 ; 6.656 ; +; -5.734 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~4 ; SPI_SCK ; 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CLOCK_27 ; 40.945 ; 40.202 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 41.078 ; 40.669 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 41.222 ; 40.481 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 38.430 ; 37.925 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 40.594 ; 39.825 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 40.736 ; 39.705 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ + + ++--------------------------------------------------------------------------------------------------------------------------------------+ +; Minimum Clock to Output Times ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; VGA_B[*] ; SPI_SCK ; 8.711 ; 8.177 ; Rise ; SPI_SCK ; +; VGA_B[0] ; SPI_SCK ; 9.697 ; 9.020 ; Rise ; SPI_SCK ; +; VGA_B[1] ; SPI_SCK ; 9.813 ; 9.369 ; Rise ; SPI_SCK ; +; VGA_B[2] ; SPI_SCK ; 8.711 ; 8.177 ; Rise ; SPI_SCK ; +; VGA_B[3] ; SPI_SCK ; 9.076 ; 8.732 ; Rise ; SPI_SCK ; +; VGA_B[4] ; SPI_SCK ; 9.318 ; 8.901 ; Rise ; SPI_SCK ; +; VGA_B[5] ; SPI_SCK ; 9.848 ; 9.449 ; Rise ; SPI_SCK ; +; VGA_G[*] ; SPI_SCK ; 9.088 ; 8.639 ; Rise ; SPI_SCK ; +; VGA_G[0] ; SPI_SCK ; 9.255 ; 8.779 ; Rise ; SPI_SCK ; +; VGA_G[1] ; SPI_SCK ; 9.309 ; 8.780 ; Rise ; SPI_SCK ; +; VGA_G[2] ; SPI_SCK ; 9.088 ; 8.639 ; Rise ; SPI_SCK ; +; VGA_G[3] ; SPI_SCK ; 9.695 ; 9.202 ; Rise ; SPI_SCK ; +; VGA_G[4] ; SPI_SCK ; 9.301 ; 8.801 ; Rise ; SPI_SCK ; +; VGA_G[5] ; SPI_SCK ; 10.005 ; 9.396 ; Rise ; SPI_SCK ; +; VGA_R[*] ; SPI_SCK ; 9.574 ; 9.060 ; Rise ; SPI_SCK ; +; VGA_R[0] ; SPI_SCK ; 9.756 ; 9.132 ; Rise ; SPI_SCK ; +; VGA_R[1] ; SPI_SCK ; 10.380 ; 9.894 ; Rise ; SPI_SCK ; +; VGA_R[2] ; SPI_SCK ; 10.049 ; 9.425 ; Rise ; SPI_SCK ; +; VGA_R[3] ; SPI_SCK ; 9.574 ; 9.060 ; Rise ; SPI_SCK ; +; VGA_R[4] ; SPI_SCK ; 9.825 ; 9.307 ; Rise ; SPI_SCK ; +; VGA_R[5] ; SPI_SCK ; 10.607 ; 9.914 ; Rise ; SPI_SCK ; +; SPI_DO ; SPI_SCK ; 10.322 ; 9.625 ; Fall ; SPI_SCK ; +; VGA_B[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.094 ; 11.656 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 14.655 ; 14.059 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.238 ; 12.794 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 14.016 ; 13.477 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.094 ; 11.656 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.064 ; 12.132 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.596 ; 12.682 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.005 ; 10.568 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.405 ; 10.921 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.935 ; 11.251 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.005 ; 10.568 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.757 ; 11.230 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 11.887 ; 10.903 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.541 ; 11.510 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_HS ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 9.865 ; 9.058 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.279 ; 11.756 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 15.593 ; 14.894 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 14.058 ; 13.572 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 15.976 ; 15.336 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.279 ; 11.756 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 12.979 ; 11.956 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.758 ; 12.561 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; AUDIO_L ; CLOCK_27 ; 7.551 ; 6.642 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; AUDIO_R ; CLOCK_27 ; 7.484 ; 6.510 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[*] ; CLOCK_27 ; 8.934 ; 8.365 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[0] ; CLOCK_27 ; 11.923 ; 11.327 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[1] ; CLOCK_27 ; 10.924 ; 10.480 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[2] ; CLOCK_27 ; 11.284 ; 10.745 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[3] ; CLOCK_27 ; 9.898 ; 9.460 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[4] ; CLOCK_27 ; 8.934 ; 8.365 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[5] ; CLOCK_27 ; 9.466 ; 8.915 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[*] ; CLOCK_27 ; 9.116 ; 8.375 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[0] ; CLOCK_27 ; 10.205 ; 9.349 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[1] ; CLOCK_27 ; 10.737 ; 9.654 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[2] ; CLOCK_27 ; 9.818 ; 8.975 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[3] ; CLOCK_27 ; 10.653 ; 10.126 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[4] ; CLOCK_27 ; 9.116 ; 8.375 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[5] ; CLOCK_27 ; 9.814 ; 8.984 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[*] ; CLOCK_27 ; 8.849 ; 8.189 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[0] ; CLOCK_27 ; 12.709 ; 12.010 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 11.669 ; 11.183 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 13.092 ; 12.452 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 10.083 ; 9.560 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 8.849 ; 8.189 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 9.628 ; 8.794 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ + + ++----------------------------------------------------------+ +; Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 7.132 ; 7.132 ; 7.264 ; 7.193 ; ++------------+-------------+-------+-------+-------+-------+ + + ++----------------------------------------------------------+ +; Minimum Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 6.664 ; 6.664 ; 6.928 ; 6.792 ; ++------------+-------------+-------+-------+-------+-------+ + + +--------------------------------------------- +; Slow 1200mV 0C Model Metastability Report ; +--------------------------------------------- +No synchronizer chains to report. + + ++---------------------------------------------------------------------------+ +; Fast 1200mV 0C Model Setup Summary ; ++-------------------------------------------------+---------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+---------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -14.921 ; -4020.444 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -14.623 ; -1714.893 ; +; mz80k_top:mz80k_top|CLK_2M ; -2.558 ; -41.495 ; +; SPI_SCK ; -2.408 ; -184.558 ; +; mz80k_top:mz80k_top|CLK_31250 ; -2.296 ; -38.342 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -1.305 ; -20.020 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -0.305 ; -4.130 ; ++-------------------------------------------------+---------+---------------+ + + ++--------------------------------------------------------------------------+ +; Fast 1200mV 0C Model Hold Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -0.646 ; -4.158 ; +; mz80k_top:mz80k_top|CLK_31250 ; -0.187 ; -0.187 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -0.063 ; -0.175 ; +; SPI_SCK ; 0.147 ; 0.000 ; +; mz80k_top:mz80k_top|CLK_2M ; 0.187 ; 0.000 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; 0.275 ; 0.000 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 0.280 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++--------------------------------------------------------------------------+ +; Fast 1200mV 0C Model Recovery Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -0.886 ; -60.997 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 17.326 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++--------------------------------------------------------------------------+ +; Fast 1200mV 0C Model Removal Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; mz80k_top:mz80k_top|clk_count[2] ; -0.025 ; -1.350 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 2.184 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++--------------------------------------------------------------------------+ +; Fast 1200mV 0C Model Minimum Pulse Width Summary ; ++-------------------------------------------------+--------+---------------+ +; Clock ; Slack ; End Point TNS ; ++-------------------------------------------------+--------+---------------+ +; SPI_SCK ; -3.000 ; -181.072 ; +; mz80k_top:mz80k_top|clk_count[2] ; -1.000 ; -327.000 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -1.000 ; -20.000 ; +; mz80k_top:mz80k_top|CLK_2M ; -1.000 ; -17.000 ; +; mz80k_top:mz80k_top|CLK_31250 ; -1.000 ; -17.000 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -1.000 ; -16.000 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; 9.746 ; 0.000 ; +; CLOCK_27 ; 17.928 ; 0.000 ; ++-------------------------------------------------+--------+---------------+ + + ++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Fast 1200mV 0C Model Setup: 'mz80k_top:mz80k_top|clk_count[2]' ; ++---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------------------------+-------------------------------------------------+----------------------------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------------------------+-------------------------------------------------+----------------------------------+--------------+------------+------------+ +; -14.921 ; mz80k_top:mz80k_top|monrom:mon_rom|altsyncram:altsyncram_component|altsyncram_vli1:auto_generated|ram_block1a22 ; mz80k_top:mz80k_top|fz80:z80|reg_pch:reg_pch|q[5] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 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3.138 ; +; -2.192 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~10 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.041 ; 3.138 ; +; -2.192 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~9 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.041 ; 3.138 ; +; -2.192 ; mist_io:mist_io|byte_cnt[4] ; mist_io:mist_io|ps2_kbd_fifo~8 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.041 ; 3.138 ; +; -2.191 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~47 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.028 ; 3.150 ; +; -2.191 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~46 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.028 ; 3.150 ; +; -2.191 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~45 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.028 ; 3.150 ; +; -2.191 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~44 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.028 ; 3.150 ; +; -2.191 ; mist_io:mist_io|byte_cnt[1] ; mist_io:mist_io|ps2_kbd_fifo~43 ; SPI_SCK ; SPI_SCK ; 1.000 ; -0.028 ; 3.150 ; +; -2.191 ; mist_io:mist_io|byte_cnt[1] ; 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+; VGA_G[4] ; CLOCK_27 ; 14.420 ; 14.464 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[5] ; CLOCK_27 ; 12.619 ; 12.772 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[*] ; CLOCK_27 ; 18.935 ; 19.082 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[0] ; CLOCK_27 ; 18.715 ; 18.880 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 18.935 ; 19.082 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 18.782 ; 18.960 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 17.605 ; 17.703 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 18.494 ; 18.550 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 18.412 ; 18.705 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------------------+ +; Minimum Clock to Output Times ; ++-----------+-----------------------------------------+-------+-------+------------+-------------------------------------------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++-----------+-----------------------------------------+-------+-------+------------+-------------------------------------------------+ +; VGA_B[*] ; SPI_SCK ; 4.147 ; 4.308 ; Rise ; SPI_SCK ; +; VGA_B[0] ; SPI_SCK ; 4.575 ; 4.794 ; Rise ; SPI_SCK ; +; VGA_B[1] ; SPI_SCK ; 4.774 ; 4.828 ; Rise ; SPI_SCK ; +; VGA_B[2] ; SPI_SCK ; 4.147 ; 4.308 ; Rise ; SPI_SCK ; +; VGA_B[3] ; SPI_SCK ; 4.446 ; 4.476 ; Rise ; SPI_SCK ; +; VGA_B[4] ; SPI_SCK ; 4.514 ; 4.592 ; Rise ; SPI_SCK ; +; VGA_B[5] ; SPI_SCK ; 4.798 ; 4.901 ; Rise ; SPI_SCK ; +; VGA_G[*] ; SPI_SCK ; 4.406 ; 4.450 ; Rise ; SPI_SCK ; +; VGA_G[0] ; SPI_SCK ; 4.487 ; 4.510 ; Rise ; SPI_SCK ; +; VGA_G[1] ; SPI_SCK ; 4.466 ; 4.508 ; Rise ; SPI_SCK ; +; VGA_G[2] ; SPI_SCK ; 4.406 ; 4.450 ; Rise ; SPI_SCK ; +; VGA_G[3] ; SPI_SCK ; 4.705 ; 4.737 ; Rise ; SPI_SCK ; +; VGA_G[4] ; SPI_SCK ; 4.471 ; 4.512 ; Rise ; SPI_SCK ; +; VGA_G[5] ; SPI_SCK ; 4.782 ; 4.871 ; Rise ; SPI_SCK ; +; VGA_R[*] ; SPI_SCK ; 4.618 ; 4.721 ; Rise ; SPI_SCK ; +; VGA_R[0] ; SPI_SCK ; 4.663 ; 4.919 ; Rise ; SPI_SCK ; +; VGA_R[1] ; SPI_SCK ; 4.985 ; 5.166 ; Rise ; SPI_SCK ; +; VGA_R[2] ; SPI_SCK ; 4.798 ; 5.051 ; Rise ; SPI_SCK ; +; VGA_R[3] ; SPI_SCK ; 4.618 ; 4.721 ; Rise ; SPI_SCK ; +; VGA_R[4] ; SPI_SCK ; 4.716 ; 4.790 ; Rise ; SPI_SCK ; +; VGA_R[5] ; SPI_SCK ; 5.051 ; 5.152 ; Rise ; SPI_SCK ; +; SPI_DO ; SPI_SCK ; 6.013 ; 5.901 ; Fall ; SPI_SCK ; +; VGA_B[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.986 ; 6.064 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 7.100 ; 7.174 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.549 ; 6.603 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.834 ; 6.907 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.986 ; 6.064 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.147 ; 6.420 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.432 ; 6.730 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.352 ; 5.463 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.538 ; 5.621 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.689 ; 5.832 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.352 ; 5.463 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.686 ; 5.731 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.592 ; 5.786 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.896 ; 6.129 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_HS ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.304 ; 5.140 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.971 ; 6.090 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 7.535 ; 7.677 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.837 ; 7.018 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 7.731 ; 7.866 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.971 ; 6.090 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.081 ; 6.350 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.409 ; 6.704 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; AUDIO_L ; CLOCK_27 ; 3.829 ; 3.677 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; AUDIO_R ; CLOCK_27 ; 3.755 ; 3.613 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[*] ; CLOCK_27 ; 3.932 ; 4.073 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[0] ; CLOCK_27 ; 5.365 ; 5.439 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[1] ; CLOCK_27 ; 5.013 ; 5.060 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[2] ; CLOCK_27 ; 5.099 ; 5.172 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[3] ; CLOCK_27 ; 4.565 ; 4.643 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[4] ; CLOCK_27 ; 3.932 ; 4.073 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[5] ; CLOCK_27 ; 4.217 ; 4.383 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[*] ; CLOCK_27 ; 3.951 ; 4.097 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[0] ; CLOCK_27 ; 4.531 ; 4.719 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[1] ; CLOCK_27 ; 4.692 ; 4.929 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[2] ; CLOCK_27 ; 4.350 ; 4.563 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[3] ; CLOCK_27 ; 4.905 ; 4.950 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[4] ; CLOCK_27 ; 3.951 ; 4.097 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[5] ; CLOCK_27 ; 4.258 ; 4.445 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[*] ; CLOCK_27 ; 3.866 ; 4.003 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[0] ; CLOCK_27 ; 5.750 ; 5.892 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 5.268 ; 5.449 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 5.946 ; 6.081 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 4.550 ; 4.669 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 3.866 ; 4.003 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 4.194 ; 4.357 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+-------+-------+------------+-------------------------------------------------+ + + ++----------------------------------------------------------+ +; Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 4.591 ; 4.564 ; 5.417 ; 5.417 ; ++------------+-------------+-------+-------+-------+-------+ + + ++----------------------------------------------------------+ +; Minimum Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 3.604 ; 3.604 ; 4.538 ; 4.421 ; ++------------+-------------+-------+-------+-------+-------+ + + +--------------------------------------------- +; Fast 1200mV 0C Model Metastability Report ; +--------------------------------------------- +No synchronizer chains to report. + + ++-------------------------------------------------------------------------------------------------------------------+ +; Multicorner Timing Analysis Summary ; ++--------------------------------------------------+------------+--------+----------+---------+---------------------+ +; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; ++--------------------------------------------------+------------+--------+----------+---------+---------------------+ +; Worst-case Slack ; -34.936 ; -0.877 ; -2.223 ; -0.025 ; -3.201 ; +; CLOCK_27 ; N/A ; N/A ; N/A ; N/A ; 17.928 ; +; SPI_SCK ; -7.006 ; 0.147 ; N/A ; N/A ; -3.201 ; +; mz80k_top:mz80k_top|CLK_2M ; -7.401 ; 0.187 ; N/A ; N/A ; -1.487 ; +; mz80k_top:mz80k_top|CLK_31250 ; -6.618 ; -0.187 ; N/A ; N/A ; -1.487 ; +; mz80k_top:mz80k_top|clk_count[2] ; -34.936 ; -0.877 ; -2.223 ; -0.025 ; -1.487 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -4.583 ; 0.275 ; N/A ; N/A ; -1.487 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -2.023 ; 0.280 ; N/A ; N/A ; -1.487 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -32.140 ; -0.535 ; 14.024 ; 2.184 ; 9.638 ; +; Design-wide TNS ; -14006.712 ; -4.52 ; -153.204 ; -1.35 ; -807.689 ; +; CLOCK_27 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; +; SPI_SCK ; -594.451 ; 0.000 ; N/A ; N/A ; -217.003 ; +; mz80k_top:mz80k_top|CLK_2M ; -121.075 ; 0.000 ; N/A ; N/A ; -25.279 ; +; mz80k_top:mz80k_top|CLK_31250 ; -110.932 ; -0.187 ; N/A ; N/A ; -25.279 ; +; mz80k_top:mz80k_top|clk_count[2] ; -9377.424 ; -4.158 ; -153.204 ; -1.350 ; -486.596 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; -71.203 ; 0.000 ; N/A ; N/A ; -23.792 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; -36.640 ; 0.000 ; N/A ; N/A ; -29.740 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; -3694.987 ; -1.806 ; 0.000 ; 0.000 ; 0.000 ; ++--------------------------------------------------+------------+--------+----------+---------+---------------------+ + + ++------------------------------------------------------------------------+ +; Setup Times ; ++------------+------------+-------+-------+------------+-----------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++------------+------------+-------+-------+------------+-----------------+ +; CONF_DATA0 ; SPI_SCK ; 8.631 ; 9.443 ; Rise ; SPI_SCK ; +; SPI_DI ; SPI_SCK ; 0.881 ; 1.201 ; Rise ; SPI_SCK ; +; SPI_SS3 ; SPI_SCK ; 1.457 ; 1.755 ; Rise ; SPI_SCK ; +; CONF_DATA0 ; SPI_SCK ; 3.224 ; 3.568 ; Fall ; SPI_SCK ; ++------------+------------+-------+-------+------------+-----------------+ + + ++--------------------------------------------------------------------------+ +; Hold Times ; ++------------+------------+--------+--------+------------+-----------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++------------+------------+--------+--------+------------+-----------------+ +; CONF_DATA0 ; SPI_SCK ; -1.584 ; -2.457 ; Rise ; SPI_SCK ; +; SPI_DI ; SPI_SCK ; 1.107 ; 0.877 ; Rise ; SPI_SCK ; +; SPI_SS3 ; SPI_SCK ; 0.303 ; 0.109 ; Rise ; SPI_SCK ; +; CONF_DATA0 ; SPI_SCK ; -0.750 ; -1.606 ; Fall ; SPI_SCK ; ++------------+------------+--------+--------+------------+-----------------+ + + ++--------------------------------------------------------------------------------------------------------------------------------------+ +; Clock to Output Times ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ +; VGA_B[*] ; SPI_SCK ; 34.268 ; 33.540 ; Rise ; SPI_SCK ; +; VGA_B[0] ; SPI_SCK ; 31.329 ; 30.803 ; Rise ; SPI_SCK ; +; VGA_B[1] ; SPI_SCK ; 30.929 ; 30.507 ; Rise ; SPI_SCK ; +; VGA_B[2] ; SPI_SCK ; 34.268 ; 33.540 ; Rise ; SPI_SCK ; +; VGA_B[3] ; SPI_SCK ; 30.937 ; 30.664 ; Rise ; SPI_SCK ; +; VGA_B[4] ; SPI_SCK ; 30.202 ; 29.837 ; Rise ; SPI_SCK ; +; VGA_B[5] ; SPI_SCK ; 29.989 ; 29.601 ; Rise ; SPI_SCK ; +; VGA_G[*] ; SPI_SCK ; 27.056 ; 26.681 ; Rise ; SPI_SCK ; +; VGA_G[0] ; SPI_SCK ; 27.056 ; 26.681 ; Rise ; SPI_SCK ; +; VGA_G[1] ; SPI_SCK ; 26.248 ; 25.894 ; Rise ; SPI_SCK ; +; VGA_G[2] ; SPI_SCK ; 25.481 ; 25.029 ; Rise ; SPI_SCK ; +; VGA_G[3] ; SPI_SCK ; 25.697 ; 25.334 ; Rise ; SPI_SCK ; +; VGA_G[4] ; SPI_SCK ; 23.797 ; 23.679 ; Rise ; SPI_SCK ; +; VGA_G[5] ; SPI_SCK ; 19.694 ; 19.279 ; Rise ; SPI_SCK ; +; VGA_R[*] ; SPI_SCK ; 33.635 ; 33.318 ; Rise ; SPI_SCK ; +; VGA_R[0] ; SPI_SCK ; 33.327 ; 32.816 ; Rise ; SPI_SCK ; +; VGA_R[1] ; SPI_SCK ; 33.497 ; 33.318 ; Rise ; SPI_SCK ; +; VGA_R[2] ; SPI_SCK ; 33.635 ; 33.137 ; Rise ; SPI_SCK ; +; VGA_R[3] ; SPI_SCK ; 30.759 ; 30.424 ; Rise ; SPI_SCK ; +; VGA_R[4] ; SPI_SCK ; 32.993 ; 32.539 ; Rise ; SPI_SCK ; +; VGA_R[5] ; SPI_SCK ; 33.062 ; 32.429 ; Rise ; SPI_SCK ; +; SPI_DO ; SPI_SCK ; 10.938 ; 10.412 ; Fall ; SPI_SCK ; +; VGA_B[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 39.212 ; 38.484 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 36.273 ; 35.747 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 35.873 ; 35.451 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 39.212 ; 38.484 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 35.881 ; 35.608 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 35.146 ; 34.781 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 34.933 ; 34.545 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 31.897 ; 31.522 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 31.897 ; 31.522 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 31.089 ; 30.735 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 30.322 ; 29.870 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 30.538 ; 30.175 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 28.638 ; 28.520 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 24.535 ; 24.120 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_HS ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 13.098 ; 12.449 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.808 ; 37.491 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.500 ; 36.989 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.670 ; 37.491 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.808 ; 37.310 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 34.878 ; 34.560 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 36.964 ; 36.712 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 37.235 ; 36.400 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; AUDIO_L ; CLOCK_27 ; 8.127 ; 7.343 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; AUDIO_R ; CLOCK_27 ; 8.043 ; 7.233 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[*] ; CLOCK_27 ; 44.306 ; 43.578 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[0] ; CLOCK_27 ; 41.367 ; 40.841 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[1] ; CLOCK_27 ; 40.967 ; 40.545 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[2] ; CLOCK_27 ; 44.306 ; 43.578 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[3] ; CLOCK_27 ; 40.975 ; 40.702 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[4] ; CLOCK_27 ; 40.240 ; 39.875 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[5] ; CLOCK_27 ; 40.027 ; 39.639 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[*] ; CLOCK_27 ; 37.094 ; 36.719 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[0] ; CLOCK_27 ; 37.094 ; 36.719 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[1] ; CLOCK_27 ; 36.286 ; 35.932 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[2] ; CLOCK_27 ; 35.519 ; 35.067 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[3] ; CLOCK_27 ; 35.735 ; 35.372 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[4] ; CLOCK_27 ; 33.835 ; 33.717 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[5] ; CLOCK_27 ; 29.732 ; 29.317 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[*] ; CLOCK_27 ; 43.673 ; 43.356 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[0] ; CLOCK_27 ; 43.365 ; 42.854 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 43.535 ; 43.356 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 43.673 ; 43.175 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 40.797 ; 40.462 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 43.031 ; 42.577 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 43.100 ; 42.467 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+--------+--------+------------+-------------------------------------------------+ + + ++------------------------------------------------------------------------------------------------------------------------------------+ +; Minimum Clock to Output Times ; ++-----------+-----------------------------------------+-------+-------+------------+-------------------------------------------------+ +; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; ++-----------+-----------------------------------------+-------+-------+------------+-------------------------------------------------+ +; VGA_B[*] ; SPI_SCK ; 4.147 ; 4.308 ; Rise ; SPI_SCK ; +; VGA_B[0] ; SPI_SCK ; 4.575 ; 4.794 ; Rise ; SPI_SCK ; +; VGA_B[1] ; SPI_SCK ; 4.774 ; 4.828 ; Rise ; SPI_SCK ; +; VGA_B[2] ; SPI_SCK ; 4.147 ; 4.308 ; Rise ; SPI_SCK ; +; VGA_B[3] ; SPI_SCK ; 4.446 ; 4.476 ; Rise ; SPI_SCK ; +; VGA_B[4] ; SPI_SCK ; 4.514 ; 4.592 ; Rise ; SPI_SCK ; +; VGA_B[5] ; SPI_SCK ; 4.798 ; 4.901 ; Rise ; SPI_SCK ; +; VGA_G[*] ; SPI_SCK ; 4.406 ; 4.450 ; Rise ; SPI_SCK ; +; VGA_G[0] ; SPI_SCK ; 4.487 ; 4.510 ; Rise ; SPI_SCK ; +; VGA_G[1] ; SPI_SCK ; 4.466 ; 4.508 ; Rise ; SPI_SCK ; +; VGA_G[2] ; SPI_SCK ; 4.406 ; 4.450 ; Rise ; SPI_SCK ; +; VGA_G[3] ; SPI_SCK ; 4.705 ; 4.737 ; Rise ; SPI_SCK ; +; VGA_G[4] ; SPI_SCK ; 4.471 ; 4.512 ; Rise ; SPI_SCK ; +; VGA_G[5] ; SPI_SCK ; 4.782 ; 4.871 ; Rise ; SPI_SCK ; +; VGA_R[*] ; SPI_SCK ; 4.618 ; 4.721 ; Rise ; SPI_SCK ; +; VGA_R[0] ; SPI_SCK ; 4.663 ; 4.919 ; Rise ; SPI_SCK ; +; VGA_R[1] ; SPI_SCK ; 4.985 ; 5.166 ; Rise ; SPI_SCK ; +; VGA_R[2] ; SPI_SCK ; 4.798 ; 5.051 ; Rise ; SPI_SCK ; +; VGA_R[3] ; SPI_SCK ; 4.618 ; 4.721 ; Rise ; SPI_SCK ; +; VGA_R[4] ; SPI_SCK ; 4.716 ; 4.790 ; Rise ; SPI_SCK ; +; VGA_R[5] ; SPI_SCK ; 5.051 ; 5.152 ; Rise ; SPI_SCK ; +; SPI_DO ; SPI_SCK ; 6.013 ; 5.901 ; Fall ; SPI_SCK ; +; VGA_B[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.986 ; 6.064 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 7.100 ; 7.174 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.549 ; 6.603 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.834 ; 6.907 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.986 ; 6.064 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.147 ; 6.420 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_B[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.432 ; 6.730 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.352 ; 5.463 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.538 ; 5.621 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.689 ; 5.832 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.352 ; 5.463 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.686 ; 5.731 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.592 ; 5.786 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_G[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.896 ; 6.129 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_HS ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.304 ; 5.140 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[*] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.971 ; 6.090 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 7.535 ; 7.677 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[1] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.837 ; 7.018 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[2] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 7.731 ; 7.866 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[3] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 5.971 ; 6.090 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[4] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.081 ; 6.350 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; VGA_R[5] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 6.409 ; 6.704 ; Rise ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; +; AUDIO_L ; CLOCK_27 ; 3.829 ; 3.677 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; AUDIO_R ; CLOCK_27 ; 3.755 ; 3.613 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[*] ; CLOCK_27 ; 3.932 ; 4.073 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[0] ; CLOCK_27 ; 5.365 ; 5.439 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[1] ; CLOCK_27 ; 5.013 ; 5.060 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[2] ; CLOCK_27 ; 5.099 ; 5.172 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[3] ; CLOCK_27 ; 4.565 ; 4.643 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[4] ; CLOCK_27 ; 3.932 ; 4.073 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_B[5] ; CLOCK_27 ; 4.217 ; 4.383 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[*] ; CLOCK_27 ; 3.951 ; 4.097 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[0] ; CLOCK_27 ; 4.531 ; 4.719 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[1] ; CLOCK_27 ; 4.692 ; 4.929 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[2] ; CLOCK_27 ; 4.350 ; 4.563 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[3] ; CLOCK_27 ; 4.905 ; 4.950 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[4] ; CLOCK_27 ; 3.951 ; 4.097 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_G[5] ; CLOCK_27 ; 4.258 ; 4.445 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[*] ; CLOCK_27 ; 3.866 ; 4.003 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[0] ; CLOCK_27 ; 5.750 ; 5.892 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[1] ; CLOCK_27 ; 5.268 ; 5.449 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[2] ; CLOCK_27 ; 5.946 ; 6.081 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[3] ; CLOCK_27 ; 4.550 ; 4.669 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[4] ; CLOCK_27 ; 3.866 ; 4.003 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; +; VGA_R[5] ; CLOCK_27 ; 4.194 ; 4.357 ; Rise ; pll|altpll_component|auto_generated|pll1|clk[0] ; ++-----------+-----------------------------------------+-------+-------+------------+-------------------------------------------------+ + + ++----------------------------------------------------------+ +; Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 7.966 ; 7.966 ; 8.270 ; 8.030 ; ++------------+-------------+-------+-------+-------+-------+ + + ++----------------------------------------------------------+ +; Minimum Propagation Delay ; ++------------+-------------+-------+-------+-------+-------+ +; Input Port ; Output Port ; RR ; RF ; FR ; FF ; ++------------+-------------+-------+-------+-------+-------+ +; CONF_DATA0 ; SPI_DO ; 3.604 ; 3.604 ; 4.538 ; 4.421 ; ++------------+-------------+-------+-------+-------+-------+ + + ++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Board Trace Model Assignments ; ++----------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; ++----------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +; VGA_R[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_R[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_R[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_R[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_R[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_R[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_G[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_G[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_G[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_G[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_G[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_G[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_B[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_B[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_B[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_B[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_B[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_B[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_HS ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; VGA_VS ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; LED ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; AUDIO_L ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; AUDIO_R ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +; SPI_DO ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ++----------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ + + ++------------------------------------------------------------------+ +; Input Transition Times ; ++---------------+--------------+-----------------+-----------------+ +; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; ++---------------+--------------+-----------------+-----------------+ +; SPI_SS2 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; SPI_SS4 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; SPI_SCK ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; CONF_DATA0 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; SPI_SS3 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; SPI_DI ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; CLOCK_27 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ++---------------+--------------+-----------------+-----------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Slow Corner Signal Integrity Metrics ; ++----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; ++----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +; VGA_R[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_R[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_R[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_R[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_R[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_R[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_G[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; 3.08 V ; 5.01e-07 V ; 3.11 V ; -0.0488 V ; 0.191 V ; 0.217 V ; 1.08e-09 s ; 8.59e-10 s ; No ; No ; +; VGA_G[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_G[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_G[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_G[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_G[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_B[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_B[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_B[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_B[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_B[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_B[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; 3.08 V ; 7.47e-07 V ; 3.11 V ; -0.0527 V ; 0.256 V ; 0.175 V ; 7.07e-10 s ; 6.42e-10 s ; Yes ; No ; +; VGA_HS ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; +; VGA_VS ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; +; LED ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.08 V ; -0.00545 V ; 0.234 V ; 0.291 V ; 5.77e-09 s ; 4.44e-09 s ; Yes ; Yes ; 3.08 V ; 5.01e-07 V ; 3.08 V ; -0.00545 V ; 0.234 V ; 0.291 V ; 5.77e-09 s ; 4.44e-09 s ; Yes ; Yes ; +; AUDIO_L ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; 3.08 V ; 7.47e-07 V ; 3.08 V ; -0.00526 V ; 0.185 V ; 0.249 V ; 5.8e-09 s ; 4.45e-09 s ; Yes ; Yes ; +; AUDIO_R ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.08 V ; -0.00545 V ; 0.234 V ; 0.291 V ; 5.77e-09 s ; 4.44e-09 s ; Yes ; Yes ; 3.08 V ; 5.01e-07 V ; 3.08 V ; -0.00545 V ; 0.234 V ; 0.291 V ; 5.77e-09 s ; 4.44e-09 s ; Yes ; Yes ; +; SPI_DO ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.01e-07 V ; 3.08 V ; -0.00545 V ; 0.234 V ; 0.291 V ; 5.77e-09 s ; 4.44e-09 s ; Yes ; Yes ; 3.08 V ; 5.01e-07 V ; 3.08 V ; -0.00545 V ; 0.234 V ; 0.291 V ; 5.77e-09 s ; 4.44e-09 s ; Yes ; Yes ; ++----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Fast Corner Signal Integrity Metrics ; ++----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; ++----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +; VGA_R[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_R[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_R[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_R[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_R[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_R[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_G[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.57 V ; -0.0876 V ; 0.318 V ; 0.176 V ; 6.78e-10 s ; 6.15e-10 s ; No ; No ; +; VGA_G[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_G[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_G[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_G[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_G[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_B[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_B[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_B[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_B[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_B[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_B[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.58 V ; -0.143 V ; 0.305 V ; 0.24 V ; 4.6e-10 s ; 4.2e-10 s ; No ; No ; +; VGA_HS ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; +; VGA_VS ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; +; LED ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.48 V ; -0.0164 V ; 0.353 V ; 0.315 V ; 3.88e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.48 V ; -0.0164 V ; 0.353 V ; 0.315 V ; 3.88e-09 s ; 3.06e-09 s ; No ; No ; +; AUDIO_L ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.83e-07 V ; 3.48 V ; -0.0176 V ; 0.357 V ; 0.323 V ; 3.9e-09 s ; 3.06e-09 s ; No ; No ; +; AUDIO_R ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.48 V ; -0.0164 V ; 0.353 V ; 0.315 V ; 3.88e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.48 V ; -0.0164 V ; 0.353 V ; 0.315 V ; 3.88e-09 s ; 3.06e-09 s ; No ; No ; +; SPI_DO ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.24e-07 V ; 3.48 V ; -0.0164 V ; 0.353 V ; 0.315 V ; 3.88e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.24e-07 V ; 3.48 V ; -0.0164 V ; 0.353 V ; 0.315 V ; 3.88e-09 s ; 3.06e-09 s ; No ; No ; ++----------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ + + ++---------------------------------------------------------------------------------------------------------------------------------------------------+ +; Setup Transfers ; ++-------------------------------------------------+-------------------------------------------------+--------------+----------+----------+----------+ +; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ++-------------------------------------------------+-------------------------------------------------+--------------+----------+----------+----------+ +; mz80k_top:mz80k_top|CLK_2M ; mz80k_top:mz80k_top|CLK_2M ; 665 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|CLK_2M ; 274 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_31250 ; mz80k_top:mz80k_top|CLK_31250 ; 664 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|CLK_31250 ; 274 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; mz80k_top:mz80k_top|CLK_31250 ; 1 ; 1 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_2M ; mz80k_top:mz80k_top|clk_count[2] ; 16 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_31250 ; mz80k_top:mz80k_top|clk_count[2] ; 16 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; > 2147483647 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; mz80k_top:mz80k_top|clk_count[2] ; 16 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; mz80k_top:mz80k_top|clk_count[2] ; 446007188 ; 0 ; 0 ; 0 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; mz80k_top:mz80k_top|clk_count[2] ; > 2147483647 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; 272 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; 648 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 310 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_2M ; pll|altpll_component|auto_generated|pll1|clk[0] ; 13 ; 1 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_31250 ; pll|altpll_component|auto_generated|pll1|clk[0] ; 1 ; 1 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 42133724 ; 23 ; 0 ; 0 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 925161 ; 1 ; 450 ; 0 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 7604006 ; 86 ; 0 ; 4054 ; +; SPI_SCK ; pll|altpll_component|auto_generated|pll1|clk[0] ; 157 ; 0 ; 0 ; 0 ; +; SPI_SCK ; SPI_SCK ; 2673 ; 0 ; 178 ; 0 ; ++-------------------------------------------------+-------------------------------------------------+--------------+----------+----------+----------+ +Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. + + ++---------------------------------------------------------------------------------------------------------------------------------------------------+ +; Hold Transfers ; ++-------------------------------------------------+-------------------------------------------------+--------------+----------+----------+----------+ +; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ++-------------------------------------------------+-------------------------------------------------+--------------+----------+----------+----------+ +; mz80k_top:mz80k_top|CLK_2M ; mz80k_top:mz80k_top|CLK_2M ; 665 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|CLK_2M ; 274 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_31250 ; mz80k_top:mz80k_top|CLK_31250 ; 664 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|CLK_31250 ; 274 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; mz80k_top:mz80k_top|CLK_31250 ; 1 ; 1 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_2M ; mz80k_top:mz80k_top|clk_count[2] ; 16 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_31250 ; mz80k_top:mz80k_top|clk_count[2] ; 16 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|clk_count[2] ; > 2147483647 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; mz80k_top:mz80k_top|clk_count[2] ; 16 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; mz80k_top:mz80k_top|clk_count[2] ; 446007188 ; 0 ; 0 ; 0 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; mz80k_top:mz80k_top|clk_count[2] ; > 2147483647 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; 272 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; mz80k_top:mz80k_top|i8253:i8253_1|signal1 ; 648 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; mz80k_top:mz80k_top|vga:vga1|counter[0] ; 310 ; 0 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_2M ; pll|altpll_component|auto_generated|pll1|clk[0] ; 13 ; 1 ; 0 ; 0 ; +; mz80k_top:mz80k_top|CLK_31250 ; pll|altpll_component|auto_generated|pll1|clk[0] ; 1 ; 1 ; 0 ; 0 ; +; mz80k_top:mz80k_top|clk_count[2] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 42133724 ; 23 ; 0 ; 0 ; +; mz80k_top:mz80k_top|vga:vga1|counter[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 925161 ; 1 ; 450 ; 0 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 7604006 ; 86 ; 0 ; 4054 ; +; SPI_SCK ; pll|altpll_component|auto_generated|pll1|clk[0] ; 157 ; 0 ; 0 ; 0 ; +; SPI_SCK ; SPI_SCK ; 2673 ; 0 ; 178 ; 0 ; ++-------------------------------------------------+-------------------------------------------------+--------------+----------+----------+----------+ +Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. + + ++-----------------------------------------------------------------------------------------------------------------------------------------------+ +; Recovery Transfers ; ++-------------------------------------------------+-------------------------------------------------+----------+----------+----------+----------+ +; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ++-------------------------------------------------+-------------------------------------------------+----------+----------+----------+----------+ +; pll|altpll_component|auto_generated|pll1|clk[0] ; mz80k_top:mz80k_top|clk_count[2] ; 552 ; 0 ; 0 ; 0 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 512 ; 0 ; 0 ; 0 ; ++-------------------------------------------------+-------------------------------------------------+----------+----------+----------+----------+ +Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. + + ++-----------------------------------------------------------------------------------------------------------------------------------------------+ +; Removal Transfers ; ++-------------------------------------------------+-------------------------------------------------+----------+----------+----------+----------+ +; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ++-------------------------------------------------+-------------------------------------------------+----------+----------+----------+----------+ +; pll|altpll_component|auto_generated|pll1|clk[0] ; mz80k_top:mz80k_top|clk_count[2] ; 552 ; 0 ; 0 ; 0 ; +; pll|altpll_component|auto_generated|pll1|clk[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; 512 ; 0 ; 0 ; 0 ; ++-------------------------------------------------+-------------------------------------------------+----------+----------+----------+----------+ +Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. + + +--------------- +; Report TCCS ; +--------------- +No dedicated SERDES Transmitter circuitry present in device or used in design + + +--------------- +; Report RSKM ; +--------------- +No non-DPA dedicated SERDES Receiver circuitry present in device or used in design + + ++------------------------------------------------+ +; Unconstrained Paths ; ++---------------------------------+-------+------+ +; Property ; Setup ; Hold ; ++---------------------------------+-------+------+ +; Illegal Clocks ; 0 ; 0 ; +; Unconstrained Clocks ; 0 ; 0 ; +; Unconstrained Input Ports ; 3 ; 3 ; +; Unconstrained Input Port Paths ; 153 ; 153 ; +; Unconstrained Output Ports ; 22 ; 22 ; +; Unconstrained Output Port Paths ; 1746 ; 1746 ; ++---------------------------------+-------+------+ + + ++------------------------------------+ +; TimeQuest Timing Analyzer Messages ; ++------------------------------------+ +Info: ******************************************************************* +Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer + Info: Version 13.1.0 Build 162 10/23/2013 SJ Web Edition + Info: Processing started: Sun Jun 24 13:31:15 2018 +Info: Command: quartus_sta mz80k_mist -c mz80k_mist +Info: qsta_default_script.tcl version: #1 +Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead. +Info (21077): Low junction temperature is 0 degrees C +Info (21077): High junction temperature is 85 degrees C +Critical Warning (332012): Synopsys Design Constraints File file not found: 'mz80k_mist.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. +Info (332142): No user constrained generated clocks found in the design. Calling "derive_pll_clocks -create_base_clocks" +Info (332110): Deriving PLL clocks + Info (332110): create_clock -period 37.037 -waveform {0.000 18.518} -name CLOCK_27 CLOCK_27 + Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 27 -multiply_by 50 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[0]} {pll|altpll_component|auto_generated|pll1|clk[0]} +Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0" +Info (332105): Deriving Clocks + Info (332105): create_clock -period 1.000 -name mz80k_top:mz80k_top|vga:vga1|counter[0] mz80k_top:mz80k_top|vga:vga1|counter[0] + Info (332105): create_clock -period 1.000 -name SPI_SCK SPI_SCK + Info (332105): create_clock -period 1.000 -name mz80k_top:mz80k_top|clk_count[2] mz80k_top:mz80k_top|clk_count[2] + Info (332105): create_clock -period 1.000 -name mz80k_top:mz80k_top|i8253:i8253_1|signal1 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332105): create_clock -period 1.000 -name mz80k_top:mz80k_top|CLK_31250 mz80k_top:mz80k_top|CLK_31250 + Info (332105): create_clock -period 1.000 -name mz80k_top:mz80k_top|CLK_2M mz80k_top:mz80k_top|CLK_2M +Warning (332125): Found combinational loop of 816 nodes + Warning (332126): Node "mz80k_top|vram_select|combout" + Warning (332126): Node "mz80k_top|cpu_data_in~15|datab" + Warning (332126): Node "mz80k_top|cpu_data_in~15|combout" + Warning (332126): Node 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Estimating the delays through the loop. +Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty" +Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. +Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON +Info: Analyzing Slow 1200mV 85C Model +Critical Warning (332148): Timing requirements not met + Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the TimeQuest Timing Analyzer. +Info (332146): Worst-case setup slack is -34.936 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -34.936 -9377.424 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -32.140 -3694.987 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): -7.401 -121.075 mz80k_top:mz80k_top|CLK_2M + Info (332119): -7.006 -594.451 SPI_SCK + Info (332119): -6.618 -110.932 mz80k_top:mz80k_top|CLK_31250 + Info (332119): -4.583 -71.203 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): -2.023 -36.640 mz80k_top:mz80k_top|vga:vga1|counter[0] +Info (332146): Worst-case hold slack is -0.877 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -0.877 -2.243 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -0.412 -1.310 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): -0.029 -0.029 mz80k_top:mz80k_top|CLK_31250 + Info (332119): 0.449 0.000 SPI_SCK + Info (332119): 0.453 0.000 mz80k_top:mz80k_top|CLK_2M + Info (332119): 0.675 0.000 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): 0.735 0.000 mz80k_top:mz80k_top|vga:vga1|counter[0] +Info (332146): Worst-case recovery slack is -2.223 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -2.223 -153.204 mz80k_top:mz80k_top|clk_count[2] + Info (332119): 14.024 0.000 pll|altpll_component|auto_generated|pll1|clk[0] +Info (332146): Worst-case removal slack is 0.336 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): 0.336 0.000 mz80k_top:mz80k_top|clk_count[2] + Info (332119): 4.796 0.000 pll|altpll_component|auto_generated|pll1|clk[0] +Info (332146): Worst-case minimum pulse width slack is -3.201 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -3.201 -217.003 SPI_SCK + Info (332119): -1.487 -486.249 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -1.487 -29.740 mz80k_top:mz80k_top|vga:vga1|counter[0] + Info (332119): -1.487 -25.279 mz80k_top:mz80k_top|CLK_2M + Info (332119): -1.487 -25.279 mz80k_top:mz80k_top|CLK_31250 + Info (332119): -1.487 -23.792 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): 9.666 0.000 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): 18.366 0.000 CLOCK_27 +Info: Analyzing Slow 1200mV 0C Model +Info (334003): Started post-fitting delay annotation +Info (334004): Delay annotation completed successfully +Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. +Critical Warning (332148): Timing requirements not met + Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the TimeQuest Timing Analyzer. +Info (332146): Worst-case setup slack is -33.231 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -33.231 -8921.813 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -30.351 -3422.841 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): -6.888 -112.587 mz80k_top:mz80k_top|CLK_2M + Info (332119): -6.568 -550.906 SPI_SCK + Info (332119): -6.055 -101.552 mz80k_top:mz80k_top|CLK_31250 + Info (332119): -4.189 -65.009 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): -1.811 -32.260 mz80k_top:mz80k_top|vga:vga1|counter[0] +Info (332146): Worst-case hold slack is -0.741 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -0.741 -2.003 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -0.535 -1.806 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): 0.024 0.000 mz80k_top:mz80k_top|CLK_31250 + Info (332119): 0.402 0.000 SPI_SCK + Info (332119): 0.403 0.000 mz80k_top:mz80k_top|CLK_2M + Info (332119): 0.615 0.000 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): 0.658 0.000 mz80k_top:mz80k_top|vga:vga1|counter[0] +Info (332146): Worst-case recovery slack is -2.150 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -2.150 -148.220 mz80k_top:mz80k_top|clk_count[2] + Info (332119): 14.497 0.000 pll|altpll_component|auto_generated|pll1|clk[0] +Info (332146): Worst-case removal slack is 0.319 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): 0.319 0.000 mz80k_top:mz80k_top|clk_count[2] + Info (332119): 4.316 0.000 pll|altpll_component|auto_generated|pll1|clk[0] +Info (332146): Worst-case minimum pulse width slack is -3.201 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -3.201 -217.003 SPI_SCK + Info (332119): -1.487 -486.596 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -1.487 -29.740 mz80k_top:mz80k_top|vga:vga1|counter[0] + Info (332119): -1.487 -25.279 mz80k_top:mz80k_top|CLK_2M + Info (332119): -1.487 -25.279 mz80k_top:mz80k_top|CLK_31250 + Info (332119): -1.487 -23.792 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): 9.638 0.000 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): 18.351 0.000 CLOCK_27 +Info: Analyzing Fast 1200mV 0C Model +Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. +Critical Warning (332148): Timing requirements not met + Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the TimeQuest Timing Analyzer. +Info (332146): Worst-case setup slack is -14.921 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -14.921 -4020.444 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -14.623 -1714.893 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): -2.558 -41.495 mz80k_top:mz80k_top|CLK_2M + Info (332119): -2.408 -184.558 SPI_SCK + Info (332119): -2.296 -38.342 mz80k_top:mz80k_top|CLK_31250 + Info (332119): -1.305 -20.020 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): -0.305 -4.130 mz80k_top:mz80k_top|vga:vga1|counter[0] +Info (332146): Worst-case hold slack is -0.646 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -0.646 -4.158 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -0.187 -0.187 mz80k_top:mz80k_top|CLK_31250 + Info (332119): -0.063 -0.175 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): 0.147 0.000 SPI_SCK + Info (332119): 0.187 0.000 mz80k_top:mz80k_top|CLK_2M + Info (332119): 0.275 0.000 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): 0.280 0.000 mz80k_top:mz80k_top|vga:vga1|counter[0] +Info (332146): Worst-case recovery slack is -0.886 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -0.886 -60.997 mz80k_top:mz80k_top|clk_count[2] + Info (332119): 17.326 0.000 pll|altpll_component|auto_generated|pll1|clk[0] +Info (332146): Worst-case removal slack is -0.025 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -0.025 -1.350 mz80k_top:mz80k_top|clk_count[2] + Info (332119): 2.184 0.000 pll|altpll_component|auto_generated|pll1|clk[0] +Info (332146): Worst-case minimum pulse width slack is -3.000 + Info (332119): Slack End Point TNS Clock + Info (332119): ========= =================== ===================== + Info (332119): -3.000 -181.072 SPI_SCK + Info (332119): -1.000 -327.000 mz80k_top:mz80k_top|clk_count[2] + Info (332119): -1.000 -20.000 mz80k_top:mz80k_top|vga:vga1|counter[0] + Info (332119): -1.000 -17.000 mz80k_top:mz80k_top|CLK_2M + Info (332119): -1.000 -17.000 mz80k_top:mz80k_top|CLK_31250 + Info (332119): -1.000 -16.000 mz80k_top:mz80k_top|i8253:i8253_1|signal1 + Info (332119): 9.746 0.000 pll|altpll_component|auto_generated|pll1|clk[0] + Info (332119): 17.928 0.000 CLOCK_27 +Info (332102): Design is not fully constrained for setup requirements +Info (332102): Design is not fully constrained for hold requirements +Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 822 warnings + Info: Peak virtual memory: 4795 megabytes + Info: Processing ended: Sun Jun 24 13:31:25 2018 + Info: Elapsed time: 00:00:10 + Info: Total CPU time (on all processors): 00:00:12 + + diff --git a/Sharp - MZ-80K_MiST/Output/mz80k_mist.sta.summary b/Sharp - MZ-80K_MiST/Output/mz80k_mist.sta.summary new file mode 100644 index 00000000..d419547a --- /dev/null +++ b/Sharp - MZ-80K_MiST/Output/mz80k_mist.sta.summary @@ -0,0 +1,317 @@ +------------------------------------------------------------ +TimeQuest Timing Analyzer Summary +------------------------------------------------------------ + +Type : Slow 1200mV 85C Model Setup 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -34.936 +TNS : -9377.424 + +Type : Slow 1200mV 85C Model Setup 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : -32.140 +TNS : -3694.987 + +Type : Slow 1200mV 85C Model Setup 'mz80k_top:mz80k_top|CLK_2M' +Slack : -7.401 +TNS : -121.075 + +Type : Slow 1200mV 85C Model Setup 'SPI_SCK' +Slack : -7.006 +TNS : -594.451 + +Type : Slow 1200mV 85C Model Setup 'mz80k_top:mz80k_top|CLK_31250' +Slack : -6.618 +TNS : -110.932 + +Type : Slow 1200mV 85C Model Setup 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +Slack : -4.583 +TNS : -71.203 + +Type : Slow 1200mV 85C Model Setup 'mz80k_top:mz80k_top|vga:vga1|counter[0]' +Slack : -2.023 +TNS : -36.640 + +Type : Slow 1200mV 85C Model Hold 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -0.877 +TNS : -2.243 + +Type : Slow 1200mV 85C Model Hold 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : -0.412 +TNS : -1.310 + +Type : Slow 1200mV 85C Model Hold 'mz80k_top:mz80k_top|CLK_31250' +Slack : -0.029 +TNS : -0.029 + +Type : Slow 1200mV 85C Model Hold 'SPI_SCK' +Slack : 0.449 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Hold 'mz80k_top:mz80k_top|CLK_2M' +Slack : 0.453 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Hold 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +Slack : 0.675 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Hold 'mz80k_top:mz80k_top|vga:vga1|counter[0]' +Slack : 0.735 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Recovery 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -2.223 +TNS : -153.204 + +Type : Slow 1200mV 85C Model Recovery 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : 14.024 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Removal 'mz80k_top:mz80k_top|clk_count[2]' +Slack : 0.336 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Removal 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : 4.796 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'SPI_SCK' +Slack : -3.201 +TNS : -217.003 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -1.487 +TNS : -486.249 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'mz80k_top:mz80k_top|vga:vga1|counter[0]' +Slack : -1.487 +TNS : -29.740 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'mz80k_top:mz80k_top|CLK_2M' +Slack : -1.487 +TNS : -25.279 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'mz80k_top:mz80k_top|CLK_31250' +Slack : -1.487 +TNS : -25.279 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +Slack : -1.487 +TNS : -23.792 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : 9.666 +TNS : 0.000 + +Type : Slow 1200mV 85C Model Minimum Pulse Width 'CLOCK_27' +Slack : 18.366 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Setup 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -33.231 +TNS : -8921.813 + +Type : Slow 1200mV 0C Model Setup 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : -30.351 +TNS : -3422.841 + +Type : Slow 1200mV 0C Model Setup 'mz80k_top:mz80k_top|CLK_2M' +Slack : -6.888 +TNS : -112.587 + +Type : Slow 1200mV 0C Model Setup 'SPI_SCK' +Slack : -6.568 +TNS : -550.906 + +Type : Slow 1200mV 0C Model Setup 'mz80k_top:mz80k_top|CLK_31250' +Slack : -6.055 +TNS : -101.552 + +Type : Slow 1200mV 0C Model Setup 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +Slack : -4.189 +TNS : -65.009 + +Type : Slow 1200mV 0C Model Setup 'mz80k_top:mz80k_top|vga:vga1|counter[0]' +Slack : -1.811 +TNS : -32.260 + +Type : Slow 1200mV 0C Model Hold 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -0.741 +TNS : -2.003 + +Type : Slow 1200mV 0C Model Hold 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : -0.535 +TNS : -1.806 + +Type : Slow 1200mV 0C Model Hold 'mz80k_top:mz80k_top|CLK_31250' +Slack : 0.024 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Hold 'SPI_SCK' +Slack : 0.402 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Hold 'mz80k_top:mz80k_top|CLK_2M' +Slack : 0.403 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Hold 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +Slack : 0.615 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Hold 'mz80k_top:mz80k_top|vga:vga1|counter[0]' +Slack : 0.658 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Recovery 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -2.150 +TNS : -148.220 + +Type : Slow 1200mV 0C Model Recovery 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : 14.497 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Removal 'mz80k_top:mz80k_top|clk_count[2]' +Slack : 0.319 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Removal 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : 4.316 +TNS : 0.000 + +Type : Slow 1200mV 0C Model Minimum Pulse Width 'SPI_SCK' +Slack : -3.201 +TNS : -217.003 + +Type : Slow 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -1.487 +TNS : -486.596 + +Type : Slow 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|vga:vga1|counter[0]' +Slack : -1.487 +TNS : -29.740 + +Type : Slow 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|CLK_2M' +Slack : -1.487 +TNS : -25.279 + +Type : Slow 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|CLK_31250' +Slack : -1.487 +TNS : -25.279 + +Type : Slow 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +Slack : -1.487 +TNS : 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Fast 1200mV 0C Model Removal 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : 2.184 +TNS : 0.000 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'SPI_SCK' +Slack : -3.000 +TNS : -181.072 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|clk_count[2]' +Slack : -1.000 +TNS : -327.000 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|vga:vga1|counter[0]' +Slack : -1.000 +TNS : -20.000 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|CLK_2M' +Slack : -1.000 +TNS : -17.000 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|CLK_31250' +Slack : -1.000 +TNS : -17.000 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'mz80k_top:mz80k_top|i8253:i8253_1|signal1' +Slack : -1.000 +TNS : -16.000 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'pll|altpll_component|auto_generated|pll1|clk[0]' +Slack : 9.746 +TNS : 0.000 + +Type : Fast 1200mV 0C Model Minimum Pulse Width 'CLOCK_27' +Slack : 17.928 +TNS : 0.000 + +------------------------------------------------------------ diff --git a/Sharp - MZ-80K_MiST/clean.bat b/Sharp - MZ-80K_MiST/clean.bat index b3b7c3b5..78fefc16 100644 --- a/Sharp - MZ-80K_MiST/clean.bat +++ b/Sharp - MZ-80K_MiST/clean.bat @@ -5,7 +5,7 @@ del /s *.rej del /s *~ rmdir /s /q db rmdir /s /q incremental_db -rmdir /s /q output_files +rmdir /s /q output rmdir /s /q simulation rmdir /s /q greybox_tmp rmdir /s /q hc_output diff --git a/Sharp - MZ-80K_MiST/mz80k.qpf b/Sharp - MZ-80K_MiST/mz80k_mist.qpf similarity index 91% rename from Sharp - MZ-80K_MiST/mz80k.qpf rename to Sharp - MZ-80K_MiST/mz80k_mist.qpf index 609aba22..4060c838 100644 --- a/Sharp - MZ-80K_MiST/mz80k.qpf +++ b/Sharp - MZ-80K_MiST/mz80k_mist.qpf @@ -18,13 +18,13 @@ # # Quartus II 64-Bit # Version 13.1.0 Build 162 10/23/2013 SJ Web Edition -# Date created = 20:08:26 November 23, 2017 +# Date created = 23:59:05 March 16, 2017 # # -------------------------------------------------------------------------- # QUARTUS_VERSION = "13.1" -DATE = "20:08:26 November 23, 2017" +DATE = "23:59:05 March 16, 2017" # Revisions -PROJECT_REVISION = "mz80k" +PROJECT_REVISION = "mz80k_mist" diff --git a/Sharp - MZ-80K_MiST/mz80k.qsf b/Sharp - MZ-80K_MiST/mz80k_mist.qsf similarity index 59% rename from Sharp - MZ-80K_MiST/mz80k.qsf rename to Sharp - MZ-80K_MiST/mz80k_mist.qsf index 65cc6ac8..b27e8cbf 100644 --- a/Sharp - MZ-80K_MiST/mz80k.qsf +++ b/Sharp - MZ-80K_MiST/mz80k_mist.qsf @@ -18,14 +18,14 @@ # # Quartus II 64-Bit # Version 13.1.0 Build 162 10/23/2013 SJ Web Edition -# Date created = 20:08:26 November 23, 2017 +# Date created = 18:40:37 November 24, 2017 # # -------------------------------------------------------------------------- # # # Notes: # # 1) The default values for assignments are stored in the file: -# mz80k_assignment_defaults.qdf +# ace_assignment_defaults.qdf # If this file doesn't exist, see file: # assignment_defaults.qdf # @@ -34,8 +34,21 @@ # and any changes you make may be lost or overwritten. # # -------------------------------------------------------------------------- # -set_location_assignment PIN_7 -to LED + + + +# Project-Wide Assignments +# ======================== +set_global_assignment -name ORIGINAL_QUARTUS_VERSION 13.1 +set_global_assignment -name PROJECT_CREATION_TIME_DATE "23:59:05 MARCH 16, 2017" +set_global_assignment -name LAST_QUARTUS_VERSION 13.1 +set_global_assignment -name PROJECT_OUTPUT_DIRECTORY Output +set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl" + +# Pin & Location Assignments +# ========================== set_location_assignment PIN_54 -to CLOCK_27 +set_location_assignment PIN_7 -to LED set_location_assignment PIN_144 -to VGA_R[5] set_location_assignment PIN_143 -to VGA_R[4] set_location_assignment PIN_142 -to VGA_R[3] @@ -63,61 +76,143 @@ set_location_assignment PIN_88 -to SPI_DI set_location_assignment PIN_126 -to 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+set_global_assignment -name TOP_LEVEL_ENTITY mz80k_mist + +# Fitter Assignments +# ================== +set_global_assignment -name DEVICE EP3C25E144C8 set_global_assignment -name ERROR_CHECK_FREQUENCY_DIVISOR 1 -set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim-Altera (VHDL)" -set_global_assignment -name EDA_OUTPUT_DATA_FORMAT VHDL -section_id eda_simulation -set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top -set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top -set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top +set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL" set_global_assignment -name ENABLE_CONFIGURATION_PINS OFF set_global_assignment -name ENABLE_NCE_PIN OFF set_global_assignment -name ENABLE_BOOT_SEL_PIN OFF set_global_assignment -name CYCLONEIII_CONFIGURATION_SCHEME "PASSIVE SERIAL" -set_global_assignment -name USE_CONFIGURATION_DEVICE OFF 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POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW" +set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)" + +# Advanced I/O Timing Assignments +# =============================== set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -rise set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -fall set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -rise set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -fall -set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW" -set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)" -set_global_assignment -name RESERVE_DCLK_AFTER_CONFIGURATION "USE AS REGULAR IO" -set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL" -set_global_assignment -name SYSTEMVERILOG_FILE rtl/mz80k.sv -set_global_assignment -name VERILOG_FILE rtl/mycom.v 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-section_id Top +set_global_assignment -name SYSTEMVERILOG_FILE rtl/mz80k_mist.sv +set_global_assignment -name VERILOG_FILE rtl/mz80k_top.v set_global_assignment -name VERILOG_FILE rtl/vga.v -set_global_assignment -name VERILOG_FILE rtl/sound.v -set_global_assignment -name VERILOG_FILE rtl/scandoubler.v -set_global_assignment -name VERILOG_FILE rtl/ps2.v -set_global_assignment -name QIP_FILE rtl/pll.qip -set_global_assignment -name VERILOG_FILE rtl/osd.v -set_global_assignment -name QIP_FILE rtl/monrom.qip -set_global_assignment -name VERILOG_FILE rtl/mist_io.v -set_global_assignment -name VERILOG_FILE rtl/keyboard.v set_global_assignment -name VERILOG_FILE rtl/i8253.v -set_global_assignment -name SYSTEMVERILOG_FILE rtl/hq2x.sv +set_global_assignment -name VERILOG_FILE rtl/ps2.v set_global_assignment -name VERILOG_FILE rtl/fz80.v -set_global_assignment -name VHDL_FILE rtl/dac.vhd -set_global_assignment -name QIP_FILE rtl/cgrom.qip +set_global_assignment -name VERILOG_FILE rtl/sound.v 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DO NOT EDIT THIS FILE! // -// 13.1.0 Build 162 10/23/2013 SJ Web Edition +// 13.1.4 Build 182 03/12/2014 SJ Web Edition // ************************************************************ -//Copyright (C) 1991-2013 Altera Corporation +//Copyright (C) 1991-2014 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing @@ -36,21 +36,21 @@ // synopsys translate_off `timescale 1 ps / 1 ps // synopsys translate_on -module cgrom ( +module cg_rom ( address, + clken, clock, - rden, q); input [10:0] address; + input clken; input clock; - input rden; output [7:0] q; `ifndef ALTERA_RESERVED_QIS // synopsys translate_off `endif + tri1 clken; tri1 clock; - tri1 rden; `ifndef ALTERA_RESERVED_QIS // synopsys translate_on `endif @@ -61,7 +61,7 @@ module cgrom ( altsyncram altsyncram_component ( .address_a (address), .clock0 (clock), - .rden_a (rden), + .clocken0 (clken), .q_a (sub_wire0), .aclr0 (1'b0), .aclr1 (1'b0), @@ -71,7 +71,6 @@ module cgrom ( .byteena_a (1'b1), .byteena_b (1'b1), .clock1 (1'b1), - .clocken0 (1'b1), .clocken1 (1'b1), .clocken2 (1'b1), .clocken3 (1'b1), @@ -79,17 +78,18 @@ module cgrom ( .data_b (1'b1), .eccstatus (), .q_b (), + .rden_a (1'b1), .rden_b (1'b1), .wren_a (1'b0), .wren_b (1'b0)); defparam altsyncram_component.address_aclr_a = "NONE", - altsyncram_component.clock_enable_input_a = "BYPASS", - altsyncram_component.clock_enable_output_a = "BYPASS", + altsyncram_component.clock_enable_input_a = "NORMAL", + altsyncram_component.clock_enable_output_a = "NORMAL", `ifdef NO_PLI - altsyncram_component.init_file = "../rtl/80KCG.rif" + altsyncram_component.init_file = "./roms/cg.rif" `else - altsyncram_component.init_file = "../rtl/80KCG.hex" + altsyncram_component.init_file = "./roms/cg.hex" `endif , altsyncram_component.intended_device_family = "Cyclone III", @@ -116,9 +116,9 @@ endmodule // Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC "0" // Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "8" // Retrieval info: PRIVATE: BlankMemory NUMERIC "0" -// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0" -// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0" -// Retrieval info: PRIVATE: Clken NUMERIC "0" +// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "1" +// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "1" +// Retrieval info: PRIVATE: Clken NUMERIC "1" // Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0" // Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A" // Retrieval info: PRIVATE: INIT_TO_SIM_X NUMERIC "0" @@ -126,7 +126,7 @@ endmodule // Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC "0" // Retrieval info: PRIVATE: JTAG_ID STRING "NONE" // Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0" -// Retrieval info: PRIVATE: MIFfilename STRING "../rtl/80KCG.hex" +// Retrieval info: PRIVATE: MIFfilename STRING "./roms/cg.hex" // Retrieval info: PRIVATE: NUMWORDS_A NUMERIC "2048" // Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0" // Retrieval info: PRIVATE: RegAddr NUMERIC "1" @@ -136,12 +136,12 @@ endmodule // Retrieval info: PRIVATE: UseDQRAM NUMERIC "0" // Retrieval info: PRIVATE: WidthAddr NUMERIC "11" // Retrieval info: PRIVATE: WidthData NUMERIC "8" -// Retrieval info: PRIVATE: rden NUMERIC "1" +// Retrieval info: PRIVATE: rden NUMERIC "0" // Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all // Retrieval info: CONSTANT: ADDRESS_ACLR_A STRING "NONE" -// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "BYPASS" -// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "BYPASS" -// Retrieval info: CONSTANT: INIT_FILE STRING "../rtl/80KCG.hex" +// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "NORMAL" +// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "NORMAL" +// Retrieval info: CONSTANT: INIT_FILE STRING "./roms/cg.hex" // Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone III" // Retrieval info: CONSTANT: LPM_HINT STRING "ENABLE_RUNTIME_MOD=NO" // Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram" @@ -153,17 +153,17 @@ endmodule // Retrieval info: CONSTANT: WIDTH_A NUMERIC "8" // Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "1" // Retrieval info: USED_PORT: address 0 0 11 0 INPUT NODEFVAL "address[10..0]" +// Retrieval info: USED_PORT: clken 0 0 0 0 INPUT VCC "clken" // Retrieval info: USED_PORT: clock 0 0 0 0 INPUT VCC "clock" // Retrieval info: USED_PORT: q 0 0 8 0 OUTPUT NODEFVAL "q[7..0]" -// Retrieval info: USED_PORT: rden 0 0 0 0 INPUT VCC "rden" // Retrieval info: CONNECT: @address_a 0 0 11 0 address 0 0 11 0 // Retrieval info: CONNECT: @clock0 0 0 0 0 clock 0 0 0 0 -// Retrieval info: CONNECT: @rden_a 0 0 0 0 rden 0 0 0 0 +// Retrieval info: CONNECT: @clocken0 0 0 0 0 clken 0 0 0 0 // Retrieval info: CONNECT: q 0 0 8 0 @q_a 0 0 8 0 -// Retrieval info: GEN_FILE: TYPE_NORMAL cgrom.v TRUE -// Retrieval info: GEN_FILE: TYPE_NORMAL cgrom.inc FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL cgrom.cmp FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL cgrom.bsf FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL cgrom_inst.v FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL cgrom_bb.v FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL cg_rom.v TRUE +// Retrieval info: GEN_FILE: TYPE_NORMAL cg_rom.inc FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL cg_rom.cmp FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL cg_rom.bsf FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL cg_rom_inst.v FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL cg_rom_bb.v FALSE // Retrieval info: LIB_FILE: altera_mf diff --git a/Sharp - MZ-80K_MiST/rtl/cgrom.qip b/Sharp - MZ-80K_MiST/rtl/cgrom.qip deleted file mode 100644 index d16c4c00..00000000 --- a/Sharp - MZ-80K_MiST/rtl/cgrom.qip +++ /dev/null @@ -1,3 +0,0 @@ -set_global_assignment -name IP_TOOL_NAME "ROM: 1-PORT" -set_global_assignment -name IP_TOOL_VERSION "13.1" -set_global_assignment -name VERILOG_FILE [file join $::quartus(qip_path) "cgrom.v"] diff --git a/Sharp - MZ-80K_MiST/rtl/dac.vhd b/Sharp - MZ-80K_MiST/rtl/dac.vhd deleted file mode 100644 index db58d70b..00000000 --- a/Sharp - MZ-80K_MiST/rtl/dac.vhd +++ /dev/null @@ -1,48 +0,0 @@ -------------------------------------------------------------------------------- --- --- Delta-Sigma DAC --- --- Refer to Xilinx Application Note XAPP154. --- --- This DAC requires an external RC low-pass filter: --- --- dac_o 0---XXXXX---+---0 analog audio --- 3k3 | --- === 4n7 --- | --- GND --- -------------------------------------------------------------------------------- - -library ieee; - use ieee.std_logic_1164.all; - use ieee.numeric_std.all; - -entity dac is - generic ( - C_bits : integer := 8 - ); - port ( - clk_i : in std_logic; - res_n_i : in std_logic; - dac_i : in std_logic_vector(C_bits-1 downto 0); - dac_o : out std_logic - ); -end dac; - -architecture rtl of dac is - signal sig_in: unsigned(C_bits downto 0); -begin - seq: process(clk_i, res_n_i) - begin - if res_n_i = '0' then - sig_in <= to_unsigned(2**C_bits, sig_in'length); - dac_o <= '0'; - elsif rising_edge(clk_i) then - -- not dac_i(C_bits-1) effectively adds 0x8..0 to dac_i - --sig_in <= sig_in + unsigned(sig_in(C_bits) & (not dac_i(C_bits-1)) & dac_i(C_bits-2 downto 0)); - sig_in <= sig_in + unsigned(sig_in(C_bits) & dac_i); - dac_o <= sig_in(C_bits); - end if; - end process seq; -end rtl; diff --git a/Sharp - MZ-80K_MiST/rtl/fz80.v b/Sharp - MZ-80K_MiST/rtl/fz80.v index 96014f60..e73fb529 100644 --- a/Sharp - MZ-80K_MiST/rtl/fz80.v +++ b/Sharp - MZ-80K_MiST/rtl/fz80.v @@ -367,7 +367,9 @@ mreq, iorq, rd, wr, data_out, busack_out, intack_out, mr, // wire mr = g_mr1 | g_mr2; // for debug wire intack_out = (g_if | g_iack) & intack; + `ifdef M1 wire nmiack_out = g_iack & nmiack; + `endif // load wire tmp0 = s_if & (i_rs_r | i_setres_r); wire tmp1 = s_if & (i_ldrr | incdec8) | s_imm1 & i_ldrn | s_mr1 & i_ldrhl | s_in & i_inrc; @@ -661,6 +663,8 @@ mreq, iorq, rd, wr, data_out, busack_out, intack_out, mr, sel_rld | sel_rrd, sel_fr | sel_rrd }; + wire iff2; + wire co_pc; //initial $monitor($stime,, self); // sequencer seq seq(.data_in(data), .busreq(busreq), .waitreq(waitreq1), .intreq(intreq), .nmireq(nmireq), .reset_in(reset_in), .clk(clk), diff --git a/Sharp - MZ-80K_MiST/rtl/fz80c.v b/Sharp - MZ-80K_MiST/rtl/fz80c.v new file mode 100644 index 00000000..ae9d5aec --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/fz80c.v @@ -0,0 +1,459 @@ +// +// Z80 Compatible Bus wrapper for fz80 ver.0.52 +// +// Version 0.52a +// +// Copyright (c) 2004 Tatsuyuki Sato +// +// Permission is hereby granted, free of charge, to any person obtaining a +// copy of this software and associated documentation files (the "Software"), +// to deal in the Software without restriction, including without limitation +// the rights to use, copy, modify, merge, publish, distribute, sublicense, +// and/or sell copies of the Software, and to permit persons to whom the +// Software is furnished to do so, subject to the following conditions: +// +// The above copyright notice and this permission notice shall be included +// in all copies or substantial portions of the Software. +// +// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, +// EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF +// MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. +// IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY +// CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, +// TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE +// SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. + +/* +note: + + It should be necessary to set "`define M1" inf fz80. + --------------------------------------------------- + + ----------------------------- + non-compatible spesification. + ----------------------------- + + 1.no internal cycle + A internal cycle without bus cycle doesn't exist. + So some instruction is faster than Z80. + + 2.ealy tristate after reset + The "at" and "dt" assert after 1cycle from reset. + The Z80 is after 2cycles from reset. + + 3.busreq/busack timming are not checked yet. + + 4.halt always output 1(no supported). + + ------------- + state changes + ------------- ++------+---+---+---+---+---+---+ +|state |t1w|t1 |t2w|t2 |t3 |t4 | ++------+---+---+---+---+---+---+ +| M1 | - | O | - | O*| O | O | +| MEM | - | O | - | O*| x | O | +| IO | - | O | - | O*| x | O | +| SpM1 | O | O | O | O | O | O | ++------+---+---+---+---+---+---+ + *:sense wait (wait cycle) + +histry: + 2004. 9.16 ver.0.52a + bugfix power on reset error. + halt_n output always 1 (do not supported yet) + change `MREQ_INSIDE_RD logic. + + 2004. 9.10 ver.0.52 + added power on reset + bugfix mreq inside rd mode + 2004. 9. 9 ver.0.51 + 1st test version +*/ + +//`define FZ80C_NGC_LINK // xilinx XST link synthesized fz80c.v +//`define DEBUG_OUTPUT + +// ----- design option ----- +`define MREQ_INSIDE_RD // for wr = (rfsh & ~mreq_n & rd_n); +//`define FZ80C_POWER_ON_RESET // power on self reset +//`define DISABLE_BUSREQ_SYNC // bypass busreq/busack syncronize. +//`define DISABLE_REFRESH_CYCLE // no rfsh cycle & inst code fetch t4 raise +//`define NMI_SYNC_SENSE // nmi fall sense with clk +//`define DO_VAL_IF_DT 8'h00 // "do" set fixed value when output disable + +module fz80c (/*AUTOARG*/ + // Inputs + reset_n, clk, wait_n, int_n, nmi_n, busrq_n, di, + // Outputs + m1_n, mreq_n, iorq_n, rd_n, wr_n, rfsh_n, halt_n, busak_n, +`ifdef DEBUG_OUTPUT + ts, + wait_window, +`endif + A, At, + do,dt +); + +input reset_n,clk; +input wait_n , busrq_n; +input int_n,nmi_n; +input [7:0] di; + +output m1_n; +output mreq_n; +output iorq_n; +output rd_n; +output wr_n; +output rfsh_n; +output halt_n; +output busak_n; // (enable controll : mreq_n,iorq_n,rd_n,wr_n,rfsh_n) +output [15:0] A; // Address Bus +output [7:0] do; // Data Bus +output dt; // tristate controll : do +output At; // tristate controll : A + +`ifdef DEBUG_OUTPUT +output [3:0] ts; +output wait_window; +`endif + +`ifndef FZ80C_NGC_LINK + +// internal register +reg [15:0] A; +reg [7:0] dinst_r; +reg [7:0] do_r; +reg [3:0] ts; +reg reset_s; +reg m1_r; +`ifndef DISABLE_REFRESH_CYCLE + reg rfsh_r; +`endif +reg mreq_r; +reg iorq_r; +reg wr_r; +reg rd_r; +reg wait_r; +reg dt_r,dt_t4; +`ifndef DISABLE_BUSREQ_SYNC +reg at_r; +reg busack_r; +reg busreq_r; +`endif + +//reg halt_r; + +`ifdef NMI_SYNC_SENSE +reg nmi_r1,nmi_r2; +`endif + +// auto wait +reg tw1,tw2; + +// gate signal base +reg t3l; +reg t04l; + +`ifdef FZ80C_POWER_ON_RESET +reg por_n = 0; +reg por2_n = 0; +`endif + +////////////////////////////////////////////////////////////// +// FZ80 +////////////////////////////////////////////////////////////// +wire start; +wire mreq; +wire iorq; +wire rd; +wire wr; +wire busack; +wire waitreq; +reg intreq; +reg nmireq; +wire busreq; +wire m1; +//wire [7:0] data_in = m1 ? dinst_r : di; +wire [7:0] data_in = ~rfsh_n ? dinst_r : di; +wire [7:0] data_out; +wire [15:0] adr ,radr; +wire nmiack; +//wire halt; + +// mreq,iorq inside in rd_wr +//wire req_mask = + +fz80 fz80( + .data_in(data_in), + .reset_in(reset_s), + .clk(~clk), + .adr(adr), + .intreq(intreq), + .nmireq(nmireq), + .busreq(busreq), + .start(start), + .mreq(mreq), + .iorq(iorq), + .rd(rd), + .wr(wr), + .data_out(data_out), + .busack_out(busack), + .intack_out(), + .mr(), + + .m1(m1), +// .halt(halt), + .radr(radr), + .nmiack_out(nmiack), + .waitreq(waitreq) +); + +/////////////////////////////////////////////////////// +// wires +/////////////////////////////////////////////////////// + +// state value +wire t0 = ts[3:0]==0; // t0 : reset cycle +wire t1 = ts[0]; // t1 : spM1 = t1&t2 +wire t2 = ts[1]; // t2 : spM1 = tw(1,2) +wire t3 = ts[2]; // M1.t3 +wire t4 = ts[3]; // M1.t4 or MEM/IO.t3 + +wire t04 = ~t1 & ~t2 & ~t3; // T0 or T4 + +`ifdef DEBUG_OUTPUT +// wait input window +assign wait_window = t2 & ~wait_r; +`endif + +// RFSH assert timming +`ifdef DISABLE_REFRESH_CYCLE +wire nxt_rfsh = 1'b0; +`else +wire nxt_rfsh = (m1&t2&wait_r)|t3; // T3 and T4 +`endif + +/////////////////////////////////////////////////////// +// NMI eddge sense +/////////////////////////////////////////////////////// + +`ifndef NMI_SYNC_SENSE +wire nmi_clr = nmiack | reset_s; +always @(negedge nmi_n or posedge nmi_clr) +begin + if(nmi_clr) nmireq <= #1 1'b0; + else nmireq <= #1 1'b1; +end +`endif + +/////////////////////////////////////////////////////// +// Timming state controll +/////////////////////////////////////////////////////// + +`ifdef FZ80C_POWER_ON_RESET +always @(negedge clk) +begin + por_n <= #1 por2_n; + por2_n <= #1 1'b1; +end +// with por +always @(negedge clk or negedge por_n) + if(~por_n) reset_s <= #1 1'b1; + else reset_s <= #1 ~reset_n; +`else +// without por +always @(negedge clk) reset_s <= #1 ~reset_n; +`endif + +always @(posedge clk) +begin + if (reset_s) + begin + dinst_r <= #1 8'h00; + ts <= #1 4'b0000; // reset cycle; + A <= #1 16'h0000; + m1_r <= #1 1'b1; +`ifndef DISABLE_REFRESH_CYCLE + rfsh_r <= #1 1'b1; +`endif + intreq <= #1 1'b0; +`ifdef NMI_SYNC_SENSE + nmireq <= #1 1'b0; + nmi_r2 <= #1 1'b0; + nmi_r1 <= #1 1'b0; +`endif + tw1 <= #1 1'b0; + tw2 <= #1 1'b0; + dt_t4 <= #1 1'b1; +`ifndef DISABLE_BUSREQ_SYNC + busreq_r <= #1 1'b1; + busack_r <= #1 1'b1; + at_r <= #1 1'b1; +`endif + + iorq_r <= #1 1'b1; + rd_r <= #1 1'b1; + mreq_r <= #1 1'b1; + +// halt_r <= #1 1'b1; + end else begin + // T1 T2 on , T3 T4 off + m1_r <= #1 ~m1 | nxt_rfsh; + +`ifndef DISABLE_REFRESH_CYCLE + // T3 T4 on , T1 T2 off + rfsh_r <= #1 ~nxt_rfsh; +`endif + + // T1(M1),T2,T4(IO) on , T1(IO),T3,T4(M1) off + iorq_r <= #1 ~iorq | t04 | tw1 | nxt_rfsh; + + // T1(MEM),T2,T4(MEM) on,T1(IO),T3,T4(M1) off + rd_r <= #1 ~rd | (iorq&t04) | nxt_rfsh; + + // T1,T2,T4(MEM) on T3,T4(M1) off + mreq_r <= #1 ~mreq | nxt_rfsh; + + // timming state controll + ts[0] <= #1 (t1&tw1) | t04; // t1 + ts[1] <= #1 (t2& ~wait_r) | (t1&~tw1); // t2 + ts[2] <= #1 (t2& wait_r& m1); // t3 + ts[3] <= #1 (t2& wait_r&~m1) | t3; // t4 + + // auto wait state + tw1 <= #1 ~t1 & (m1&iorq); // TW for SpecialM1 + tw2 <= #1 t1 & iorq; // TW for IO and SpecialM1 + + // address / refresh address + A <= #1 nxt_rfsh ? radr : adr; + + // IRQ (T4 raise) + intreq <= #1 ~int_n; + + // NMI eddge sense +`ifdef NMI_SYNC_SENSE + nmi_r2 <= #1 nmi_r1; + nmi_r1 <= #1 ~nmi_n; + if(nmiack) nmireq <= #1 1'b0; + else if(~nmi_r2 & nmi_r1) nmireq <= #1 1'b1; +`endif + + // Opcode Latch = T3 raise + if(t2) dinst_r <= #1 di; + + // data outpot tristate , HOLD half clock in T4 + dt_t4 <= #1 dt_r; + + // busreq / busack & Address tristate +`ifndef DISABLE_BUSREQ_SYNC + busreq_r <= #1 ~busrq_n; + busack_r <= #1 ~busack; + at_r <= #1 ~busack; +`endif + + // halt fetch +// if(m1&t4) halt_r <= #1 ~halt; + + end +end + +// clk fall event +always @(negedge clk) +begin + if (reset_s) + begin + t3l <= #1 1'b0; + t04l <= #1 1'b1; + wait_r <= #1 1'b1; + wr_r <= #1 1'b1; + dt_r <= #1 1'b1; + do_r <= #1 8'h00; + end else begin + // gate controll + t3l <= #1 t3; + + // t4l-t0l | specialM1.t1l + t04l <= #1 t04 | (t1&m1&iorq); + + // DataOutput + do_r <= #1 data_out; + + // wait sense (T2 raise) + wait_r <= #1 (wait_n | (m1&iorq)) & ~tw2; + + // data bus enable , T1,T2 on , T4 off + dt_r <= #1 ~wr | t04; + + // T1(IO),T2 on , T1(MEM),T4 off + wr_r <= #1 ~wr | t4 | (mreq&t1); + end +end + + +///////////////////////////////////////////////////////////////////////////// +// fz80 input +///////////////////////////////////////////////////////////////////////////// +assign waitreq = ~t4; +`ifdef DISABLE_BUSREQ_SYNC +assign busreq = ~busrq_n; +`else +assign busreq = busreq_r; +`endif + +///////////////////////////////////////////////////////////////////////////// +// output signal +///////////////////////////////////////////////////////////////////////////// + +// MREQ glidge mask +`ifdef MREQ_INSIDE_RD +reg mreq_dly; +always @(posedge clk or negedge rd_n) +begin + if(~rd_n) mreq_dly <= #1 1'b0; + else if(t04) mreq_dly <= #1 rd; +end + +reg rd_hold_n; +always @(posedge clk or posedge mreq_n) +begin + if(mreq_n) rd_hold_n <= #1 1'b1; + else rd_hold_n <= #1 mreq_n | rd_n; +end + +`else +wire mreq_dly = 0; +wire rd_hold_n = 1; +`endif + +assign m1_n = m1_r; +`ifndef DISABLE_REFRESH_CYCLE + assign rfsh_n = rfsh_r; +`else + assign rfsh_n = 1'b1; +`endif +assign mreq_n = (mreq_r| t04l | mreq_dly) & (~t3l | rfsh_n); +assign iorq_n = iorq_r | t04l; +assign rd_n = (rd_r | t04l) & rd_hold_n; +assign wr_n = wr_r | t1; +assign dt = dt_r & dt_t4; +`ifndef DISABLE_BUSREQ_SYNC + assign At = at_r; + assign busak_n = busack_r; +`else + assign At = busack | reset_s; + assign busak_n = busack; +`endif + +`ifdef DO_VAL_IF_DT +assign do = dt ? `DO_VAL_IF_DT : do_r; +`else +assign do = do_r; +`endif + +//assign halt_n = halt_r; +assign halt_n = 1'b1; + +`endif // FZ80C_USER_NGC_LINK + +endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/greybox_tmp/cbx_args.txt b/Sharp - MZ-80K_MiST/rtl/greybox_tmp/cbx_args.txt new file mode 100644 index 00000000..63b7b958 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/greybox_tmp/cbx_args.txt @@ -0,0 +1,18 @@ +CLOCK_ENABLE_INPUT_A=NORMAL +CLOCK_ENABLE_OUTPUT_A=NORMAL +INIT_FILE=./roms/Mon.hex +INTENDED_DEVICE_FAMILY="Cyclone III" +NUMWORDS_A=32768 +OPERATION_MODE=SINGLE_PORT +OUTDATA_ACLR_A=NONE +OUTDATA_REG_A=CLOCK0 +POWER_UP_UNINITIALIZED=FALSE +READ_DURING_WRITE_MODE_PORT_A=NEW_DATA_NO_NBE_READ +WIDTHAD_A=15 +WIDTH_A=8 +WIDTH_BYTEENA_A=1 +DEVICE_FAMILY="Cyclone III" +address_a +clock0 +clocken0 +q_a diff --git a/Sharp - MZ-80K_MiST/rtl/i8255.v b/Sharp - MZ-80K_MiST/rtl/i8255.v new file mode 100644 index 00000000..a78a64de --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/i8255.v @@ -0,0 +1,284 @@ +`timescale 1ns / 1ps +// ============================================================================ +// i8255.v +// - PIO +// +// (C) 2012 Robert Finch, Stratford +// robfinch@opencores.org +// +// +// This source file is free software: you can redistribute it and/or modify +// it under the terms of the GNU Lesser General Public License as published +// by the Free Software Foundation, either version 3 of the License, or +// (at your option) any later version. +// +// This source file is distributed in the hope that it will be useful, +// but WITHOUT ANY WARRANTY; without even the implied warranty of +// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the +// GNU General Public License for more details. +// +// You should have received a copy of the GNU General Public License +// along with this program. If not, see . +// +// ============================================================================ +// +module i8255(ack_o, rst_i, clk_i, rd_i, we_i, cs_i, adr_i, dat_i, dat_o, a, b, c); +output ack_o; +input rst_i; +input clk_i; +input rd_i; +input we_i; +input cs_i; +input [1:0] adr_i; +input [7:0] dat_i; +output [7:0] dat_o; +reg [7:0] dat_o; +inout [7:0] a; +tri [7:0] a; +inout [7:0] b; +tri [7:0] b; +inout [7:0] c; +tri [7:0] c; + +reg [7:0] ao,bo,co; // output registers +reg [7:0] aL,bL; // input latches +reg [1:0] modeA; +reg modeB; +reg [7:0] cio; +reg aio; +reg bio; +wire INTEai = co[4]; +wire INTEao = co[6]; +wire INTEb = co[2]; +wire ackA_n = c[6]; +wire stbA_n = c[4]; +wire ackB_n = c[2]; +wire stbB_n = c[2]; +reg ostbA_n,ostbB_n; // old strobe +reg oackA_n,oackB_n; // old acknowledge +reg ack1; + +//wire cs = cyc_i && stb_i && (adr_i[15:2]==pIOAddress[15:2]); +always @(posedge clk_i) + ack1 <= cs_i; +assign ack_o = cs_i ? (we_i ? 1'b1 : ack1) : 1'b0; +wire wr = cs_i & we_i; +reg owr; // old write +reg [1:0] oad; // old address + +// Input port latches +always @(stbA_n) + if (stbA_n==1'b0) + aL <= a; +always @(stbB_n) + if (stbB_n==1'b0) + bL <= b; + +always @(posedge clk_i) +if (rst_i) begin + modeA <= 2'd0; + modeB <= 1'b0; + cio <= 8'hFF; + aio <= 1'b1; + bio <= 1'b1; + ao <= 8'h00; + bo <= 8'h00; + co <= 8'h00; +end +else begin + owr <= wr; + oad <= adr_i[1:0]; + + ostbA_n <= stbA_n; + ostbB_n <= stbB_n; + oackA_n <= ackA_n; + oackB_n <= ackB_n; + + // Ports in Input mode: Negative edge on strobe actives IBF signal + if (stbA_n==1'b0 && ostbA_n==1'b1 && ((modeA==2'd1 && aio) || modeA==2'd2)) + co[5] <= 1'b1; + if (stbB_n==1'b0 && ostbB_n==1'b1 && modeB==1'b1 && bio) + co[1] <= 1'b1; + // Ports in input mode: rising edge on strobe sets interrupt output if INTE is set. + if (stbA_n==1'b1 && ostbA_n==1'b0 && ((modeA==2'd1 && aio) || modeA==2'd2)) + if (INTEai) + co[3] <= 1'b1; + if (stbB_n==1'b1 && ostbB_n==1'b0 && modeB==1'b1 && bio) + if (INTEb) + co[0] <= 1'b1; + // Ports in output mode: Rising edge on ACK sets interrupt output if INTE is set. + if (!oackA_n & ackA_n && ((modeA==2'd1 && !aio) || modeA==2'd2)) + if (INTEao) + co[3] <= 1'b1; + if (!oackB_n & ackB_n && (modeB==1'd1 && !bio)) + if (INTEb) + co[0] <= 1'b1; + + // Deactivation of write causes OBF_n to be activated + // Output: write causes INTR to be reset + if (!wr & owr) begin + case(oad) + 2'd0: begin + if ((modeA==2'd1 && !aio) || modeA==2'd2) + co[7] <= 1'b0; + if ((modeA==2'd1 && !aio) || modeA==2'd2) + if (INTEao) + co[3] <= 1'b0; + end + 2'd1: begin + if (modeB==1'b1 && !bio) + co[1] <= 1'b0; + if (modeB==1'b1 && !bio) + if (INTEb) + co[0] <= 1'b0; + end + endcase + end + // falling edge of ACK causes OBF_n to be deactivated + if (oackA_n & !ackA_n && ((modeA==2'b01 && !aio) || modeA==2'd2)) + co[7] <= 1'b1; + if (oackB_n & !ackB_n && (modeB==1'b1 && !bio)) + co[1] <= 1'b1; + + if (cs_i & we_i) begin + case(adr_i[1:0]) + 2'd0: ao <= dat_i; + 2'd1: bo <= dat_i; + 2'd2: co <= dat_i; + 2'd3: + begin + if (dat_i[7]) begin + modeB <= dat_i[2]; + if (dat_i[2]) begin + // Port C pin directions are the same for + // both input and output under mode 1 + cio[2] <= 1'b1; + cio[1] <= 1'b0; + cio[0] <= 1'b0; + end + else begin + cio[3] <= dat_i[0]; // This pin control will be overridden by Port A settings. + cio[2] <= dat_i[0]; + cio[1] <= dat_i[0]; + cio[0] <= dat_i[0]; + end + modeA <= dat_i[6:5]; + case(dat_i[6:5]) + 2'b00: begin + cio[7] <= dat_i[3]; + cio[6] <= dat_i[3]; + cio[5] <= dat_i[3]; + cio[4] <= dat_i[3]; + end + 2'b01: begin + // Mode 1 - Input + if (dat_i[4]) begin + cio[4] <= 1'b1; + cio[5] <= 1'b0; + cio[3] <= 1'b0; + end + // Mode 1 - Output + else begin + cio[7] <= 1'b0; + cio[6] <= 1'b1; + cio[3] <= 1'b0; + end + end + 2'b1x: begin + cio[7] <= 1'b0; + cio[6] <= 1'b1; + cio[4] <= 1'b1; + cio[5] <= 1'b0; + cio[3] <= 1'b0; + end + endcase + aio <= dat_i[4]; + bio <= dat_i[1]; + // Mode change causes port A and C outputs to be + // reset to zero. + if (dat_i[6:5]!=modeA) begin + ao <= 8'h00; + co <= 8'h00; + end + end + else begin + case(dat_i[3:1]) + 3'd0: co[0] <= dat_i[0]; + 3'd1: co[1] <= dat_i[0]; + 3'd2: co[2] <= dat_i[0]; + 3'd3: co[3] <= dat_i[0]; + 3'd4: co[4] <= dat_i[0]; + 3'd5: co[5] <= dat_i[0]; + 3'd6: co[6] <= dat_i[0]; + 3'd7: co[7] <= dat_i[0]; + endcase + end + end + endcase + end + // Reads + if (cs_i) begin + case(adr_i[1:0]) + 2'd0: begin + if (modeA==2'b00) // Simple I/O + dat_o <= aio ? a : ao; + else begin // Handshake I/O + // Reading port clears IBF + if (aio==1'b1) begin + dat_o <= aL; + co[5] <= 1'b0; + if (INTEai) // Reading the port resets the interrupt + co[3] <= 1'b0; + end + else + dat_o <= ao; + end + end + 2'd1: begin + if (modeB==1'b0) + dat_o <= bio ? b : bo; + else begin + // Reading port clears IBF + if (bio==1'b1) begin + dat_o <= bL; + co[1] <= 1'b0; + if (INTEb) // Reading the port resets the interrupt + co[0] <= 1'b0; + end + else + dat_o <= bo; + end + end + 2'd2: dat_o <= { + cio[0] ? c[0] : co[0], + cio[1] ? c[1] : co[1], + cio[2] ? c[2] : co[2], + cio[3] ? c[3] : co[3], + cio[4] ? c[4] : co[4], + cio[5] ? c[5] : co[5], + cio[6] ? c[6] : co[6], + cio[7] ? c[7] : co[7], + }; + 2'd3: dat_o <= 8'h00; // no read of control word + endcase + end + else + dat_o <= 8'h00; +end + + +// In mode 2 the I/O is defined as output when ACK is active, otherwise input; the aio setting is a don't care. +assign a = + (modeA==2'd2) ? (ackA_n==1'b0 ? ao : 8'bz) : + aio ? 8'bz : ao; +assign b = bio ? 8'bz : bo; +assign c[0] = cio[0] ? 1'bz : co[0]; +assign c[1] = cio[1] ? 1'bz : co[1]; +assign c[2] = cio[2] ? 1'bz : co[2]; +assign c[3] = cio[3] ? 1'bz : co[3]; +assign c[4] = cio[4] ? 1'bz : co[4]; +assign c[5] = cio[5] ? 1'bz : co[5]; +assign c[6] = cio[6] ? 1'bz : co[6]; +assign c[7] = cio[7] ? 1'bz : co[7]; + +endmodule \ No newline at end of file diff --git a/Sharp - MZ-80K_MiST/rtl/i8255.vhd b/Sharp - MZ-80K_MiST/rtl/i8255.vhd new file mode 100644 index 00000000..c2f3f1ce --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/i8255.vhd @@ -0,0 +1,203 @@ +-- +-- i8255.vhd +-- +-- Intel 8255 (PPI:Programmable Peripheral Interface) partiality compatible module +-- for MZ-700 on FPGA +-- +-- Port A : Output, mode 0 only +-- Port B : Input, mode 0 only +-- Port C : Input(7-4)&Output(3-0), mode 0 only, bit set/reset support +-- +-- Nibbles Lab. 2005 +-- + +library IEEE; +use IEEE.STD_LOGIC_1164.ALL; +use IEEE.STD_LOGIC_ARITH.ALL; +use IEEE.STD_LOGIC_UNSIGNED.ALL; + +-- Uncomment the following lines to use the declarations that are +-- provided for instantiating Xilinx primitive components. +--library UNISIM; +--use UNISIM.VComponents.all; + +entity i8255 is + Port ( RST : in std_logic; + A : in std_logic_vector(1 downto 0); + CS : in std_logic; + WR : in std_logic; + DI : in std_logic_vector(7 downto 0); + DO : out std_logic_vector(7 downto 0); + LDDAT : out std_logic_vector(7 downto 0); +-- LDDAT2 : out std_logic; +-- LDSNS : out std_logic; + CLKIN : in std_logic; + KCLK : in std_logic; +-- FCLK : in std_logic; + VBLNK : in std_logic; + INTMSK : out std_logic; + RBIT : in std_logic; + SENSE : in std_logic; + MOTOR : out std_logic; + PS2CK : in std_logic; + PS2DT : in std_logic); +end i8255; + +architecture Behavioral of i8255 is + +-- +-- Port Register +-- +signal PA : std_logic_vector(7 downto 0); +signal PB : std_logic_vector(7 downto 0); +signal PC : std_logic_vector(7 downto 0); +-- +-- Port Selecter +-- +signal SELPA : std_logic; +signal SELPB : std_logic; +signal SELPC : std_logic; +signal SELCT : std_logic; +-- +-- CURSOR blink +-- +signal TBLNK : std_logic; +signal CCOUNT : std_logic_vector(3 downto 0); +-- +-- Remote +-- +signal SNS : std_logic; +signal MTR : std_logic; +signal M_ON : std_logic; +signal SENSE0 : std_logic; +signal SWIN : std_logic_vector(3 downto 0); + +-- +-- Components +-- +component keymatrix + Port ( RST : in std_logic; + PA : in std_logic_vector(3 downto 0); + PB : out std_logic_vector(7 downto 0); + KCLK : in std_logic; + LDDAT : out std_logic_vector(7 downto 0); + PS2CK : in std_logic; + PS2DT : in std_logic); +end component; + +begin + + -- + -- Instantiation + -- + keys : keymatrix port map ( + RST => RST, + PA => PA(3 downto 0), + PB => PB, + KCLK => KCLK, + LDDAT => LDDAT, + PS2CK => PS2CK, + PS2DT => PS2DT); + + -- + -- Port select for Output + -- + SELPA<='1' when A="00" else '0'; + SELPB<='1' when A="01" else '0'; + SELPC<='1' when A="10" else '0'; + SELCT<='1' when A="11" else '0'; + + -- + -- Output + -- + process( RST, WR, CS ) begin + if( RST='0' ) then + PA<=(others=>'0'); +-- PB<=(others=>'0'); + PC<=(others=>'0'); + elsif( WR'event and WR='1' and CS='0' ) then + if( SELPA='1' ) then + PA<=DI; + end if; +-- if( SELPB='1' ) then +-- PB<=DI; +-- end if; + if( SELPC='1' ) then + PC(3 downto 0)<=DI(3 downto 0); + end if; + if( SELCT='1' and DI(7)='0' ) then + case DI(3 downto 0) is + when "0000" => PC(0)<='0'; + when "0001" => PC(0)<='1'; + when "0010" => PC(1)<='0'; + when "0011" => PC(1)<='1'; + when "0100" => PC(2)<='0'; + when "0101" => PC(2)<='1'; + when "0110" => PC(3)<='0'; + when "0111" => PC(3)<='1'; +-- when "1000" => PC(4)<='0'; +-- when "1001" => PC(4)<='1'; +-- when "1010" => PC(5)<='0'; +-- when "1011" => PC(5)<='1'; +-- when "1100" => PC(6)<='0'; +-- when "1101" => PC(6)<='1'; +-- when "1110" => PC(7)<='0'; +-- when "1111" => PC(7)<='1'; + when others => PC<="XXXXXXXX"; + end case; + end if; + end if; + end process; + + -- + -- CURSOR blink Clock + -- + process( CLKIN, PA(7) ) begin + if( PA(7)='0' ) then + CCOUNT<=(others=>'0'); + elsif( CLKIN'event and CLKIN='1' ) then + CCOUNT<=CCOUNT+'1'; + if( CCOUNT=13 ) then + CCOUNT<=(others=>'0'); + TBLNK<=not TBLNK; + end if; + end if; + end process; + + -- + -- Input select + -- + DO<=PB when SELPB='1' else + VBLNK&TBLNK&RBIT&MTR&PC(3 downto 0) when SELPC='1' else (others=>'1'); + + -- + -- Remote + -- + MOTOR<=MTR; + process( KCLK ) begin + if( KCLK'event and KCLK='1' ) then + M_ON<=PC(3); + SNS<=SENSE0; + if( SENSE0='1' ) then + MTR<='0'; + elsif( SNS='1' and SENSE0='0' ) then + MTR<='1'; + elsif( M_ON='0' and PC(3)='1' ) then + MTR<=not MTR; + end if; + + SWIN<=SWIN(2 downto 0)&(not SENSE); + if( SWIN="1111" and SENSE='0' ) then + SENSE0<='0'; + elsif( SWIN="0000" and SENSE='1' ) then + SENSE0<='1'; + end if; + end if; + end process; + + -- + -- Others + -- + INTMSK<=PC(2); + +end Behavioral; diff --git a/Sharp - MZ-80K_MiST/rtl/keyboard.v b/Sharp - MZ-80K_MiST/rtl/keyboard.sv similarity index 77% rename from Sharp - MZ-80K_MiST/rtl/keyboard.v rename to Sharp - MZ-80K_MiST/rtl/keyboard.sv index ba7038b6..ced157db 100644 --- a/Sharp - MZ-80K_MiST/rtl/keyboard.v +++ b/Sharp - MZ-80K_MiST/rtl/keyboard.sv @@ -29,18 +29,14 @@ always @(negedge clk) begin if(input_strobe) begin case(code) - 'h16: joystick[1] <= ~release_btn; // 1 - 'h1E: joystick[2] <= ~release_btn; // 2 - - 'h75: joystick[4] <= ~release_btn; // arrow up + 'h75: joystick[7] <= ~release_btn; // arrow up + 'h74: joystick[6] <= ~release_btn; // arrow right 'h72: joystick[5] <= ~release_btn; // arrow down - 'h6B: joystick[6] <= ~release_btn; // arrow left - 'h74: joystick[7] <= ~release_btn; // arrow right - - 'h29: joystick[0] <= ~release_btn; // Space -// 'h11: joystick[1] <= ~release_btn; // Left Alt -// 'h0d: joystick[2] <= ~release_btn; // Tab - 'h76: joystick[3] <= ~release_btn; // Escape + 'h6B: joystick[4] <= ~release_btn; // arrow left + 'h16: joystick[3] <= ~release_btn; // 1 + 'h1E: joystick[2] <= ~release_btn; // 2 + 'h26: joystick[1] <= ~release_btn; // 3 + 'h25: joystick[0] <= ~release_btn; // 4 endcase end end diff --git a/Sharp - MZ-80K_MiST/rtl/mist_io.v b/Sharp - MZ-80K_MiST/rtl/mist_io.v index ad233a3b..ab9ef8ad 100644 --- a/Sharp - MZ-80K_MiST/rtl/mist_io.v +++ b/Sharp - MZ-80K_MiST/rtl/mist_io.v @@ -82,12 +82,13 @@ module mist_io #(parameter STRLEN=0, parameter PS2DIV=100) output reg ps2_kbd_data, output ps2_mouse_clk, output reg ps2_mouse_data, - input ps2_caps_led, // ARM -> FPGA download + input ioctl_force_erase, output reg ioctl_download = 0, // signal indicating an active download + output reg ioctl_erasing = 0, // signal indicating an active erase output reg [7:0] ioctl_index, // menu index used to upload the file - output ioctl_wr, + output reg ioctl_wr = 0, output reg [24:0] ioctl_addr, output reg [7:0] ioctl_dout ); @@ -96,7 +97,7 @@ reg [7:0] b_data; reg [6:0] sbuf; reg [7:0] cmd; reg [2:0] bit_cnt; // counts bits 0-7 0-7 ... -reg [9:0] byte_cnt; // counts bytes +reg [7:0] byte_cnt; // counts bytes reg [7:0] but_sw; reg [2:0] stick_idx; @@ -119,8 +120,6 @@ wire [7:0] sd_cmd = { 4'h5, sd_conf, sd_sdhc, sd_wr, sd_rd }; reg spi_do; assign SPI_DO = CONF_DATA0 ? 1'bZ : spi_do; -wire [7:0] kbd_led = { 2'b01, 4'b0000, ps2_caps_led, 1'b1}; - // drive MISO only when transmitting core id always@(negedge SPI_SCK) begin if(!CONF_DATA0) begin @@ -149,10 +148,6 @@ always@(negedge SPI_SCK) begin 8'h18: spi_do <= b_data[~bit_cnt]; - // reading keyboard LED status - 8'h1f: - spi_do <= kbd_led[~bit_cnt]; - default: spi_do <= 0; endcase @@ -451,7 +446,14 @@ always@(posedge SPI_SCK, posedge SPI_SS2) begin if((cmd == UIO_FILE_TX) && (cnt == 15)) begin // prepare if(SPI_DI) begin - addr <= 0; + case(ioctl_index) + 0: addr <= 'h080000; // BOOT ROM + 'h01: addr <= 'h000100; // ROM file + 'h41: addr <= 'h000100; // COM file + 'h81: addr <= 'h000000; // C00 file + 'hC1: addr <= 'h010000; // EDD file + default: addr <= 'h100000; // FDD file + endcase ioctl_download <= 1; end else begin addr_w <= addr; @@ -471,21 +473,60 @@ always@(posedge SPI_SCK, posedge SPI_SS2) begin end end -assign ioctl_wr = |ioctl_wrd; -reg [1:0] ioctl_wrd; +reg [24:0] erase_mask; +wire [24:0] next_erase = (ioctl_addr + 1'd1) & erase_mask; -always@(negedge clk_sys) begin +always@(posedge clk_sys) begin reg rclkD, rclkD2; + reg old_force = 0; + reg [5:0] erase_clk_div; + reg [24:0] end_addr; + reg erase_trigger = 0; rclkD <= rclk; rclkD2 <= rclkD; - ioctl_wrd<= {ioctl_wrd[0],1'b0}; + ioctl_wr <= 0; if(rclkD & ~rclkD2) begin ioctl_dout <= data_w; ioctl_addr <= addr_w; - ioctl_wrd <= 2'b11; + ioctl_wr <= 1; + end + + if(ioctl_download) begin + old_force <= 0; + ioctl_erasing <= 0; + erase_trigger <= (ioctl_index == 1); + end else begin + + old_force <= ioctl_force_erase; + + // start erasing + if(erase_trigger) begin + erase_trigger <= 0; + erase_mask <= 'hFFFF; + end_addr <= 'h0100; + erase_clk_div <= 1; + ioctl_erasing <= 1; + end else if((ioctl_force_erase & ~old_force)) begin + erase_trigger <= 0; + ioctl_addr <= 'h1FFFFFF; + erase_mask <= 'h1FFFFFF; + end_addr <= 'h0050000; + erase_clk_div <= 1; + ioctl_erasing <= 1; + end else if(ioctl_erasing) begin + erase_clk_div <= erase_clk_div + 1'd1; + if(!erase_clk_div) begin + if(next_erase == end_addr) ioctl_erasing <= 0; + else begin + ioctl_addr <= next_erase; + ioctl_dout <= 0; + ioctl_wr <= 1; + end + end + end end end -endmodule +endmodule \ No newline at end of file diff --git a/Sharp - MZ-80K_MiST/rtl/monrom.qip b/Sharp - MZ-80K_MiST/rtl/monrom.qip deleted file mode 100644 index 381bc68d..00000000 --- a/Sharp - MZ-80K_MiST/rtl/monrom.qip +++ /dev/null @@ -1,3 +0,0 @@ -set_global_assignment -name IP_TOOL_NAME "RAM: 1-PORT" -set_global_assignment -name IP_TOOL_VERSION "13.1" -set_global_assignment -name VERILOG_FILE [file join $::quartus(qip_path) "monrom.v"] diff --git a/Sharp - MZ-80K_MiST/rtl/monrom.v b/Sharp - MZ-80K_MiST/rtl/monrom.v index e1ff0617..ae8905d4 100644 --- a/Sharp - MZ-80K_MiST/rtl/monrom.v +++ b/Sharp - MZ-80K_MiST/rtl/monrom.v @@ -14,11 +14,11 @@ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. 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defparam - altsyncram_component.clock_enable_input_a = "BYPASS", - altsyncram_component.clock_enable_output_a = "BYPASS", + altsyncram_component.clock_enable_input_a = "NORMAL", + altsyncram_component.clock_enable_output_a = "NORMAL", `ifdef NO_PLI - altsyncram_component.init_file = "80ktc.rif" + altsyncram_component.init_file = "./roms/Mon.rif" `else - altsyncram_component.init_file = "80ktc.hex" + altsyncram_component.init_file = "./roms/Mon.hex" `endif , altsyncram_component.intended_device_family = "Cyclone III", @@ -122,9 +122,9 @@ endmodule // Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC "0" // Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "8" // Retrieval info: PRIVATE: BlankMemory NUMERIC "0" -// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0" -// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0" -// Retrieval info: PRIVATE: Clken NUMERIC "0" +// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "1" +// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "1" +// Retrieval info: PRIVATE: Clken NUMERIC "1" // Retrieval info: PRIVATE: DataBusSeparated NUMERIC "1" // Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0" // Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A" @@ -133,7 +133,7 @@ endmodule // Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC "0" // Retrieval info: PRIVATE: JTAG_ID STRING "NONE" // Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0" -// Retrieval info: PRIVATE: MIFfilename STRING "80ktc.hex" +// Retrieval info: PRIVATE: MIFfilename STRING "./roms/Mon.hex" // Retrieval info: PRIVATE: NUMWORDS_A NUMERIC "32768" // Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0" // Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_A NUMERIC "3" @@ -146,11 +146,11 @@ endmodule // Retrieval info: PRIVATE: WRCONTROL_ACLR_A NUMERIC "0" // Retrieval info: PRIVATE: WidthAddr NUMERIC "15" // Retrieval info: PRIVATE: WidthData NUMERIC "8" -// Retrieval info: PRIVATE: rden NUMERIC "1" +// Retrieval info: PRIVATE: rden NUMERIC "0" // Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all -// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "BYPASS" -// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "BYPASS" -// Retrieval info: CONSTANT: INIT_FILE STRING "80ktc.hex" +// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "NORMAL" +// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "NORMAL" +// Retrieval info: CONSTANT: INIT_FILE STRING "./roms/Mon.hex" // Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone III" // Retrieval info: CONSTANT: LPM_HINT STRING "ENABLE_RUNTIME_MOD=NO" // Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram" @@ -164,15 +164,15 @@ endmodule // Retrieval info: CONSTANT: WIDTH_A NUMERIC "8" // Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "1" // Retrieval info: USED_PORT: address 0 0 15 0 INPUT NODEFVAL "address[14..0]" +// Retrieval info: USED_PORT: clken 0 0 0 0 INPUT VCC "clken" // Retrieval info: USED_PORT: clock 0 0 0 0 INPUT VCC "clock" // Retrieval info: USED_PORT: data 0 0 8 0 INPUT NODEFVAL "data[7..0]" // Retrieval info: USED_PORT: q 0 0 8 0 OUTPUT NODEFVAL "q[7..0]" -// Retrieval info: USED_PORT: rden 0 0 0 0 INPUT VCC "rden" // Retrieval info: USED_PORT: wren 0 0 0 0 INPUT NODEFVAL "wren" // Retrieval info: CONNECT: @address_a 0 0 15 0 address 0 0 15 0 // Retrieval info: CONNECT: @clock0 0 0 0 0 clock 0 0 0 0 +// Retrieval info: CONNECT: @clocken0 0 0 0 0 clken 0 0 0 0 // Retrieval info: CONNECT: @data_a 0 0 8 0 data 0 0 8 0 -// Retrieval info: CONNECT: @rden_a 0 0 0 0 rden 0 0 0 0 // Retrieval info: CONNECT: @wren_a 0 0 0 0 wren 0 0 0 0 // Retrieval info: CONNECT: q 0 0 8 0 @q_a 0 0 8 0 // Retrieval info: GEN_FILE: TYPE_NORMAL monrom.v TRUE diff --git a/Sharp - MZ-80K_MiST/rtl/mycom.v b/Sharp - MZ-80K_MiST/rtl/mycom.v deleted file mode 100644 index 7aed02a4..00000000 --- a/Sharp - MZ-80K_MiST/rtl/mycom.v +++ /dev/null @@ -1,139 +0,0 @@ - - -module mycom(CLK_50MHZ, BTN_NORTH,BTN_EAST,BTN_SOUTH, BTN_WEST, - VGA_RED, VGA_GREEN, VGA_BLUE, VGA_HSYNC, VGA_VSYNC, Pix_ce, - PS2_CLK, PS2_DATA, Turbo, - SW,LED,TP1); - input CLK_50MHZ; - input BTN_NORTH,BTN_EAST,BTN_SOUTH,BTN_WEST; - input PS2_CLK, PS2_DATA; - input Turbo; - output VGA_RED, VGA_GREEN, VGA_BLUE, VGA_HSYNC, VGA_VSYNC; - output Pix_ce; - input [3:0] SW; - output [7:0] LED; - output TP1; -// �N���b�N�̐��� - wire CLK_CPU; - reg CLK_2M = 0, CLK_31250 = 0; - reg [4:0] count_2M = 0; - reg [10:0] count_31250 = 0; - reg [32:0] clk_count = 0; - always @(posedge CLK_50MHZ) begin - clk_count <= clk_count + 1; - end - always @(posedge CLK_50MHZ) begin - count_2M <= count_2M >= 13 ? 0 : count_2M + 1; - count_31250 <= count_31250 >= 800 ? 0 : count_31250 + 1; - CLK_2M <= count_2M == 0 ? ~CLK_2M : CLK_2M; - CLK_31250 <= count_31250 == 0 ? ~CLK_31250 : CLK_31250; - end - assign CLK_CPU = Turbo ? clk_count[2] : clk_count[3]; -// assign CLK_CPU = clk_count[2]; // 6MHZ -// assign CLK_CPU = clk_count[3]; // 3MHZ - -// reset���H - wire reset; - reg reset1 = 1, reset2 = 1; - always @( posedge CLK_CPU ) begin - reset1 <= BTN_EAST; - reset2 <= reset1; - end - assign reset = reset1 | reset2; - -// Z80��WIRE���` - wire [15:0] cpu_addr; - wire [7:0] cpu_data_in, cpu_data_out; - wire mreq, iorq, rd, wr, busreq, busack, intack; - wire start, waitreq; - -// I/O�̎�� -wire [15:0]io_led,io_e000,io_e001,io_e002,io_8253,io_e008; - assign io_led = (cpu_addr[15:0] == 16'he300) & mreq; - assign io_e000 = (cpu_addr[15:0] == 16'he000) & mreq; - assign io_e001 = (cpu_addr[15:0] == 16'he001) & mreq; - assign io_e002 = (cpu_addr[15:0] == 16'he002) & mreq; - assign io_8253 = (cpu_addr[15:2] == 14'b11100000000001) & mreq; - assign io_e008 = (cpu_addr[15:0] == 16'he008) & mreq; - wire [7:0] io_switch = {BTN_NORTH,BTN_EAST,BTN_SOUTH, - BTN_WEST,SW[3:0]}; - reg [7:0] led_buf; - reg [7:0] sound_buf; - reg [3:0] key_no; - reg speaker_enable; - always @(posedge CLK_CPU or posedge reset) begin - if (reset) begin - led_buf <= 0; - sound_buf <= 0; - key_no <= 0; - speaker_enable <= 0; - end else begin - if ( io_led & wr ) begin - led_buf <= cpu_data_out; - end else if (io_e000 & wr ) begin - key_no <= cpu_data_out[3:0]; - end else if (io_e008 & wr ) begin - speaker_enable <= cpu_data_out[0]; - end - end - end - assign LED = led_buf; - -// Z80�̎�� - assign waitreq = start; - wire out0, out1, out2; - fz80 z80(.data_in(cpu_data_in), .data_out(cpu_data_out), - .reset_in(reset), .clk(CLK_CPU), - .mreq(mreq), .iorq(iorq), .rd(rd), .wr(wr), - .adr(cpu_addr), .waitreq(waitreq), - .nmireq(0), .intreq(out2 & 0), .busreq(busreq), .busack_out(busack), - .start(start)); -// 8253�̎�� (CLK0=2M CLK1=31.25K CLK2=OUT1) - wire [7:0] i8253_data_out; - i8253 i8253_1(.reset(reset), .clk(CLK_CPU), .addr(cpu_addr[1:0]), .data_out(i8253_data_out), .data_in(cpu_data_out), - .cs(io_8253 & ~start), .rd(rd), .wr(wr), - .clk0(CLK_2M), .clk1(CLK_31250), .clk2(out1), - .out0(out0), .out1(out1), .out2(out2) ); - -// KEYBOARD�̎�� - wire [7:0] ps2_data; - ps2 ps2_1(.clk(CLK_50MHZ), .reset(reset), .ps2_clk(PS2_CLK), .ps2_data(PS2_DATA), .cs(io_e001 & rd), .rd(rd), .addr(key_no), .data(ps2_data)); - -// MAIN RAM�̎�� - wire ram_select = (( cpu_addr[15:15] == 1'b0 || cpu_addr[15:12] == 4'b1000) & mreq) & ~busack; - wire ram_en, ram_we; - wire [7:0] ram_data_out, ram_data_in; - - monrom monrom(.address(cpu_addr),.clock(CLK_50MHZ),.data(ram_data_in), - .q(ram_data_out),.rden(ram_en),.wren(ram_we)); - assign ram_en = ram_select; - assign ram_we = wr; - assign ram_data_in = cpu_data_out; - -// VRAM�̎�� - wire vram_select = ((cpu_addr[15:11] == 5'b11010) & mreq) | busack; - wire [11:0] vram_addr; - wire vram_rd, vram_wr; - wire [7:0] vram_data, vram_data_in; - vram vram(.address(vram_addr),.clock(CLK_50MHZ), - .data(vram_data_in),.q(vram_data),.rden(vram_select),.wren(vram_wr)); - assign vram_data_in = (vram_select & wr) ? cpu_data_out : 8'hzz; - -// VGA�̎�� - wire [11:0] vga_addr; - vga vga1(.CLK_50MHZ(CLK_50MHZ), .VGA_RED(VGA_RED), .VGA_GREEN(VGA_GREEN), .VGA_BLUE(VGA_BLUE), - .VGA_HSYNC(VGA_HSYNC), .VGA_VSYNC(VGA_VSYNC), .Pix_ce(Pix_ce), - .VGA_ADDR(vga_addr), .VGA_DATA(vram_data), .BUS_REQ(busreq), .BUS_ACK(busack)); - assign vram_addr[11:0] = busack ? vga_addr[11:0] : cpu_addr[11:0]; - assign vram_rd = busack | rd; - assign vram_wr = busack ? 1'b0 : wr; -// Memory�A�N�Z�X - assign cpu_data_in = ( io_led & rd ) ? io_switch : - ( io_e001 & rd ) ? ps2_data : - ( io_e002 & rd ) ? {VGA_VSYNC, clk_count[24], 6'b0000000} : - ( io_8253 & rd ) ? i8253_data_out : - ( io_e008 & rd ) ? {7'b0000000, clk_count[19]} : // MUSIC���Ȃǂ�WAIT�ŏd�v - (vram_select & rd) ? vram_data : - (ram_select & rd) ? ram_data_out: 8'hzz; - assign TP1 = speaker_enable & out0; -endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/mz80k.sv b/Sharp - MZ-80K_MiST/rtl/mz80k.sv deleted file mode 100644 index d99dec2e..00000000 --- a/Sharp - MZ-80K_MiST/rtl/mz80k.sv +++ /dev/null @@ -1,136 +0,0 @@ -module mz80k -( - output LED, - output [5:0] VGA_R, - output [5:0] VGA_G, - output [5:0] VGA_B, - output VGA_HS, - output VGA_VS, - output AUDIO_L, - output AUDIO_R, - input SPI_SCK, - output SPI_DO, - input SPI_DI, - input SPI_SS2, - input SPI_SS3, - input CONF_DATA0, - input CLOCK_27 -); - -`include "rtl\build_id.v" - -localparam CONF_STR = { - "MZ80K;;", - "O2,CPU CLOCK ,6MHZ,3MHZ;", - "O34,Scandoubler Fx,None,HQ2x,CRT 25%,CRT 50%;", - "T6,Reset;", - "V,v1.00.",`BUILD_DATE -}; - - -wire clk_sys; -wire [31:0] status; -wire [1:0] buttons; -wire [1:0] switches; -wire [7:0] kbjoy; -wire [7:0] joystick_0; -wire [7:0] joystick_1; -wire scandoubler_disable; -wire ypbpr; -wire ps2_kbd_clk, ps2_kbd_data; -wire [7:0] audio; -//assign LED = 1; - -wire hblank, vblank; -wire ce_vid; -wire hs, vs; -wire r,g,b; - - -pll pll -( - .inclk0(CLOCK_27), - .c0(clk_sys) - ); - -video_mixer #(.LINE_LENGTH(640), .HALF_DEPTH(1)) video_mixer -( - .clk_sys(clk_sys), - .ce_pix(ce_vid), - .ce_pix_actual(ce_vid), - .SPI_SCK(SPI_SCK), - .SPI_SS3(SPI_SS3), - .SPI_DI(SPI_DI), - .R({r,r,r}), - .G({g,g,g}), - .B({b,b,b}), - .HSync(hs), - .VSync(vs), - .VGA_R(VGA_R), - .VGA_G(VGA_G), - .VGA_B(VGA_B), - .VGA_VS(VGA_VS), - .VGA_HS(VGA_HS), - .scandoubler_disable(1),//scandoubler_disable), - .scanlines(scandoubler_disable ? 2'b00 : {status[4:3] == 3, status[4:3] == 2}), - .hq2x(status[4:3]==1), - .ypbpr_full(1), - .line_start(0), - .mono(0) -); - - -mist_io #(.STRLEN(($size(CONF_STR)>>3))) mist_io -( - .clk_sys (clk_sys ), - .conf_str (CONF_STR ), - .SPI_SCK (SPI_SCK ), - .CONF_DATA0 (CONF_DATA0 ), - .SPI_SS2 (SPI_SS2 ), - .SPI_DO (SPI_DO ), - .SPI_DI (SPI_DI ), - .buttons (buttons ), - .switches (switches ), - .scandoubler_disable(scandoubler_disable), - .ypbpr (ypbpr ), - .ps2_kbd_clk (ps2_kbd_clk ), - .ps2_kbd_data (ps2_kbd_data ), - .joystick_0 (joystick_0 ), - .joystick_1 (joystick_1 ), - .status (status ) -); - -mycom mycom -( - .CLK_50MHZ(clk_sys), - .BTN_NORTH(), - .BTN_EAST((status[0] | status[6] | buttons[1])),//reset - .BTN_SOUTH(), - .BTN_WEST(), - .VGA_RED(r), - .VGA_GREEN(g), - .VGA_BLUE(b), - .VGA_HSYNC(hs), - .VGA_VSYNC(vs), - .Turbo(status[2]), - .Pix_ce(ce_vid), - .PS2_CLK(ps2_kbd_clk), - .PS2_DATA(ps2_kbd_data), - .SW(), - .LED(LED), - .TP1(audio) - ); - - - -dac dac -( - .clk_i(clk_sys), - .res_n_i(1), - .dac_i(audio), - .dac_o(AUDIO_L) - ); - -assign AUDIO_R = AUDIO_L; - -endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/mz80k_mist.sv b/Sharp - MZ-80K_MiST/rtl/mz80k_mist.sv new file mode 100644 index 00000000..271c2fa0 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/mz80k_mist.sv @@ -0,0 +1,150 @@ +module mz80k_mist( + input CLOCK_27, + output [5:0] VGA_R, + output [5:0] VGA_G, + output [5:0] VGA_B, + output VGA_HS, + output VGA_VS, + output LED, + output AUDIO_L, + output AUDIO_R, + input SPI_SCK, + output SPI_DO, + input SPI_DI, + input SPI_SS2, + input SPI_SS3, + input SPI_SS4, + input CONF_DATA0/*, + output [12:0] SDRAM_A, + inout [15:0] SDRAM_DQ, + output SDRAM_DQML, + output SDRAM_DQMH, + output SDRAM_nWE, + output SDRAM_nCAS, + output SDRAM_nRAS, + output SDRAM_nCS, + output [1:0] SDRAM_BA, + output SDRAM_CLK, + output SDRAM_CKE*/ +); + +`include "rtl\build_id.v" +assign LED = 1; +localparam CONF_STR = { + "Sharp MZ80K;MZF;", + // "O34,Scandoubler Fx,None,HQ2x,CRT 25%,CRT 50%;", + "O2,CPU Clock, 3Mhz, 6Mhz;", + "T5,Reset;", + "V,v0.2.",`BUILD_DATE + }; + + +wire clk_sys; +wire clk_12p5; +wire locked; +wire scandoubler_disable; +wire ypbpr; +wire ps2_kbd_clk, ps2_kbd_data; +wire [31:0] status; +wire [1:0] buttons; +wire [1:0] switches; +wire audio; +wire r, g, b; +wire hs, vs; +wire [7:0] kb_ext; +pll pll( + .areset(), + .inclk0(CLOCK_27), + .c0(clk_sys),//50.0Mhz + .c1(clk_12p5),//12.5Mhz + .locked(locked) + ); + +reg [7:0] reset_cnt; +always @(posedge clk_sys) begin + if(!locked || buttons[1] || status[0] || status[5]) + reset_cnt <= 8'h0; + else if(reset_cnt != 8'd255) + reset_cnt <= reset_cnt + 8'd1; +end + +wire reset = (reset_cnt != 8'd255); + +mist_io #(.STRLEN(($size(CONF_STR)>>3))) mist_io +( + .conf_str(CONF_STR), + .clk_sys(clk_sys), + .SPI_SCK(SPI_SCK), + .CONF_DATA0(CONF_DATA0), + .SPI_SS2(SPI_SS2), + .SPI_DO(SPI_DO), + .SPI_DI(SPI_DI), + .buttons(buttons), + .switches(switches), + .scandoubler_disable(scandoubler_disable), + .ypbpr(ypbpr), + .status(status), + .ps2_kbd_clk(ps2_kbd_clk), + .ps2_kbd_data(ps2_kbd_data) +); + +video_mixer #(.LINE_LENGTH(480), .HALF_DEPTH(1)) video_mixer +( + .clk_sys(clk_sys), + .ce_pix(clk_12p5), + .ce_pix_actual(clk_12p5), + .SPI_SCK(SPI_SCK), + .SPI_SS3(SPI_SS3), + .SPI_DI(SPI_DI), + .scanlines(scandoubler_disable ? 2'b00 : {status[4:3] == 3, status[4:3] == 2}), + .scandoubler_disable(1),//scandoubler_disable), + .hq2x(status[4:3]==1), + .ypbpr(ypbpr), + .ypbpr_full(1), + .R({r,r,r}), + .G({g,g,g}), + .B({b,b,b}), + .mono(0), + .HSync(hs), + .VSync(vs), + .line_start(0), + .VGA_R(VGA_R), + .VGA_G(VGA_G), + .VGA_B(VGA_B), + .VGA_VS(VGA_VS), + .VGA_HS(VGA_HS) +); + +sigma_delta_dac #(.MSBI(2)) sigma_delta_dac +( + .DACout(AUDIO_L), + .DACin({audio,audio,audio}), + .CLK(clk_sys), + .RESET(0) +); + +assign AUDIO_R = AUDIO_L; + +mz80k_top mz80k_top( + .CLK_50MHZ(clk_sys), + .RESET(reset), + .PS2_CLK(ps2_kbd_clk), + .PS2_DATA(ps2_kbd_data), + .VGA_RED(r), + .VGA_GREEN(g), + .VGA_BLUE(b), + .VGA_HSYNC(hs), + .VGA_VSYNC(vs), + .TURBO(status[2]), + .TP1(audio) + ); + +keyboard keyboard( + .clk(clk_sys), + .reset(0), + .ps2_kbd_clk(ps2_kbd_clk), + .ps2_kbd_data(ps2_kbd_data), + .joystick(kb_ext) + ); + +endmodule \ No newline at end of file diff --git a/Sharp - MZ-80K_MiST/rtl/mz80k_top.v b/Sharp - MZ-80K_MiST/rtl/mz80k_top.v new file mode 100644 index 00000000..17e885c2 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/mz80k_top.v @@ -0,0 +1,182 @@ + +module mz80k_top( + input CLK_50MHZ, + input RESET, + input PS2_CLK, + input PS2_DATA, + output VGA_RED, + output VGA_GREEN, + output VGA_BLUE, + output VGA_HSYNC, + output VGA_VSYNC, + input [7:0] SW, + input TURBO, + input SCREEN, + output TP1 + ); + + + wire CLK_CPU; + reg CLK_2M = 0, CLK_31250 = 0; + reg [4:0] count_2M = 0; + reg [10:0] count_31250 = 0; + reg [32:0] clk_count = 0; + + always @(posedge CLK_50MHZ) begin + clk_count <= clk_count + 1; + end + + always @(posedge CLK_50MHZ) begin + count_2M <= count_2M >= 13 ? 0 : count_2M + 1; + count_31250 <= count_31250 >= 800 ? 0 : count_31250 + 1; + CLK_2M <= count_2M == 0 ? ~CLK_2M : CLK_2M; + CLK_31250 <= count_31250 == 0 ? ~CLK_31250 : CLK_31250; + end + + assign CLK_CPU = TURBO ? clk_count[2] : clk_count[3]; // 3MHZ + +// Z80 + wire [15:0] cpu_addr; + wire [7:0] cpu_data_in, cpu_data_out; + wire mreq, iorq, rd, wr, busreq, busack, intack; + wire start, waitreq; + +// I/O + wire io_e000 = (cpu_addr[15:0] == 16'he000) & mreq; + wire io_e001 = (cpu_addr[15:0] == 16'he001) & mreq; + wire io_e002 = (cpu_addr[15:0] == 16'he002) & mreq; + wire io_8253 = (cpu_addr[15:2] == 14'b11100000000001) & mreq; + wire io_e008 = (cpu_addr[15:0] == 16'he008) & mreq; + + reg [3:0] key_no; + reg speaker_enable; + always @(posedge CLK_CPU or posedge RESET) begin + if (RESET) begin + key_no <= 0; + speaker_enable <= 0; + end else begin + if (io_e000 & wr ) begin + key_no <= cpu_data_out[3:0]; + end else if (io_e008 & wr ) begin + speaker_enable <= cpu_data_out[0]; + end + end + end + +// Z80 + assign waitreq = start; + wire out0, out1, out2; + fz80 z80( + .data_in(cpu_data_in), + .data_out(cpu_data_out), + .reset_in(RESET), + .clk(CLK_CPU), + .mreq(mreq), + .iorq(iorq), + .rd(rd), + .wr(wr), + .adr(cpu_addr), + .waitreq(waitreq), + .nmireq(0), + .intreq(out2 & 0), + .busreq(busreq), + .busack_out(busack), + .start(start) + ); + +// 8253(CLK0=2M CLK1=31.25K CLK2=OUT1) + wire [7:0] i8253_data_out; + i8253 i8253_1( + .reset(RESET), + .clk(CLK_CPU), + .addr(cpu_addr[1:0]), + .data_out(i8253_data_out), + .data_in(cpu_data_out), + .cs(io_8253 & ~start), + .rd(rd), + .wr(wr), + .clk0(CLK_2M), + .clk1(CLK_31250), + .clk2(out1), + .out0(out0), + .out1(out1), + .out2(out2) + ); + +// KEYBOARD + wire [7:0] ps2_dat; + ps2 ps2_1( + .clk(CLK_50MHZ), + .reset(RESET), + .ps2_clk(PS2_CLK), + .ps2_data(PS2_DATA), + .cs(io_e001 & rd), + .rd(rd), + .addr(key_no), + .data(ps2_dat) + ); + +// VGA + wire [11:0] vga_addr; + vga vga1( + .CLK_50MHZ(CLK_50MHZ), + .VGA_RED(VGA_RED), + .VGA_GREEN(VGA_GREEN), + .VGA_BLUE(VGA_BLUE), + .VGA_HSYNC(VGA_HSYNC), + .VGA_VSYNC(VGA_VSYNC), + .VGA_ADDR(vga_addr), + .VGA_DATA(vram_data), + .BUS_REQ(busreq), + .BUS_ACK(busack) + ); + +// MAIN RAM + wire ram_select = (( cpu_addr[15:15] == 1'b0 || cpu_addr[15:12] == 4'b1000) & mreq) & ~busack; + wire ram_en, ram_we; + wire [7:0] ram_data_out, ram_data_in; + + monrom mon_rom( + .address(cpu_addr), + .clock(CLK_50MHZ), + .data(ram_data_in), + .q(ram_data_out), + .clken(ram_en), + .wren(ram_we) + ); + + assign ram_en = ram_select; + assign ram_we = wr; + assign ram_data_in = cpu_data_out; + +// VRAM + wire vram_select = ((cpu_addr[15:11] == 5'b11010) & mreq) | busack; + wire [11:0] vram_addr; + wire vram_rd, vram_wr; + wire [7:0] vram_data, vram_data_in; + + ram2 ram2_2( + .address(vram_addr), + .clock(CLK_50MHZ), + .data(vram_data_in), + .q(vram_data), + .clken(vram_select), + .rden(vram_rd), + .wren(vram_wr) + ); + assign vram_data_in = (vram_select & wr) ? cpu_data_out : 8'hzz; + + + assign vram_addr[11:0] = busack ? vga_addr[11:0] : cpu_addr[11:0]; + assign vram_rd = busack | rd; + assign vram_wr = busack ? 1'b0 : wr; +// Memory + assign cpu_data_in = + ( io_e001 & rd ) ? ps2_dat : + ( io_e002 & rd ) ? {VGA_VSYNC, clk_count[24], 6'b0000000} : + ( io_8253 & rd ) ? i8253_data_out : + ( io_e008 & rd ) ? {7'b0000000, clk_count[19]} : // MUSIC���Ȃǂ�WAIT�ŏd�v + (vram_select & rd) ? vram_data : + (ram_select & rd) ? ram_data_out: 8'hzz; + assign TP1 = speaker_enable & out0; +endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/nu/monrom.v b/Sharp - MZ-80K_MiST/rtl/nu/monrom.v new file mode 100644 index 00000000..033cadbd --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/monrom.v @@ -0,0 +1,110 @@ +/******************************************************************************* +* This file is owned and controlled by Xilinx and must be used * +* solely for design, simulation, implementation and creation of * +* design files limited to Xilinx devices or technologies. Use * +* with non-Xilinx devices or technologies is expressly prohibited * +* and immediately terminates your license. * +* * +* XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" * +* SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR * +* XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION * +* AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION * +* OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS * +* IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT, * +* AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE * +* FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY DISCLAIMS ANY * +* WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE * +* IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR * +* REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF * +* INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS * +* FOR A PARTICULAR PURPOSE. * +* * +* Xilinx products are not intended for use in life support * +* appliances, devices, or systems. Use in such applications are * +* expressly prohibited. * +* * +* (c) Copyright 1995-2007 Xilinx, Inc. * +* All rights reserved. * +*******************************************************************************/ +// The synthesis directives "translate_off/translate_on" specified below are +// supported by Xilinx, Mentor Graphics and Synplicity synthesis +// tools. Ensure they are correct for your synthesis tool(s). + +// You must compile the wrapper file monrom.v when simulating +// the core, monrom. When compiling the wrapper file, be sure to +// reference the XilinxCoreLib Verilog simulation library. For detailed +// instructions, please refer to the "CORE Generator Help". + +`timescale 1ns/1ps + +module monrom( + addr, + clk, + din, + dout, + en, + we); + + +input [15 : 0] addr; +input clk; +input [7 : 0] din; +output [7 : 0] dout; +input en; +input we; + +// synthesis translate_off + + BLKMEMSP_V6_2 #( + .c_addr_width(16), + .c_default_data("0"), + .c_depth(36864), + .c_enable_rlocs(0), + .c_has_default_data(0), + .c_has_din(1), + .c_has_en(1), + .c_has_limit_data_pitch(0), + .c_has_nd(0), + .c_has_rdy(0), + .c_has_rfd(0), + .c_has_sinit(0), + .c_has_we(1), + .c_limit_data_pitch(18), + .c_mem_init_file("monrom.mif"), + .c_pipe_stages(0), + .c_reg_inputs(0), + .c_sinit_value("0"), + .c_width(8), + .c_write_mode(0), + .c_ybottom_addr("0"), + .c_yclk_is_rising(1), + .c_yen_is_high(1), + .c_yhierarchy("hierarchy1"), + .c_ymake_bmm(0), + .c_yprimitive_type("16kx1"), + .c_ysinit_is_high(1), + .c_ytop_addr("1024"), + .c_yuse_single_primitive(0), + .c_ywe_is_high(1), + .c_yydisable_warnings(1)) + inst ( + .ADDR(addr), + .CLK(clk), + .DIN(din), + .DOUT(dout), + .EN(en), + .WE(we), + .ND(), + .RFD(), + .RDY(), + .SINIT()); + + +// synthesis translate_on + +// XST black box declaration +// box_type "black_box" +// synthesis attribute box_type of monrom is "black_box" + +endmodule + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/monrom.vhd b/Sharp - MZ-80K_MiST/rtl/nu/monrom.vhd new file mode 100644 index 00000000..cfaad054 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/monrom.vhd @@ -0,0 +1,113 @@ +-------------------------------------------------------------------------------- +-- This file is owned and controlled by Xilinx and must be used -- +-- solely for design, simulation, implementation and creation of -- +-- design files limited to Xilinx devices or technologies. Use -- +-- with non-Xilinx devices or technologies is expressly prohibited -- +-- and immediately terminates your license. -- +-- -- +-- XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" -- +-- SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR -- +-- XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION -- +-- AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION -- +-- OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS -- +-- IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT, -- +-- AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE -- +-- FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY DISCLAIMS ANY -- +-- WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE -- +-- IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR -- +-- REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF -- +-- INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS -- +-- FOR A PARTICULAR PURPOSE. -- +-- -- +-- Xilinx products are not intended for use in life support -- +-- appliances, devices, or systems. Use in such applications are -- +-- expressly prohibited. -- +-- -- +-- (c) Copyright 1995-2007 Xilinx, Inc. -- +-- All rights reserved. -- +-------------------------------------------------------------------------------- +-- You must compile the wrapper file monrom.vhd when simulating +-- the core, monrom. When compiling the wrapper file, be sure to +-- reference the XilinxCoreLib VHDL simulation library. For detailed +-- instructions, please refer to the "CORE Generator Help". + +-- The synthesis directives "translate_off/translate_on" specified +-- below are supported by Xilinx, Mentor Graphics and Synplicity +-- synthesis tools. Ensure they are correct for your synthesis tool(s). + +LIBRARY ieee; +USE ieee.std_logic_1164.ALL; +-- synthesis translate_off +Library XilinxCoreLib; +-- synthesis translate_on +ENTITY monrom IS + port ( + addr: IN std_logic_VECTOR(15 downto 0); + clk: IN std_logic; + din: IN std_logic_VECTOR(7 downto 0); + dout: OUT std_logic_VECTOR(7 downto 0); + en: IN std_logic; + we: IN std_logic); +END monrom; + +ARCHITECTURE monrom_a OF monrom IS +-- synthesis translate_off +component wrapped_monrom + port ( + addr: IN std_logic_VECTOR(15 downto 0); + clk: IN std_logic; + din: IN std_logic_VECTOR(7 downto 0); + dout: OUT std_logic_VECTOR(7 downto 0); + en: IN std_logic; + we: IN std_logic); +end component; + +-- Configuration specification + for all : wrapped_monrom use entity XilinxCoreLib.blkmemsp_v6_2(behavioral) + generic map( + c_sinit_value => "0", + c_has_en => 1, + c_reg_inputs => 0, + c_yclk_is_rising => 1, + c_ysinit_is_high => 1, + c_ywe_is_high => 1, + c_yprimitive_type => "16kx1", + c_ytop_addr => "1024", + c_yhierarchy => "hierarchy1", + c_has_limit_data_pitch => 0, + c_has_rdy => 0, + c_write_mode => 0, + c_width => 8, + c_yuse_single_primitive => 0, + c_has_nd => 0, + c_has_we => 1, + c_enable_rlocs => 0, + c_has_rfd => 0, + c_has_din => 1, + c_ybottom_addr => "0", + c_pipe_stages => 0, + c_yen_is_high => 1, + c_depth => 36864, + c_has_default_data => 0, + c_limit_data_pitch => 18, + c_has_sinit => 0, + c_mem_init_file => "monrom.mif", + c_yydisable_warnings => 1, + c_default_data => "0", + c_ymake_bmm => 0, + c_addr_width => 16); +-- synthesis translate_on +BEGIN +-- synthesis translate_off +U0 : wrapped_monrom + port map ( + addr => addr, + clk => clk, + din => din, + dout => dout, + en => en, + we => we); +-- synthesis translate_on + +END monrom_a; + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/monrom.xco b/Sharp - MZ-80K_MiST/rtl/nu/monrom.xco new file mode 100644 index 00000000..908ee347 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/monrom.xco @@ -0,0 +1,64 @@ +############################################################## +# +# Xilinx Core Generator version J.40 +# Date: Mon Feb 25 18:49:53 2008 +# +############################################################## +# +# This file contains the customisation parameters for a +# Xilinx CORE Generator IP GUI. It is strongly recommended +# that you do not manually alter this file as it may cause +# unexpected and unsupported behavior. +# +############################################################## +# +# BEGIN Project Options +SET addpads = False +SET asysymbol = True +SET busformat = BusFormatAngleBracketNotRipped +SET createndf = False +SET designentry = VHDL +SET device = xc3s500e +SET devicefamily = spartan3e +SET flowvendor = Foundation_iSE +SET formalverification = False +SET foundationsym = False +SET implementationfiletype = Ngc +SET package = fg320 +SET removerpms = False +SET simulationfiles = Behavioral +SET speedgrade = -4 +SET verilogsim = True +SET vhdlsim = True +# END Project Options +# BEGIN Select +SELECT Single_Port_Block_Memory family Xilinx,_Inc. 6.2 +# END Select +# BEGIN Parameters +CSET active_clock_edge=Rising_Edge_Triggered +CSET additional_output_pipe_stages=0 +CSET coefficient_file=C:\FPGA\mycom\mz-sp5030.coe +CSET component_name=monrom +CSET depth=36864 +CSET disable_warning_messages=true +CSET enable_pin=true +CSET enable_pin_polarity=Active_High +CSET global_init_value=0 +CSET handshaking_pins=false +CSET has_limit_data_pitch=false +CSET init_pin=false +CSET init_value=0 +CSET initialization_pin_polarity=Active_High +CSET limit_data_pitch=18 +CSET load_init_file=true +CSET port_configuration=Read_And_Write +CSET primitive_selection=Optimize_For_Area +CSET register_inputs=false +CSET select_primitive=16kx1 +CSET width=8 +CSET write_enable_polarity=Active_High +CSET write_mode=Read_After_Write +# END Parameters +GENERATE +# CRC: 71eb081a + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/mycom_bench.v b/Sharp - MZ-80K_MiST/rtl/nu/mycom_bench.v new file mode 100644 index 00000000..a3ab4fa8 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/mycom_bench.v @@ -0,0 +1,32 @@ +`timescale 1ns/1ns +module mycom_bench; + reg CLK_50MHZ; + reg BTN_NORTH,BTN_EAST,BTN_SOUTH,BTN_WEST; + reg [3:0] SW; + wire [7:0] LED; + wire VGA_RED, VGA_GREEN, VGA_BLUE, VGA_HSYNC, VGA_VSYNC; + reg PS2_CLK, PS2_DATA; + wire TP1; + + mycom mycom_1(CLK_50MHZ, BTN_NORTH,BTN_EAST,BTN_SOUTH,BTN_WEST, + VGA_RED, VGA_GREEN, VGA_BLUE, VGA_HSYNC, VGA_VSYNC, + PS2_CLK, PS2_DATA, + SW, LED, TP1); + + initial begin + CLK_50MHZ <= 0; + BTN_NORTH <= 1; + BTN_EAST <= 0; + BTN_SOUTH <= 0; + BTN_WEST <= 0; + PS2_CLK <= 0; + PS2_DATA <= 0; + SW <= 5; + #400000 + $finish; + end + + always #1 begin + CLK_50MHZ <= ~CLK_50MHZ; + end +endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/nu/ram2.v b/Sharp - MZ-80K_MiST/rtl/nu/ram2.v new file mode 100644 index 00000000..c5cd0367 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/ram2.v @@ -0,0 +1,110 @@ +/******************************************************************************* +* This file is owned and controlled by Xilinx and must be used * +* solely for design, simulation, implementation and creation of * +* design files limited to Xilinx devices or technologies. Use * +* with non-Xilinx devices or technologies is expressly prohibited * +* and immediately terminates your license. * +* * +* XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" * +* SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR * +* XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION * +* AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION * +* OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS * +* IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT, * +* AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE * +* FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY DISCLAIMS ANY * +* WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE * +* IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR * +* REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF * +* INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS * +* FOR A PARTICULAR PURPOSE. * +* * +* Xilinx products are not intended for use in life support * +* appliances, devices, or systems. Use in such applications are * +* expressly prohibited. * +* * +* (c) Copyright 1995-2007 Xilinx, Inc. * +* All rights reserved. * +*******************************************************************************/ +// The synthesis directives "translate_off/translate_on" specified below are +// supported by Xilinx, Mentor Graphics and Synplicity synthesis +// tools. Ensure they are correct for your synthesis tool(s). + +// You must compile the wrapper file ram2.v when simulating +// the core, ram2. When compiling the wrapper file, be sure to +// reference the XilinxCoreLib Verilog simulation library. For detailed +// instructions, please refer to the "CORE Generator Help". + +`timescale 1ns/1ps + +module ram2( + addr, + clk, + din, + dout, + en, + we); + + +input [10 : 0] addr; +input clk; +input [7 : 0] din; +output [7 : 0] dout; +input en; +input we; + +// synthesis translate_off + + BLKMEMSP_V6_2 #( + .c_addr_width(11), + .c_default_data("0"), + .c_depth(2048), + .c_enable_rlocs(0), + .c_has_default_data(1), + .c_has_din(1), + .c_has_en(1), + .c_has_limit_data_pitch(0), + .c_has_nd(0), + .c_has_rdy(0), + .c_has_rfd(0), + .c_has_sinit(0), + .c_has_we(1), + .c_limit_data_pitch(18), + .c_mem_init_file("mif_file_16_1"), + .c_pipe_stages(0), + .c_reg_inputs(0), + .c_sinit_value("0"), + .c_width(8), + .c_write_mode(0), + .c_ybottom_addr("0"), + .c_yclk_is_rising(1), + .c_yen_is_high(1), + .c_yhierarchy("hierarchy1"), + .c_ymake_bmm(0), + .c_yprimitive_type("16kx1"), + .c_ysinit_is_high(1), + .c_ytop_addr("1024"), + .c_yuse_single_primitive(0), + .c_ywe_is_high(1), + .c_yydisable_warnings(1)) + inst ( + .ADDR(addr), + .CLK(clk), + .DIN(din), + .DOUT(dout), + .EN(en), + .WE(we), + .ND(), + .RFD(), + .RDY(), + .SINIT()); + + +// synthesis translate_on + +// XST black box declaration +// box_type "black_box" +// synthesis attribute box_type of ram2 is "black_box" + +endmodule + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/ram2.vhd b/Sharp - MZ-80K_MiST/rtl/nu/ram2.vhd new file mode 100644 index 00000000..ae14fb79 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/ram2.vhd @@ -0,0 +1,113 @@ +-------------------------------------------------------------------------------- +-- This file is owned and controlled by Xilinx and must be used -- +-- solely for design, simulation, implementation and creation of -- +-- design files limited to Xilinx devices or technologies. Use -- +-- with non-Xilinx devices or technologies is expressly prohibited -- +-- and immediately terminates your license. -- +-- -- +-- XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" -- +-- SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR -- +-- XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION -- +-- AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION -- +-- OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS -- +-- IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT, -- +-- AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE -- +-- FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY DISCLAIMS ANY -- +-- WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE -- +-- IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR -- +-- REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF -- +-- INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS -- +-- FOR A PARTICULAR PURPOSE. -- +-- -- +-- Xilinx products are not intended for use in life support -- +-- appliances, devices, or systems. Use in such applications are -- +-- expressly prohibited. -- +-- -- +-- (c) Copyright 1995-2007 Xilinx, Inc. -- +-- All rights reserved. -- +-------------------------------------------------------------------------------- +-- You must compile the wrapper file ram2.vhd when simulating +-- the core, ram2. When compiling the wrapper file, be sure to +-- reference the XilinxCoreLib VHDL simulation library. For detailed +-- instructions, please refer to the "CORE Generator Help". + +-- The synthesis directives "translate_off/translate_on" specified +-- below are supported by Xilinx, Mentor Graphics and Synplicity +-- synthesis tools. Ensure they are correct for your synthesis tool(s). + +LIBRARY ieee; +USE ieee.std_logic_1164.ALL; +-- synthesis translate_off +Library XilinxCoreLib; +-- synthesis translate_on +ENTITY ram2 IS + port ( + addr: IN std_logic_VECTOR(10 downto 0); + clk: IN std_logic; + din: IN std_logic_VECTOR(7 downto 0); + dout: OUT std_logic_VECTOR(7 downto 0); + en: IN std_logic; + we: IN std_logic); +END ram2; + +ARCHITECTURE ram2_a OF ram2 IS +-- synthesis translate_off +component wrapped_ram2 + port ( + addr: IN std_logic_VECTOR(10 downto 0); + clk: IN std_logic; + din: IN std_logic_VECTOR(7 downto 0); + dout: OUT std_logic_VECTOR(7 downto 0); + en: IN std_logic; + we: IN std_logic); +end component; + +-- Configuration specification + for all : wrapped_ram2 use entity XilinxCoreLib.blkmemsp_v6_2(behavioral) + generic map( + c_sinit_value => "0", + c_has_en => 1, + c_reg_inputs => 0, + c_yclk_is_rising => 1, + c_ysinit_is_high => 1, + c_ywe_is_high => 1, + c_yprimitive_type => "16kx1", + c_ytop_addr => "1024", + c_yhierarchy => "hierarchy1", + c_has_limit_data_pitch => 0, + c_has_rdy => 0, + c_write_mode => 0, + c_width => 8, + c_yuse_single_primitive => 0, + c_has_nd => 0, + c_has_we => 1, + c_enable_rlocs => 0, + c_has_rfd => 0, + c_has_din => 1, + c_ybottom_addr => "0", + c_pipe_stages => 0, + c_yen_is_high => 1, + c_depth => 2048, + c_has_default_data => 1, + c_limit_data_pitch => 18, + c_has_sinit => 0, + c_yydisable_warnings => 1, + c_mem_init_file => "mif_file_16_1", + c_default_data => "0", + c_ymake_bmm => 0, + c_addr_width => 11); +-- synthesis translate_on +BEGIN +-- synthesis translate_off +U0 : wrapped_ram2 + port map ( + addr => addr, + clk => clk, + din => din, + dout => dout, + en => en, + we => we); +-- synthesis translate_on + +END ram2_a; + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/ram2.xco b/Sharp - MZ-80K_MiST/rtl/nu/ram2.xco new file mode 100644 index 00000000..3e011199 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/ram2.xco @@ -0,0 +1,63 @@ +############################################################## +# +# Xilinx Core Generator version J.40 +# Date: Sun Feb 24 16:19:11 2008 +# +############################################################## +# +# This file contains the customisation parameters for a +# Xilinx CORE Generator IP GUI. It is strongly recommended +# that you do not manually alter this file as it may cause +# unexpected and unsupported behavior. +# +############################################################## +# +# BEGIN Project Options +SET addpads = False +SET asysymbol = True +SET busformat = BusFormatAngleBracketNotRipped +SET createndf = False +SET designentry = VHDL +SET device = xc3s500e +SET devicefamily = spartan3e +SET flowvendor = Foundation_iSE +SET formalverification = False +SET foundationsym = False +SET implementationfiletype = Ngc +SET package = fg320 +SET removerpms = False +SET simulationfiles = Behavioral +SET speedgrade = -4 +SET verilogsim = True +SET vhdlsim = True +# END Project Options +# BEGIN Select +SELECT Single_Port_Block_Memory family Xilinx,_Inc. 6.2 +# END Select +# BEGIN Parameters +CSET active_clock_edge=Rising_Edge_Triggered +CSET additional_output_pipe_stages=0 +CSET component_name=ram2 +CSET depth=2048 +CSET disable_warning_messages=true +CSET enable_pin=true +CSET enable_pin_polarity=Active_High +CSET global_init_value=0 +CSET handshaking_pins=false +CSET has_limit_data_pitch=false +CSET init_pin=false +CSET init_value=0 +CSET initialization_pin_polarity=Active_High +CSET limit_data_pitch=18 +CSET load_init_file=false +CSET port_configuration=Read_And_Write +CSET primitive_selection=Optimize_For_Area +CSET register_inputs=false +CSET select_primitive=16kx1 +CSET width=8 +CSET write_enable_polarity=Active_High +CSET write_mode=Read_After_Write +# END Parameters +GENERATE +# CRC: 2b8d682f + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/rom.v b/Sharp - MZ-80K_MiST/rtl/nu/rom.v new file mode 100644 index 00000000..567927e6 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/rom.v @@ -0,0 +1,21 @@ +module rom(clk, addr, data); + input clk; + input [10:0] addr; + output [7:0] data; + reg [7:0] data; + always @(posedge clk) begin + case (addr) + 11'h000: data = 8'h21; + 11'h001: data = 8'h00; + 11'h002: data = 8'hd0; + 11'h003: data = 8'h3e; + 11'h004: data = 8'h00; + 11'h005: data = 8'h77; + 11'h006: data = 8'h23; + 11'h007: data = 8'h3c; + 11'h008: data = 8'h18; + 11'h009: data = 8'hfb; + default: data = 8'hXX; + endcase + end +endmodule \ No newline at end of file diff --git a/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.v b/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.v new file mode 100644 index 00000000..f3a91ecd --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.v @@ -0,0 +1,106 @@ +/******************************************************************************* +* This file is owned and controlled by Xilinx and must be used * +* solely for design, simulation, implementation and creation of * +* design files limited to Xilinx devices or technologies. Use * +* with non-Xilinx devices or technologies is expressly prohibited * +* and immediately terminates your license. * +* * +* XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" * +* SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR * +* XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION * +* AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION * +* OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS * +* IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT, * +* AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE * +* FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY DISCLAIMS ANY * +* WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE * +* IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR * +* REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF * +* INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS * +* FOR A PARTICULAR PURPOSE. * +* * +* Xilinx products are not intended for use in life support * +* appliances, devices, or systems. Use in such applications are * +* expressly prohibited. * +* * +* (c) Copyright 1995-2007 Xilinx, Inc. * +* All rights reserved. * +*******************************************************************************/ +// The synthesis directives "translate_off/translate_on" specified below are +// supported by Xilinx, Mentor Graphics and Synplicity synthesis +// tools. Ensure they are correct for your synthesis tool(s). + +// You must compile the wrapper file rom_2k.v when simulating +// the core, rom_2k. When compiling the wrapper file, be sure to +// reference the XilinxCoreLib Verilog simulation library. For detailed +// instructions, please refer to the "CORE Generator Help". + +`timescale 1ns/1ps + +module rom_2k( + addr, + clk, + dout, + en); + + +input [10 : 0] addr; +input clk; +output [7 : 0] dout; +input en; + +// synthesis translate_off + + BLKMEMSP_V6_2 #( + .c_addr_width(11), + .c_default_data("0"), + .c_depth(2048), + .c_enable_rlocs(0), + .c_has_default_data(0), + .c_has_din(0), + .c_has_en(1), + .c_has_limit_data_pitch(0), + .c_has_nd(0), + .c_has_rdy(0), + .c_has_rfd(0), + .c_has_sinit(0), + .c_has_we(0), + .c_limit_data_pitch(18), + .c_mem_init_file("rom_2k.mif"), + .c_pipe_stages(0), + .c_reg_inputs(0), + .c_sinit_value("0"), + .c_width(8), + .c_write_mode(0), + .c_ybottom_addr("0"), + .c_yclk_is_rising(1), + .c_yen_is_high(1), + .c_yhierarchy("hierarchy1"), + .c_ymake_bmm(0), + .c_yprimitive_type("16kx1"), + .c_ysinit_is_high(1), + .c_ytop_addr("1024"), + .c_yuse_single_primitive(0), + .c_ywe_is_high(1), + .c_yydisable_warnings(1)) + inst ( + .ADDR(addr), + .CLK(clk), + .DOUT(dout), + .EN(en), + .DIN(), + .ND(), + .RFD(), + .RDY(), + .SINIT(), + .WE()); + + +// synthesis translate_on + +// XST black box declaration +// box_type "black_box" +// synthesis attribute box_type of rom_2k is "black_box" + +endmodule + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.vhd b/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.vhd new file mode 100644 index 00000000..f292dfea --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.vhd @@ -0,0 +1,107 @@ +-------------------------------------------------------------------------------- +-- This file is owned and controlled by Xilinx and must be used -- +-- solely for design, simulation, implementation and creation of -- +-- design files limited to Xilinx devices or technologies. Use -- +-- with non-Xilinx devices or technologies is expressly prohibited -- +-- and immediately terminates your license. -- +-- -- +-- XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" -- +-- SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR -- +-- XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION -- +-- AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION -- +-- OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS -- +-- IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT, -- +-- AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE -- +-- FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY DISCLAIMS ANY -- +-- WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE -- +-- IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR -- +-- REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF -- +-- INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS -- +-- FOR A PARTICULAR PURPOSE. -- +-- -- +-- Xilinx products are not intended for use in life support -- +-- appliances, devices, or systems. Use in such applications are -- +-- expressly prohibited. -- +-- -- +-- (c) Copyright 1995-2007 Xilinx, Inc. -- +-- All rights reserved. -- +-------------------------------------------------------------------------------- +-- You must compile the wrapper file rom_2k.vhd when simulating +-- the core, rom_2k. When compiling the wrapper file, be sure to +-- reference the XilinxCoreLib VHDL simulation library. For detailed +-- instructions, please refer to the "CORE Generator Help". + +-- The synthesis directives "translate_off/translate_on" specified +-- below are supported by Xilinx, Mentor Graphics and Synplicity +-- synthesis tools. Ensure they are correct for your synthesis tool(s). + +LIBRARY ieee; +USE ieee.std_logic_1164.ALL; +-- synthesis translate_off +Library XilinxCoreLib; +-- synthesis translate_on +ENTITY rom_2k IS + port ( + addr: IN std_logic_VECTOR(10 downto 0); + clk: IN std_logic; + dout: OUT std_logic_VECTOR(7 downto 0); + en: IN std_logic); +END rom_2k; + +ARCHITECTURE rom_2k_a OF rom_2k IS +-- synthesis translate_off +component wrapped_rom_2k + port ( + addr: IN std_logic_VECTOR(10 downto 0); + clk: IN std_logic; + dout: OUT std_logic_VECTOR(7 downto 0); + en: IN std_logic); +end component; + +-- Configuration specification + for all : wrapped_rom_2k use entity XilinxCoreLib.blkmemsp_v6_2(behavioral) + generic map( + c_sinit_value => "0", + c_has_en => 1, + c_reg_inputs => 0, + c_yclk_is_rising => 1, + c_ysinit_is_high => 1, + c_ywe_is_high => 1, + c_yprimitive_type => "16kx1", + c_ytop_addr => "1024", + c_yhierarchy => "hierarchy1", + c_has_limit_data_pitch => 0, + c_has_rdy => 0, + c_write_mode => 0, + c_width => 8, + c_yuse_single_primitive => 0, + c_has_nd => 0, + c_has_we => 0, + c_enable_rlocs => 0, + c_has_rfd => 0, + c_has_din => 0, + c_ybottom_addr => "0", + c_pipe_stages => 0, + c_yen_is_high => 1, + c_depth => 2048, + c_has_default_data => 0, + c_limit_data_pitch => 18, + c_has_sinit => 0, + c_mem_init_file => "rom_2k.mif", + c_yydisable_warnings => 1, + c_default_data => "0", + c_ymake_bmm => 0, + c_addr_width => 11); +-- synthesis translate_on +BEGIN +-- synthesis translate_off +U0 : wrapped_rom_2k + port map ( + addr => addr, + clk => clk, + dout => dout, + en => en); +-- synthesis translate_on + +END rom_2k_a; + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.xco b/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.xco new file mode 100644 index 00000000..c13dca24 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/rom_2k.xco @@ -0,0 +1,64 @@ +############################################################## +# +# Xilinx Core Generator version J.40 +# Date: Fri Feb 22 02:27:21 2008 +# +############################################################## +# +# This file contains the customisation parameters for a +# Xilinx CORE Generator IP GUI. It is strongly recommended +# that you do not manually alter this file as it may cause +# unexpected and unsupported behavior. +# +############################################################## +# +# BEGIN Project Options +SET addpads = False +SET asysymbol = True +SET busformat = BusFormatAngleBracketNotRipped +SET createndf = False +SET designentry = VHDL +SET device = xc3s500e +SET devicefamily = spartan3e +SET flowvendor = Foundation_iSE +SET formalverification = False +SET foundationsym = False +SET implementationfiletype = Ngc +SET package = fg320 +SET removerpms = False +SET simulationfiles = Behavioral +SET speedgrade = -4 +SET verilogsim = True +SET vhdlsim = True +# END Project Options +# BEGIN Select +SELECT Single_Port_Block_Memory family Xilinx,_Inc. 6.2 +# END Select +# BEGIN Parameters +CSET active_clock_edge=Rising_Edge_Triggered +CSET additional_output_pipe_stages=0 +CSET coefficient_file=C:\FPGA\mycom\cg_rom.coe +CSET component_name=rom_2k +CSET depth=2048 +CSET disable_warning_messages=true +CSET enable_pin=true +CSET enable_pin_polarity=Active_High +CSET global_init_value=0 +CSET handshaking_pins=false +CSET has_limit_data_pitch=false +CSET init_pin=false +CSET init_value=0 +CSET initialization_pin_polarity=Active_High +CSET limit_data_pitch=18 +CSET load_init_file=true +CSET port_configuration=Read_Only +CSET primitive_selection=Optimize_For_Area +CSET register_inputs=false +CSET select_primitive=16kx1 +CSET width=8 +CSET write_enable_polarity=Active_High +CSET write_mode=Read_After_Write +# END Parameters +GENERATE +# CRC: e5516405 + diff --git a/Sharp - MZ-80K_MiST/rtl/nu/spartan3e.ucf b/Sharp - MZ-80K_MiST/rtl/nu/spartan3e.ucf new file mode 100644 index 00000000..a0c87e43 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/nu/spartan3e.ucf @@ -0,0 +1,276 @@ +##################################################### +### SPARTAN-3E STARTER KIT BOARD CONSTRAINTS FILE +##################################################### +# ==== Analog-to-Digital Converter (ADC) ==== +# some connections shared with SPI Flash, DAC, ADC, and AMP +NET "AD_CONV" LOC = "P11" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ; +# ==== Programmable Gain Amplifier (AMP) ==== +# some connections shared with SPI Flash, DAC, ADC, and AMP +NET "AMP_CS" LOC = "N7" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ; +NET "AMP_DOUT" LOC = "E18" | IOSTANDARD = LVCMOS33 ; +NET "AMP_SHDN" LOC = "P7" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ; +# ==== Pushbuttons (BTN) ==== +NET "BTN_EAST" LOC = "H13" | IOSTANDARD = LVTTL | PULLDOWN ; +NET "BTN_NORTH" LOC = "V4" | IOSTANDARD = LVTTL | PULLDOWN ; +NET "BTN_SOUTH" LOC = "K17" | IOSTANDARD = LVTTL | PULLDOWN ; +NET "BTN_WEST" LOC = "D18" | IOSTANDARD = LVTTL | PULLDOWN ; +# ==== Clock inputs (CLK) ==== +NET "CLK_50MHZ" LOC = "C9" | IOSTANDARD = LVCMOS33 ; +# Define clock period for 50 MHz oscillator (40%/60% duty-cycle) +#NET "CLK_50MHZ" PERIOD = 20.0ns HIGH 40%; +NET "CLK_AUX" LOC = "B8" | IOSTANDARD = LVCMOS33 ; +NET "CLK_SMA" LOC = "A10" | IOSTANDARD = LVCMOS33 ; +# ==== Digital-to-Analog Converter (DAC) ==== +# some connections shared with SPI Flash, DAC, ADC, and AMP +NET "DAC_CLR" LOC = "P8" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "DAC_CS" LOC = "N8" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +# ==== 1-Wire Secure EEPROM (DS) +NET "DS_WIRE" LOC = "U4" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +# ==== Ethernet PHY (E) ==== +NET "E_COL" LOC = "U6" | IOSTANDARD = LVCMOS33 ; +NET "E_CRS" LOC = "U13" | IOSTANDARD = LVCMOS33 ; +NET "E_MDC" LOC = "P9" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "E_MDIO" LOC = "U5" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "E_RX_CLK" LOC = "V3" | IOSTANDARD = LVCMOS33 ; +NET "E_RX_DV" LOC = "V2" | IOSTANDARD = LVCMOS33 ; +NET "E_RXD<0>" LOC = "V8" | IOSTANDARD = LVCMOS33 ; +NET "E_RXD<1>" LOC = "T11" | IOSTANDARD = LVCMOS33 ; +NET "E_RXD<2>" LOC = "U11" | IOSTANDARD = LVCMOS33 ; +NET "E_RXD<3>" LOC = "V14" | IOSTANDARD = LVCMOS33 ; +NET "E_RXD<4>" LOC = "U14" | IOSTANDARD = LVCMOS33 ; +NET "E_TX_CLK" LOC = "T7" | IOSTANDARD = LVCMOS33 ; +NET "E_TX_EN" LOC = "P15" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "E_TXD<0>" LOC = "R11" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "E_TXD<1>" LOC = "T15" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "E_TXD<2>" LOC = "R5" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "E_TXD<3>" LOC = "T5" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "E_TXD<4>" LOC = "R6" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +# ==== FPGA Configuration Mode, INIT_B Pins (FPGA) ==== +NET "FPGA_M0" LOC = "M10" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "FPGA_M1" LOC = "V11" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "FPGA_M2" LOC = "T10" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 8 ; +NET "FPGA_INIT_B" LOC = "T3" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 4 ; +NET "FPGA_RDWR_B" LOC = "U10" | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 4 ; +NET "FPGA_HSWAP" LOC = "B3" | IOSTANDARD = LVCMOS33 ; +# ==== FX2 Connector (FX2) ==== +NET "FX2_CLKIN" LOC = "E10" | IOSTANDARD = LVCMOS33 ; +NET "FX2_CLKIO" LOC = "D9" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_CLKOUT" LOC = "D10" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +# These four connections are shared with the J1 6-pin accessory header +NET "FX2_IO<1>" LOC = "B4" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<2>" LOC = "A4" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<3>" LOC = "D5" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<4>" LOC = "C5" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +# These four connections are shared with the J2 6-pin accessory header +NET "FX2_IO<5>" LOC = "A6" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<6>" LOC = "B6" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<7>" LOC = "E7" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<8>" LOC = "F7" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +# These four connections are shared with the J4 6-pin accessory header +NET "TP1" LOC = "D7" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<10>" LOC = "C7" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<11>" LOC = "F8" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<12>" LOC = "E8" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +# The discrete LEDs are shared with the following 8 FX2 connections +#NET "FX2_IO<13>" LOC = "F9" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +#NET "FX2_IO<14>" LOC = "E9" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +#NET "FX2_IO<15>" LOC = "D11" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +#NET "FX2_IO<16>" LOC = "C11" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +#NET "FX2_IO<17>" LOC = "F11" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +#NET "FX2_IO<18>" LOC = "E11" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +#NET "FX2_IO<19>" LOC = "E12" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +#NET "FX2_IO<20>" LOC = "F12" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<21>" LOC = "A13" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<22>" LOC = "B13" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<23>" LOC = "A14" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<24>" LOC = "B14" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<25>" LOC = "C14" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<26>" LOC = "D14" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<27>" LOC = "A16" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<28>" LOC = "B16" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<29>" LOC = "E13" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<30>" LOC = "C4" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<31>" LOC = "B11" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<32>" LOC = "A11" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<33>" LOC = "A8" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<34>" LOC = "G9" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IP<35>" LOC = "D12" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IP<36>" LOC = "C12" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IP<37>" LOC = "A15" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IP<38>" LOC = "B15" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IO<39>" LOC = "C3" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +NET "FX2_IP<40>" LOC = "C15" | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8 ; +# ==== 6-pin header J1 ==== +# These are shared connections with the FX2 connector +#NET "J1<0>" LOC = "B4" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J1<1>" LOC = "A4" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J1<2>" LOC = "D5" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J1<3>" LOC = "C5" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +# ==== 6-pin header J2 ==== +# These are shared connections with the FX2 connector +#NET "J2<0>" LOC = "A6" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J2<1>" LOC = "B6" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J2<2>" LOC = "E7" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J2<3>" LOC = "F7" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +# ==== 6-pin header J4 ==== +# These are shared connections with the FX2 connector +#NET "J4<0>" LOC = "D7" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J4<1>" LOC = "C7" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J4<2>" LOC = "F8" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +#NET "J4<3>" LOC = "E8" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 6 ; +# ==== Character LCD (LCD) ==== +NET "LCD_E" LOC = "M18" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "LCD_RS" LOC = "L18" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "LCD_RW" LOC = "L17" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +# LCD data connections are shared with StrataFlash connections SF_D<11:8> +#NET "SF_D<8>" LOC = "R15" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +#NET "SF_D<9>" LOC = "R16" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +#NET "SF_D<10>" LOC = "P17" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +#NET "SF_D<11>" LOC = "M15" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +# ==== Discrete LEDs (LED) ==== +# These are shared connections with the FX2 connector +NET "LED<0>" LOC = "F12" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +NET "LED<1>" LOC = "E12" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +NET "LED<2>" LOC = "E11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +NET "LED<3>" LOC = "F11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +NET "LED<4>" LOC = "C11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +NET "LED<5>" LOC = "D11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +NET "LED<6>" LOC = "E9" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +NET "LED<7>" LOC = "F9" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8 ; +# ==== PS/2 Mouse/Keyboard Port (PS2) ==== +NET "PS2_CLK" LOC = "G14" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ; +NET "PS2_DATA" LOC = "G13" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ; +# ==== Rotary Pushbutton Switch (ROT) ==== +NET "ROT_A" LOC = "K18" | IOSTANDARD = LVTTL | PULLUP ; +NET "ROT_B" LOC = "G18" | IOSTANDARD = LVTTL | PULLUP ; +NET "ROT_CENTER" LOC = "V16" | IOSTANDARD = LVTTL | PULLDOWN ; +# ==== RS-232 Serial Ports (RS232) ==== +NET "RS232_DCE_RXD" LOC = "R7" | IOSTANDARD = LVTTL ; +NET "RS232_DCE_TXD" LOC = "M14" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ; +NET "RS232_DTE_RXD" LOC = "U8" | IOSTANDARD = LVTTL ; +NET "RS232_DTE_TXD" LOC = "M13" | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = SLOW ; +# ==== DDR SDRAM (SD) ==== (I/O Bank 3, VCCO=2.5V) +NET "SD_A<0>" LOC = "T1" | IOSTANDARD = SSTL2_I ; +NET "SD_A<1>" LOC = "R3" | IOSTANDARD = SSTL2_I ; +NET "SD_A<2>" LOC = "R2" | IOSTANDARD = SSTL2_I ; +NET "SD_A<3>" LOC = "P1" | IOSTANDARD = SSTL2_I ; +NET "SD_A<4>" LOC = "F4" | IOSTANDARD = SSTL2_I ; +NET "SD_A<5>" LOC = "H4" | IOSTANDARD = SSTL2_I ; +NET "SD_A<6>" LOC = "H3" | IOSTANDARD = SSTL2_I ; +NET "SD_A<7>" LOC = "H1" | IOSTANDARD = SSTL2_I ; +NET "SD_A<8>" LOC = "H2" | IOSTANDARD = SSTL2_I ; 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+NET "SF_A<1>" LOC = "J13" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<2>" LOC = "J12" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<3>" LOC = "J14" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<4>" LOC = "J15" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<5>" LOC = "J16" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<6>" LOC = "J17" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<7>" LOC = "K14" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<8>" LOC = "K15" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<9>" LOC = "K12" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<10>" LOC = "K13" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<11>" LOC = "L15" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<12>" LOC = "L16" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; +NET "SF_A<13>" LOC = "T18" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; 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+NET "GCLK10" LOC = "C9" | IOSTANDARD = LVCMOS33 | DRIVE = 4 | SLEW = SLOW ; \ No newline at end of file diff --git a/Sharp - MZ-80K_MiST/rtl/pll.qip b/Sharp - MZ-80K_MiST/rtl/pll.qip deleted file mode 100644 index 48665362..00000000 --- a/Sharp - MZ-80K_MiST/rtl/pll.qip +++ /dev/null @@ -1,4 +0,0 @@ -set_global_assignment -name IP_TOOL_NAME "ALTPLL" -set_global_assignment -name IP_TOOL_VERSION "13.1" -set_global_assignment -name VHDL_FILE [file join $::quartus(qip_path) "pll.vhd"] -set_global_assignment -name MISC_FILE [file join $::quartus(qip_path) "pll.ppf"] diff --git a/Sharp - MZ-80K_MiST/rtl/pll.v b/Sharp - MZ-80K_MiST/rtl/pll.v new file mode 100644 index 00000000..6bb0861c --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/pll.v @@ -0,0 +1,348 @@ +// megafunction wizard: %ALTPLL% +// GENERATION: STANDARD +// VERSION: WM1.0 +// MODULE: altpll + +// ============================================================ +// File Name: pll.v +// Megafunction Name(s): +// altpll +// +// Simulation Library Files(s): +// altera_mf +// ============================================================ +// ************************************************************ +// THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! +// +// 13.1.4 Build 182 03/12/2014 SJ Web Edition +// ************************************************************ + + +//Copyright (C) 1991-2014 Altera Corporation +//Your use of Altera Corporation's design tools, logic functions +//and other software and tools, and its AMPP partner logic +//functions, and any output files from any of the foregoing +//(including device programming or simulation files), and any +//associated documentation or information are expressly subject +//to the terms and conditions of the Altera Program License +//Subscription Agreement, Altera MegaCore Function License +//Agreement, or other applicable license agreement, including, +//without limitation, that your use is for the sole purpose of +//programming logic devices manufactured by Altera and sold by +//Altera or its authorized distributors. Please refer to the +//applicable agreement for further details. + + +// synopsys translate_off +`timescale 1 ps / 1 ps +// synopsys translate_on +module pll ( + areset, + inclk0, + c0, + c1, + locked); + + input areset; + input inclk0; + output c0; + output c1; + output locked; +`ifndef ALTERA_RESERVED_QIS +// synopsys translate_off +`endif + tri0 areset; +`ifndef ALTERA_RESERVED_QIS +// synopsys translate_on +`endif + + wire [4:0] sub_wire0; + wire sub_wire2; + wire [0:0] sub_wire6 = 1'h0; + wire [0:0] sub_wire3 = sub_wire0[0:0]; + wire [1:1] sub_wire1 = sub_wire0[1:1]; + wire c1 = sub_wire1; + wire locked = sub_wire2; + wire c0 = sub_wire3; + wire sub_wire4 = inclk0; + wire [1:0] sub_wire5 = {sub_wire6, sub_wire4}; + + altpll altpll_component ( + .areset (areset), + .inclk (sub_wire5), + .clk (sub_wire0), + .locked (sub_wire2), + .activeclock (), + .clkbad (), + .clkena ({6{1'b1}}), + .clkloss (), + .clkswitch (1'b0), + .configupdate (1'b0), + .enable0 (), + .enable1 (), + .extclk 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--- Retrieval info: CONSTANT: PORT_clkena0 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_clkena1 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_clkena2 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_clkena3 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_clkena4 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_clkena5 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_extclk0 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_extclk1 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_extclk2 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: PORT_extclk3 STRING "PORT_UNUSED" --- Retrieval info: CONSTANT: WIDTH_CLOCK NUMERIC "5" --- Retrieval info: USED_PORT: @clk 0 0 5 0 OUTPUT_CLK_EXT VCC "@clk[4..0]" --- Retrieval info: USED_PORT: @inclk 0 0 2 0 INPUT_CLK_EXT VCC "@inclk[1..0]" --- Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0" --- Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0" --- Retrieval info: CONNECT: @inclk 0 0 1 1 GND 0 0 0 0 --- Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0 --- Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0 --- Retrieval info: GEN_FILE: TYPE_NORMAL pll.vhd TRUE --- Retrieval info: GEN_FILE: TYPE_NORMAL pll.ppf TRUE --- Retrieval info: GEN_FILE: TYPE_NORMAL pll.inc FALSE --- Retrieval info: GEN_FILE: TYPE_NORMAL pll.cmp FALSE --- Retrieval info: GEN_FILE: TYPE_NORMAL pll.bsf FALSE --- Retrieval info: GEN_FILE: TYPE_NORMAL pll_inst.vhd FALSE --- Retrieval info: LIB_FILE: altera_mf --- Retrieval info: CBX_MODULE_PREFIX: ON diff --git a/Sharp - MZ-80K_MiST/rtl/ps2.v b/Sharp - MZ-80K_MiST/rtl/ps2.v index a61eee0c..44d96d57 100644 --- a/Sharp - MZ-80K_MiST/rtl/ps2.v +++ b/Sharp - MZ-80K_MiST/rtl/ps2.v @@ -61,7 +61,7 @@ module ps2(clk, reset, end // - // PS/2���͏������ + // PS/2“ü—͏ˆ—ŽÀ‘• // wire dten; wire [7:0] kdata; @@ -215,7 +215,7 @@ module ps2(clk, reset, 8'h4A: begin key_tble[0] <= key_f0; key_f0 <= 1'b0; end // ? 8'h51: begin key_tble[0] <= key_f0; key_f0 <= 1'b0; end // _ 8'h11: begin key_tble[0] <= key_f0; key_f0 <= 1'b0; end // GRPH - 8'h13: begin key_tbl6[5] <= key_f0; key_f0 <= 1'b0; end // �J�i + 8'h13: begin key_tbl6[5] <= key_f0; key_f0 <= 1'b0; end // ƒJƒi 8'h12: begin key_tbl8[0] <= ( key_f0 | key_e0 ) & (key_tbl8[0] | ~key_e0 ); key_f0 <= 1'b0; key_e0 <= 1'b0; end // SHIFT 8'h59: begin key_tbl8[5] <= ( key_f0 | key_e0 ) & (key_tbl8[5] | ~key_e0 ); key_f0 <= 1'b0; key_e0 <= 1'b0; end // SHIFT 8'h14: begin key_tble[0] <= key_f0; key_f0 <= 1'b0; end // CTRL diff --git a/Sharp - MZ-80K_MiST/rtl/ps2_recieve.v b/Sharp - MZ-80K_MiST/rtl/ps2_recieve.v new file mode 100644 index 00000000..3e3db386 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/ps2_recieve.v @@ -0,0 +1,116 @@ +module ps2_recieve( + input clk, + input reset, + input ps2_clk, + input ps2_data, + output dten, + output [7:0] kdata); + + reg [10:0] key_data; + reg [3:0] clk_data; + + always @(posedge clk or posedge reset) begin + if( reset ) begin + key_data <= 11'b11111111111; + dten <= 1'b0; + end else begin + clk_data <= {clk_data[2:0], ps2_clk}; + if ( clk_data == 4'b0011 ) + key_data <= {ps2_data, key_data[10:1]}; + if ( !key_data[0] & key_data[10] ) begin + dten <= 1'b1; + kdata <= key_data[8:1]; + key_data <= 11'b11111111111; + end else + dten <= 1'b0; + end + + end + +endmodule + + + + +module keyboard ( + input clock, + input ps2_data, + input ps2_clk, + output reg [7:0] led_g +); + + +parameter idle = 2'b01; +parameter receive = 2'b10; +parameter ready = 2'b11; + + +reg [1:0] state=idle; +reg [15:0] rxtimeout=16'b0000000000000000; +reg [10:0] rxregister=11'b11111111111; +reg [1:0] datasr=2'b11; +reg [1:0] clksr=2'b11; +reg [7:0] rxdata; + + +reg datafetched; +reg rxactive; +reg dataready; + + +always @(posedge clock ) +begin + if(datafetched==1) + led_g <=rxdata; +end + +always @(posedge clock ) +begin + rxtimeout<=rxtimeout+1; + datasr <= {datasr[0],ps2_data}; + clksr <= {clksr[0],ps2_clk}; + + + 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8'b11111111, + key_tbl2 = 8'b11111111, + key_tbl3 = 8'b11111111, + key_tbl4 = 8'b11111111, + key_tbl5 = 8'b11111111, + key_tbl6 = 8'b11111111, + key_tbl7 = 8'b11111111, + key_tbl8 = 8'b11111111, + key_tbl9 = 8'b11111111, + key_tbla = 8'b11111111, + key_tblb = 8'b11111111, + key_tblc = 8'b11111111, + key_tbld = 8'b11111111, + key_tble = 8'b11111111; + + + + + always @(posedge clk ) begin + if ( cs & rd ) begin + begin + case (addr[3:0]) + 4'h0: data <= key_tbl0; + 4'h1: data <= key_tbl1; + 4'h2: data <= key_tbl2; + 4'h3: data <= key_tbl3; + 4'h4: data <= key_tbl4; + 4'h5: data <= key_tbl5; + 4'h6: data <= key_tbl6; + 4'h7: data <= key_tbl7; + 4'h8: data <= key_tbl8; + 4'h9: data <= key_tbl9; + 4'ha: data <= key_tbla; + 4'hb: data <= key_tblb; + 4'hc: data <= key_tblc; + 4'hd: data <= key_tbld; + 4'he: data <= key_tble; + default: data <= 8'hzz; + endcase + end + end + end + + always @(posedge clk ) begin + key_tbl0 <= 8'b11111111; + key_tbl1 <= 8'b11111111; + key_tbl2 <= 8'b11111111; + key_tbl3 <= 8'b11111111; + key_tbl4 <= 8'b11111111; + key_tbl5 <= 8'b11111111; + key_tbl6 <= 8'b11111111; + key_tbl7 <= 8'b11111111; + key_tbl8 <= 8'b11111111; + key_tbl9 <= 8'b11111111; + case ( kdata ) + 8'h1C: begin key_tbl4[0] = 1'b0; end//A + 8'h32: begin key_tbl6[2] = 1'b0; end//B + default: begin end + endcase + end + + wire dten; + wire [7:0] kdata; + ps2_recieve ps2_recieve1( + .clk(clk), + .reset(reset), + .ps2_clk(ps2_clk), + .ps2_data(ps2_data), + .dten(dten), + .kdata(kdata) + ); + + + + + + + + + + +endmodule \ No newline at end of file diff --git a/Sharp - MZ-80K_MiST/rtl/vram.v b/Sharp - MZ-80K_MiST/rtl/ram2.v similarity index 79% rename from Sharp - MZ-80K_MiST/rtl/vram.v rename to Sharp - MZ-80K_MiST/rtl/ram2.v index 54555898..db0a7033 100644 --- a/Sharp - MZ-80K_MiST/rtl/vram.v +++ b/Sharp - MZ-80K_MiST/rtl/ram2.v @@ -4,7 +4,7 @@ // MODULE: altsyncram // ============================================================ -// File Name: vram.v +// File Name: ram2.v // Megafunction Name(s): // altsyncram // @@ -14,11 +14,11 @@ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // -// 13.1.0 Build 162 10/23/2013 SJ Web Edition +// 13.1.4 Build 182 03/12/2014 SJ Web Edition // ************************************************************ -//Copyright (C) 1991-2013 Altera Corporation +//Copyright (C) 1991-2014 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing @@ -36,15 +36,17 @@ // synopsys translate_off `timescale 1 ps / 1 ps // synopsys translate_on -module vram ( +module ram2 ( address, + clken, clock, data, rden, wren, q); - input [11:0] address; + input [10:0] address; + input clken; input clock; input [7:0] data; input rden; @@ -53,6 +55,7 @@ module vram ( `ifndef ALTERA_RESERVED_QIS // synopsys translate_off `endif + tri1 clken; tri1 clock; tri1 rden; `ifndef ALTERA_RESERVED_QIS @@ -67,6 +70,7 @@ module vram ( .clock0 (clock), .data_a (data), .wren_a (wren), + .clocken0 (clken), .rden_a (rden), .q_a (sub_wire0), .aclr0 (1'b0), @@ -77,7 +81,6 @@ module vram ( .byteena_a (1'b1), .byteena_b (1'b1), .clock1 (1'b1), - .clocken0 (1'b1), .clocken1 (1'b1), .clocken2 (1'b1), .clocken3 (1'b1), @@ -87,18 +90,18 @@ module vram ( .rden_b (1'b1), .wren_b (1'b0)); defparam - altsyncram_component.clock_enable_input_a = "BYPASS", - altsyncram_component.clock_enable_output_a = "BYPASS", + altsyncram_component.clock_enable_input_a = "NORMAL", + altsyncram_component.clock_enable_output_a = "NORMAL", altsyncram_component.intended_device_family = "Cyclone III", altsyncram_component.lpm_hint = "ENABLE_RUNTIME_MOD=NO", altsyncram_component.lpm_type = "altsyncram", - altsyncram_component.numwords_a = 4096, + altsyncram_component.numwords_a = 2048, altsyncram_component.operation_mode = "SINGLE_PORT", altsyncram_component.outdata_aclr_a = "NONE", altsyncram_component.outdata_reg_a = "CLOCK0", altsyncram_component.power_up_uninitialized = "FALSE", altsyncram_component.read_during_write_mode_port_a = "NEW_DATA_NO_NBE_READ", - altsyncram_component.widthad_a = 12, + altsyncram_component.widthad_a = 11, altsyncram_component.width_a = 8, altsyncram_component.width_byteena_a = 1; @@ -116,9 +119,9 @@ endmodule // Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC "0" // Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "8" // Retrieval info: PRIVATE: BlankMemory NUMERIC "1" -// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0" -// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0" -// Retrieval info: PRIVATE: Clken NUMERIC "0" +// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "1" +// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "1" +// Retrieval info: PRIVATE: Clken NUMERIC "1" // Retrieval info: PRIVATE: DataBusSeparated NUMERIC "1" // Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0" // Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A" @@ -128,7 +131,7 @@ endmodule // Retrieval info: PRIVATE: JTAG_ID STRING "NONE" // Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0" // Retrieval info: PRIVATE: MIFfilename STRING "" -// Retrieval info: PRIVATE: NUMWORDS_A NUMERIC "4096" +// Retrieval info: PRIVATE: NUMWORDS_A NUMERIC "2048" // Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0" // Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_A NUMERIC "3" // Retrieval info: PRIVATE: RegAddr NUMERIC "1" @@ -138,40 +141,42 @@ endmodule // Retrieval info: PRIVATE: SingleClock NUMERIC "1" // Retrieval info: PRIVATE: UseDQRAM NUMERIC "1" // Retrieval info: PRIVATE: WRCONTROL_ACLR_A NUMERIC "0" -// Retrieval info: PRIVATE: WidthAddr NUMERIC "12" +// Retrieval info: PRIVATE: WidthAddr NUMERIC "11" // Retrieval info: PRIVATE: WidthData NUMERIC "8" // Retrieval info: PRIVATE: rden NUMERIC "1" // Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all -// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "BYPASS" -// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "BYPASS" +// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "NORMAL" +// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "NORMAL" // Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone III" // Retrieval info: CONSTANT: LPM_HINT STRING "ENABLE_RUNTIME_MOD=NO" // Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram" -// Retrieval info: CONSTANT: NUMWORDS_A NUMERIC "4096" +// Retrieval info: CONSTANT: NUMWORDS_A NUMERIC "2048" // Retrieval info: CONSTANT: OPERATION_MODE STRING "SINGLE_PORT" // Retrieval info: CONSTANT: OUTDATA_ACLR_A STRING "NONE" // Retrieval info: CONSTANT: OUTDATA_REG_A STRING "CLOCK0" // Retrieval info: CONSTANT: POWER_UP_UNINITIALIZED STRING "FALSE" // Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_PORT_A STRING "NEW_DATA_NO_NBE_READ" -// Retrieval info: CONSTANT: WIDTHAD_A NUMERIC "12" +// Retrieval info: CONSTANT: WIDTHAD_A NUMERIC "11" // Retrieval info: CONSTANT: WIDTH_A NUMERIC "8" // Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "1" -// Retrieval info: USED_PORT: address 0 0 12 0 INPUT NODEFVAL "address[11..0]" +// Retrieval info: USED_PORT: address 0 0 11 0 INPUT NODEFVAL "address[10..0]" +// Retrieval info: USED_PORT: clken 0 0 0 0 INPUT VCC "clken" // Retrieval info: USED_PORT: clock 0 0 0 0 INPUT VCC "clock" // Retrieval info: USED_PORT: data 0 0 8 0 INPUT NODEFVAL "data[7..0]" // Retrieval info: USED_PORT: q 0 0 8 0 OUTPUT NODEFVAL "q[7..0]" // Retrieval info: USED_PORT: rden 0 0 0 0 INPUT VCC "rden" // Retrieval info: USED_PORT: wren 0 0 0 0 INPUT NODEFVAL "wren" -// Retrieval info: CONNECT: @address_a 0 0 12 0 address 0 0 12 0 +// Retrieval info: CONNECT: @address_a 0 0 11 0 address 0 0 11 0 // Retrieval info: CONNECT: @clock0 0 0 0 0 clock 0 0 0 0 +// Retrieval info: CONNECT: @clocken0 0 0 0 0 clken 0 0 0 0 // Retrieval info: CONNECT: @data_a 0 0 8 0 data 0 0 8 0 // Retrieval info: CONNECT: @rden_a 0 0 0 0 rden 0 0 0 0 // Retrieval info: CONNECT: @wren_a 0 0 0 0 wren 0 0 0 0 // Retrieval info: CONNECT: q 0 0 8 0 @q_a 0 0 8 0 -// Retrieval info: GEN_FILE: TYPE_NORMAL vram.v TRUE -// Retrieval info: GEN_FILE: TYPE_NORMAL vram.inc FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL vram.cmp FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL vram.bsf FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL vram_inst.v FALSE -// Retrieval info: GEN_FILE: TYPE_NORMAL vram_bb.v FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL ram2.v TRUE +// Retrieval info: GEN_FILE: TYPE_NORMAL ram2.inc FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL ram2.cmp FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL ram2.bsf FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL ram2_inst.v FALSE +// Retrieval info: GEN_FILE: TYPE_NORMAL ram2_bb.v FALSE // Retrieval info: LIB_FILE: altera_mf diff --git a/Sharp - MZ-80K_MiST/rtl/rom/80ktc.rom b/Sharp - MZ-80K_MiST/rtl/rom/80ktc.rom deleted file mode 100644 index c9c38c2c..00000000 Binary files a/Sharp - MZ-80K_MiST/rtl/rom/80ktc.rom and /dev/null differ diff --git a/Sharp - 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MZ-80K_MiST/rtl/roms/mram.v b/Sharp - MZ-80K_MiST/rtl/roms/mram.v new file mode 100644 index 00000000..c9756f58 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/roms/mram.v @@ -0,0 +1,42 @@ +`timescale 1ns / 1ps +////////////////////////////////////////////////////////////////////////////////// +// Company: +// Engineer: +// +// Create Date: 18:04:18 02/22/2008 +// Design Name: +// Module Name: mram +// Project Name: +// Target Devices: +// Tool versions: +// Description: +// +// Dependencies: +// +// Revision: +// Revision 0.01 - File Created +// Additional Comments: +// +////////////////////////////////////////////////////////////////////////////////// +module mram(addr,din,dout,en,we); + input [14:0] addr; + input [7:0] din; + output [7:0] dout; + input en, we; + + reg [7:0] mem [0:32767]; + wire WRITE, READ; + + always @( WRITE or din ) begin + if ( WRITE ) + mem[ addr ] <= din; + end + + assign READ = ~we & en; + assign WRITE = we & en; + + assign dout = READ ? mem[ addr ] : 8'hzz; + + initial $readmemh( "roms/mon_rom_jp.hex.hex", mem ); + +endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/80ktc.hex b/Sharp - MZ-80K_MiST/rtl/roms/newMon.hex similarity index 100% rename from Sharp - MZ-80K_MiST/rtl/80ktc.hex rename to Sharp - MZ-80K_MiST/rtl/roms/newMon.hex diff --git a/Sharp - MZ-80K_MiST/rtl/roms/ram.v b/Sharp - MZ-80K_MiST/rtl/roms/ram.v new file mode 100644 index 00000000..c952f771 --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/roms/ram.v @@ -0,0 +1,18 @@ +module ram( addr, data, ce, we, oe ); + input [9:0] addr; + inout [7:0] data; + input ce, we, oe; + + reg [7:0] mem [0:1023]; + wire WRITE, READ; + + always @( WRITE or data ) begin + if ( WRITE ) + mem[addr] <= data; + end + + assign READ = oe & ce; + assign WRITE = we & ce; + assign data = READ ? mem[addr]: 8'hzz; + +endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/scandoubler.v b/Sharp - MZ-80K_MiST/rtl/scandoubler.v index e85cba43..5a3ccd17 100644 --- a/Sharp - MZ-80K_MiST/rtl/scandoubler.v +++ b/Sharp - MZ-80K_MiST/rtl/scandoubler.v @@ -19,6 +19,18 @@ // TODO: Delay vsync one line +`define BITS_TO_FIT(N) ( \ + N <= 2 ? 0 : \ + N <= 4 ? 1 : \ + N <= 8 ? 2 : \ + N <= 16 ? 3 : \ + N <= 32 ? 4 : \ + N <= 64 ? 5 : \ + N <= 128 ? 6 : \ + N <= 256 ? 7 : \ + N <= 512 ? 8 : \ + N <=1024 ? 9 : 10 ) + module scandoubler #(parameter LENGTH, parameter HALF_DEPTH) ( // system interface diff --git a/Sharp - MZ-80K_MiST/rtl/sigma_delta_dac.v b/Sharp - MZ-80K_MiST/rtl/sigma_delta_dac.v new file mode 100644 index 00000000..29daea6e --- /dev/null +++ b/Sharp - MZ-80K_MiST/rtl/sigma_delta_dac.v @@ -0,0 +1,33 @@ +// +// PWM DAC +// +// MSBI is the highest bit number. NOT amount of bits! +// +module sigma_delta_dac #(parameter MSBI=0) +( + output reg DACout, //Average Output feeding analog lowpass + input [MSBI:0] DACin, //DAC input (excess 2**MSBI) + input CLK, + input RESET +); + +reg [MSBI+2:0] DeltaAdder; //Output of Delta Adder +reg [MSBI+2:0] SigmaAdder; //Output of Sigma Adder +reg [MSBI+2:0] SigmaLatch; //Latches output of Sigma Adder +reg [MSBI+2:0] DeltaB; //B input of Delta Adder + +always @(*) DeltaB = {SigmaLatch[MSBI+2], SigmaLatch[MSBI+2]} << (MSBI+1); +always @(*) DeltaAdder = DACin + DeltaB; +always @(*) SigmaAdder = DeltaAdder + SigmaLatch; + +always @(posedge CLK or posedge RESET) begin + if(RESET) begin + SigmaLatch <= 1'b1 << (MSBI+1); + DACout <= 1; + end else begin + SigmaLatch <= SigmaAdder; + DACout <= ~SigmaLatch[MSBI+2]; + end +end + +endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/sound.v b/Sharp - MZ-80K_MiST/rtl/sound.v index 921ad339..bae3287b 100644 --- a/Sharp - MZ-80K_MiST/rtl/sound.v +++ b/Sharp - MZ-80K_MiST/rtl/sound.v @@ -20,7 +20,7 @@ ////////////////////////////////////////////////////////////////////////////////// module sound(CLK_50MHZ, SW, TP1); input CLK_50MHZ; - input [7:0] SW; + input SW; output TP1; reg [14:0] count = 0; reg [14:0] count2 = 1; diff --git a/Sharp - MZ-80K_MiST/rtl/vga.v b/Sharp - MZ-80K_MiST/rtl/vga.v index 38e585a1..862b9316 100644 --- a/Sharp - MZ-80K_MiST/rtl/vga.v +++ b/Sharp - MZ-80K_MiST/rtl/vga.v @@ -18,26 +18,30 @@ // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// -module vga(CLK_50MHZ, VGA_RED, VGA_GREEN, VGA_BLUE, VGA_HSYNC, VGA_VSYNC, Pix_ce, - VGA_ADDR, VGA_DATA, BUS_REQ, BUS_ACK); - input CLK_50MHZ; - output VGA_RED, VGA_GREEN, VGA_BLUE, VGA_HSYNC, VGA_VSYNC; - output Pix_ce; - output [11:0] VGA_ADDR; - input [7:0] VGA_DATA; - output BUS_REQ; - input BUS_ACK; +module vga( + input CLK_50MHZ, + output VGA_RED, + output VGA_GREEN, + output VGA_BLUE, + output VGA_HSYNC, + output VGA_VSYNC, + output VGA_VBLANK, + output [11:0] VGA_ADDR, + input [7:0] VGA_DATA, + output BUS_REQ, + input BUS_ACK + ); + reg [9:0] x = 0; reg [9:0] y = 0; reg [1:0] counter = 0; wire display; - wire [9:0] gx, gy; // �O���t�B�b�N��W(0,0)-(639,399) + wire [9:0] gx, gy; //(0,0)-(639,399) always @(posedge CLK_50MHZ) begin counter <= counter + 1; end - assign Pix_ce = counter[0]; - assign gx = x - 144; // (96+48) + assign gx = x - 144; // (96+48) sync pulse + back porch assign gy = y - 71; // (2+29+40) always @(posedge counter[0]) begin if ( x < 800 ) @@ -51,13 +55,21 @@ module vga(CLK_50MHZ, VGA_RED, VGA_GREEN, VGA_BLUE, VGA_HSYNC, VGA_VSYNC, Pix_ce y <= 0; end end -// CGROM�̎�� +// CGROM wire [7:0] cgrom_data; wire [11:0] cgrom_addr; -cgrom cgrom(.address(cgrom_addr), .clock(CLK_50MHZ), .q(cgrom_data), .rden(1'b1)); - wire [5:0] cx, cy; // �L�����N�^�[��W�֕ϊ�(0,0)-(79,24) - assign cx = gx >> 4; // �P�U�Ŋ��� - assign cy = gy >> 4; // �P�U�Ŋ��� + + cg_rom cg_rom( + .address(cgrom_addr), + .clock(CLK_50MHZ), + .q(cgrom_data), + .clken(1'b1) + ); + + + wire [5:0] cx, cy; //(0,0)-(79,24) + assign cx = gx >> 4; + assign cy = gy >> 4; assign VGA_ADDR = (cy * 40) + cx; assign cgrom_addr = {VGA_DATA, gy[3:1]}; @@ -69,4 +81,5 @@ cgrom cgrom(.address(cgrom_addr), .clock(CLK_50MHZ), .q(cgrom_data), .rden(1'b1) assign VGA_BLUE = 0; //display ? (cgrom_data[7-((gx>>1) & 7)]) : 0; assign VGA_HSYNC = x < 96 ? 0 : 1; assign VGA_VSYNC = y < 2 ? 0 : 1; + assign VGA_VBLANK = (x == 639 & y == 499) ? 1 : 0; endmodule diff --git a/Sharp - MZ-80K_MiST/rtl/video_mixer.sv b/Sharp - MZ-80K_MiST/rtl/video_mixer.sv index 04cfd4ba..ec953e53 100644 --- a/Sharp - MZ-80K_MiST/rtl/video_mixer.sv +++ b/Sharp - MZ-80K_MiST/rtl/video_mixer.sv @@ -23,7 +23,7 @@ module video_mixer parameter LINE_LENGTH = 768, parameter HALF_DEPTH = 0, - parameter OSD_COLOR = 3'd4, + parameter OSD_COLOR = 3'd7, parameter OSD_X_OFFSET = 10'd0, parameter OSD_Y_OFFSET = 10'd0 ) diff --git a/Sharp - MZ-80K_MiST/rtl/vram.qip b/Sharp - MZ-80K_MiST/rtl/vram.qip deleted file mode 100644 index c2a4bc54..00000000 --- a/Sharp - MZ-80K_MiST/rtl/vram.qip +++ /dev/null @@ -1,3 +0,0 @@ -set_global_assignment -name IP_TOOL_NAME "RAM: 1-PORT" -set_global_assignment -name IP_TOOL_VERSION "13.1" -set_global_assignment -name VERILOG_FILE [file join $::quartus(qip_path) "vram.v"] diff --git a/Sharp - MZ-80K_MiST/snapshot/mz80k_mist.rbf b/Sharp - MZ-80K_MiST/snapshot/mz80k_mist.rbf index 254dc887..741ef6ec 100644 Binary files a/Sharp - MZ-80K_MiST/snapshot/mz80k_mist.rbf and b/Sharp - MZ-80K_MiST/snapshot/mz80k_mist.rbf differ