From c153d8a23025a4a0219b9eb038dab4b8e9d73062 Mon Sep 17 00:00:00 2001 From: Gyorgy Szombathelyi Date: Sat, 10 Apr 2021 01:47:23 +0200 Subject: [PATCH] Mr.Do: made it fully synchronous, works --- Arcade_MiST/Universal MrDo/MrDo.qsf | 36 +- Arcade_MiST/Universal MrDo/MrDo.sdc | 7 +- .../Universal MrDo/meta/Mr.Do.Fixed.mra | 42 + Arcade_MiST/Universal MrDo/meta/Mr.Do.mra | 42 + Arcade_MiST/Universal MrDo/rtl/MrDo_mist.sv | 83 +- Arcade_MiST/Universal MrDo/rtl/MrDo_top.sv | 768 +++--- Arcade_MiST/Universal MrDo/rtl/SN76496.v | 174 -- Arcade_MiST/Universal MrDo/rtl/divider_by2.sv | 16 - Arcade_MiST/Universal MrDo/rtl/dpram.vhd | 81 + Arcade_MiST/Universal MrDo/rtl/pll.v | 50 +- .../Universal MrDo/rtl/rom/bg1_rom.vhd | 278 --- .../Universal MrDo/rtl/rom/bg2_rom.vhd | 278 --- .../Universal MrDo/rtl/rom/cpu_rom.vhd | 2070 ----------------- .../Universal MrDo/rtl/rom/fg1_rom.vhd | 278 --- .../Universal MrDo/rtl/rom/fg2_rom.vhd | 278 --- .../Universal MrDo/rtl/rom/pal_high_prom.vhd | 24 - .../Universal MrDo/rtl/rom/pal_low_prom.vhd | 24 - .../Universal MrDo/rtl/rom/spr1_rom.vhd | 278 --- .../Universal MrDo/rtl/rom/spr2_rom.vhd | 278 --- .../rtl/rom/spr_col_lut_prom.vhd | 24 - .../Universal MrDo/rtl/rom/timing_prom.vhd | 24 - Arcade_MiST/Universal MrDo/rtl/video_timing.v | 89 +- 22 files changed, 706 insertions(+), 4516 deletions(-) create mode 100644 Arcade_MiST/Universal MrDo/meta/Mr.Do.Fixed.mra create mode 100644 Arcade_MiST/Universal MrDo/meta/Mr.Do.mra delete mode 100644 Arcade_MiST/Universal MrDo/rtl/SN76496.v delete mode 100644 Arcade_MiST/Universal MrDo/rtl/divider_by2.sv create mode 100644 Arcade_MiST/Universal MrDo/rtl/dpram.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/bg1_rom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/bg2_rom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/cpu_rom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/fg1_rom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/fg2_rom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/pal_high_prom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/pal_low_prom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/spr1_rom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/spr2_rom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/spr_col_lut_prom.vhd delete mode 100644 Arcade_MiST/Universal MrDo/rtl/rom/timing_prom.vhd diff --git a/Arcade_MiST/Universal MrDo/MrDo.qsf b/Arcade_MiST/Universal MrDo/MrDo.qsf index d8b9e0c6..afc21e15 100644 --- a/Arcade_MiST/Universal MrDo/MrDo.qsf +++ b/Arcade_MiST/Universal MrDo/MrDo.qsf @@ -41,30 +41,10 @@ # ======================== set_global_assignment -name ORIGINAL_QUARTUS_VERSION "12.1 SP1" set_global_assignment -name PROJECT_CREATION_TIME_DATE "09:07:52 FEBRUARY 01, 2013" -set_global_assignment -name LAST_QUARTUS_VERSION 13.1 +set_global_assignment -name LAST_QUARTUS_VERSION "13.1 SP4.26" set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files set_global_assignment -name SMART_RECOMPILE ON set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl" -set_global_assignment -name SYSTEMVERILOG_FILE rtl/MrDo_mist.sv -set_global_assignment -name SYSTEMVERILOG_FILE rtl/MrDo_top.sv -set_global_assignment -name VERILOG_FILE rtl/SN76496.v -set_global_assignment -name VERILOG_FILE rtl/video_timing.v -set_global_assignment -name VERILOG_FILE rtl/ram_dp_1k.v -set_global_assignment -name VERILOG_FILE rtl/cpu_ram.v -set_global_assignment -name VHDL_FILE rtl/rom/bg1_rom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/bg2_rom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/fg1_rom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/fg2_rom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/pal_low_prom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/pal_high_prom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/spr1_rom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/spr2_rom.vhd -set_global_assignment -name VHDL_FILE rtl/rom/spr_col_lut_prom.vhd -set_global_assignment -name VERILOG_FILE rtl/pll.v -set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv -set_global_assignment -name SYSTEMVERILOG_FILE rtl/divider_by2.sv -set_global_assignment -name QIP_FILE ../../common/CPU/T80/T80.qip -set_global_assignment -name QIP_FILE ../../common/mist/mist.qip # Pin & Location Assignments # ========================== @@ -238,5 +218,19 @@ set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" - # end ENTITY(MrDo_mist) # --------------------- +set_global_assignment -name ENABLE_SIGNALTAP OFF +set_global_assignment -name USE_SIGNALTAP_FILE output_files/mrdo.stp +set_global_assignment -name SYSTEMVERILOG_FILE rtl/MrDo_mist.sv +set_global_assignment -name SYSTEMVERILOG_FILE rtl/MrDo_top.sv +set_global_assignment -name VERILOG_FILE rtl/video_timing.v +set_global_assignment -name VERILOG_FILE rtl/ram_dp_1k.v +set_global_assignment -name VERILOG_FILE rtl/cpu_ram.v +set_global_assignment -name VHDL_FILE rtl/dpram.vhd +set_global_assignment -name VERILOG_FILE rtl/pll.v +set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv +set_global_assignment -name QIP_FILE ../../common/Sound/sn76489/sn76489.qip +set_global_assignment -name QIP_FILE ../../common/CPU/T80/T80.qip +set_global_assignment -name QIP_FILE ../../common/mist/mist.qip set_global_assignment -name SDC_FILE MrDo.sdc +set_global_assignment -name SIGNALTAP_FILE output_files/mrdo.stp set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top \ No newline at end of file diff --git a/Arcade_MiST/Universal MrDo/MrDo.sdc b/Arcade_MiST/Universal MrDo/MrDo.sdc index d8dccd32..f8e31115 100644 --- a/Arcade_MiST/Universal MrDo/MrDo.sdc +++ b/Arcade_MiST/Universal MrDo/MrDo.sdc @@ -53,15 +53,12 @@ set_time_format -unit ns -decimal_places 3 create_clock -name {SPI_SCK} -period 41.666 -waveform { 20.8 41.666 } [get_ports {SPI_SCK}] -set sys_clk "pll|altpll_component|auto_generated|pll1|clk[0]" +set sys_clk "pll|altpll_component|auto_generated|pll1|clk[1]" set sdram_clk "pll|altpll_component|auto_generated|pll1|clk[0]" -set clk_10M "pll|altpll_component|auto_generated|pll1|clk[1]" -set clk_8M "pll|altpll_component|auto_generated|pll1|clk[2]" #************************************************************** # Create Generated Clock #************************************************************** -create_generated_clock -name clk_5M -source $clk_10M -divide_by 2 [get_registers clk_5M] -create_generated_clock -name clk_4M -source $clk_8M -divide_by 2 [get_registers clk_4M] + #************************************************************** # Set Clock Latency #************************************************************** diff --git a/Arcade_MiST/Universal MrDo/meta/Mr.Do.Fixed.mra b/Arcade_MiST/Universal MrDo/meta/Mr.Do.Fixed.mra new file mode 100644 index 00000000..6076be72 --- /dev/null +++ b/Arcade_MiST/Universal MrDo/meta/Mr.Do.Fixed.mra @@ -0,0 +1,42 @@ + + Mr Do! Fixed + 0220 + mrdofix + 202103140000 + 1982 + Universal + Platform + MrDo + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + 00 + + \ No newline at end of file diff --git a/Arcade_MiST/Universal MrDo/meta/Mr.Do.mra b/Arcade_MiST/Universal MrDo/meta/Mr.Do.mra new file mode 100644 index 00000000..f079226e --- /dev/null +++ b/Arcade_MiST/Universal MrDo/meta/Mr.Do.mra @@ -0,0 +1,42 @@ + + Mr Do! + 0220 + mrdo + 202103140000 + 1982 + Universal + Platform + MrDo + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + 00 + + diff --git a/Arcade_MiST/Universal MrDo/rtl/MrDo_mist.sv b/Arcade_MiST/Universal MrDo/rtl/MrDo_mist.sv index dbe55046..fe295092 100644 --- a/Arcade_MiST/Universal MrDo/rtl/MrDo_mist.sv +++ b/Arcade_MiST/Universal MrDo/rtl/MrDo_mist.sv @@ -31,17 +31,12 @@ module MrDo_mist ( `include "rtl\build_id.v" localparam CONF_STR = { - "MRDO;rom;", + "MRDO;;", "O2,Rotate Controls,Off,On;", "O34,Scandoubler Fx,None,CRT 25%,CRT 50%,CRT 75%;", "O5,Blend,Off,On;", - - "O67,Difficulty,Easy,Medium,Hard,Hardest;", - "O8,Rack Test ,Off,On;", - "O9,Special ,Easy,Hard;", - "OA,Extra ,Easy,Hard;", - "OB,Cabinet ,Cocktail,Upright;", - "OCD,Lives,3,4,5,2;", + "O6,Flip,Off,On;", + "DIP;", "T0,Reset;", "V,v1.00.",`BUILD_DATE }; @@ -49,28 +44,23 @@ localparam CONF_STR = { wire rotate = status[2]; wire [1:0] scanlines = status[4:3]; wire blend = status[5]; +wire user_flip = status[6]; -wire [1:0] Difficulty = status[7:6]; -wire RackTest = status[8];//Cheat -wire Special = status[9]; -wire Extra = status[10]; -wire Cabinet = status[11]; -wire [1:0] Lives = status[13:12]; +wire [7:0] dsw1 = status[15:8]; +wire [7:0] dsw2 = status[23:16]; assign LED = ~ioctl_downl; -assign AUDIO_R = AUDIO_L; -assign SDRAM_CLK = sys_clk; +assign SDRAM_CLK = mem_clk; assign SDRAM_CKE = 1; -wire sys_clk, clk_10M, clk_8M, pll_locked; +wire mem_clk, sys_clk, pll_locked; - pll pll( +pll pll( .inclk0(CLOCK_27), - .c0(sys_clk), - .c1(clk_10M), - .c2(clk_8M), + .c0(mem_clk), + .c1(sys_clk), .locked(pll_locked) - ); +); wire [31:0] status; wire [1:0] buttons; @@ -79,6 +69,7 @@ wire [7:0] joystick_0; wire [7:0] joystick_1; wire scandoublerD; wire ypbpr; +wire no_csync; wire [7:0] audio1, audio2; wire hs, vs; wire hb, vb; @@ -109,10 +100,10 @@ data_io data_io( reg port1_req; -sdram #(.MHZ(49)) sdram( +sdram #(.MHZ(40)) sdram( .*, .init_n ( pll_locked ), - .clk ( sys_clk ), + .clk ( mem_clk ), // ROM upload .port1_req ( port1_req ), @@ -148,9 +139,9 @@ always @(posedge sys_clk) begin end MrDo_top MrDo_top( - .clk_10M(clk_10M), - .clk_8M(clk_8M), + .clk_20M(sys_clk), .reset(reset), + .user_flip(user_flip), .red(r), .green(g), .blue(b), @@ -160,12 +151,15 @@ MrDo_top MrDo_top( .vblank(vb), .sound1_out(audio1), .sound2_out(audio2), - .p1(~{ 1'b0, m_two_players, m_one_player, m_fireC, m_up, m_right, m_down, m_left }), - .p2(~{ m_coin1, 1'b0, 1'b0, m_fire2C, m_up2, m_right2, m_down2, m_left2 }), - .dsw1(~{Lives, Cabinet, Extra, Special, RackTest, Difficulty}), - .dsw2(8'b11111111), + .p1(~{ 1'b0, m_two_players, m_one_player, m_fireA, m_up, m_right, m_down, m_left }), + .p2(~{ m_coin1, 1'b0, 1'b0, m_fire2A, m_up2, m_right2, m_down2, m_left2 }), + .dsw1(dsw1), + .dsw2(dsw2), .rom_addr ( rom_addr ), - .rom_do ( rom_addr[0] ? rom_do[15:8] : rom_do[7:0] ) + .rom_do ( rom_addr[0] ? rom_do[15:8] : rom_do[7:0] ), + .dl_addr(ioctl_addr[15:0]), + .dl_data(ioctl_dout), + .dl_we(ioctl_wr) ); @@ -184,13 +178,14 @@ mist_video #(.COLOR_DEPTH(4), .SD_HCNT_WIDTH(11)) mist_video( .VGA_B ( VGA_B ), .VGA_VS ( VGA_VS ), .VGA_HS ( VGA_HS ), - .ce_divider ( 1 ), - .rotate ( { 1'b0, rotate } ), + .ce_divider ( 1'b1 ), + .rotate ( { user_flip, rotate } ), .scandoubler_disable( scandoublerD ), .scanlines ( scanlines ), .blend ( blend ), - .ypbpr ( ypbpr ) - ); + .ypbpr ( ypbpr ), + .no_csync ( no_csync ) +); user_io #(.STRLEN(($size(CONF_STR)>>3)))user_io( .clk_sys (sys_clk ), @@ -203,6 +198,7 @@ user_io #(.STRLEN(($size(CONF_STR)>>3)))user_io( .switches (switches ), .scandoubler_disable (scandoublerD ), .ypbpr (ypbpr ), + .no_csync (no_csync ), .key_strobe (key_strobe ), .key_pressed (key_pressed ), .key_code (key_code ), @@ -211,26 +207,33 @@ user_io #(.STRLEN(($size(CONF_STR)>>3)))user_io( .status (status ) ); -dac #(.C_bits(16))dac( +dac #(.C_bits(16))dacl( .clk_i(sys_clk), .res_n_i(1), - .dac_i({audio1, audio2}), + .dac_i({audio1, audio1}), .dac_o(AUDIO_L) ); - + +dac #(.C_bits(16))dacr( + .clk_i(sys_clk), + .res_n_i(1), + .dac_i({audio2, audio2}), + .dac_o(AUDIO_R) + ); + wire m_up, m_down, m_left, m_right, m_fireA, m_fireB, m_fireC, m_fireD, m_fireE, m_fireF; wire m_up2, m_down2, m_left2, m_right2, m_fire2A, m_fire2B, m_fire2C, m_fire2D, m_fire2E, m_fire2F; wire m_tilt, m_coin1, m_coin2, m_coin3, m_coin4, m_one_player, m_two_players, m_three_players, m_four_players; arcade_inputs inputs ( - .clk ( sys_clk ), + .clk ( sys_clk ), .key_strobe ( key_strobe ), .key_pressed ( key_pressed ), .key_code ( key_code ), .joystick_0 ( joystick_0 ), .joystick_1 ( joystick_1 ), .rotate ( rotate ), - .orientation ( 2'b10 ), + .orientation ( {user_flip, 1'b1} ), .joyswap ( 1'b0 ), .oneplayer ( 1'b1 ), .controls ( {m_tilt, m_coin4, m_coin3, m_coin2, m_coin1, m_four_players, m_three_players, m_two_players, m_one_player} ), diff --git a/Arcade_MiST/Universal MrDo/rtl/MrDo_top.sv b/Arcade_MiST/Universal MrDo/rtl/MrDo_top.sv index c3c69cf5..7526d763 100644 --- a/Arcade_MiST/Universal MrDo/rtl/MrDo_top.sv +++ b/Arcade_MiST/Universal MrDo/rtl/MrDo_top.sv @@ -1,68 +1,71 @@ module MrDo_top( -input clk_10M, -input clk_8M, +input clk_20M, input reset, +input user_flip, output [3:0] red, output [3:0] green, output [3:0] blue, output hsync, output vsync, -output hblank, -output vblank, -output reg [7:0] sound1_out, -output reg [7:0] sound2_out, +output reg hblank, +output reg vblank, +output [7:0] sound1_out, +output [7:0] sound2_out, input [7:0] p1, input [7:0] p2, input [7:0] dsw1, input [7:0] dsw2, output [14:0] rom_addr, -input [7:0] rom_do +input [7:0] rom_do, +input [15:0] dl_addr, +input [7:0] dl_data, +input dl_we ); -//divider_by2 gen5( -// .out_clk(clk_5M), -// .clk(clk_10M), -// .rst(reset) -//); +reg clk_4M_en, clk_4Mn_en; +reg clk_5M_en, clk_5Mn_en; +reg clk_10M_en; +reg [1:0] clk_cnt; +reg [2:0] clk_4M_cnt; -always @(posedge clk_10M) -begin -if (reset) - clk_5M <= 1'b0; -else - clk_5M <= ~clk_5M; +always @(posedge clk_20M) +if (reset) begin + clk_4M_en <= 0; + clk_5M_en <= 0; + clk_10M_en <= 0; +end else begin + // 4MHz clock enable + clk_4M_cnt <= clk_4M_cnt + 1'd1; + if (clk_4M_cnt == 4) clk_4M_cnt <= 0; + clk_4M_en <= clk_4M_cnt == 0; + clk_4Mn_en <= clk_4M_cnt == 2; + + // 5MHz, 10MHz clock enables + clk_cnt <= clk_cnt + 1'd1; + clk_5M_en <= clk_cnt == 0; + clk_5Mn_en <= clk_cnt == 2; + clk_10M_en <= !clk_cnt[0]; end -//divider_by2 gen4( -// .out_clk(clk_4M), -// .clk(clk_8M), -// .rst(reset) -//); - -always @(posedge clk_8M) -begin -if (reset) - clk_4M <= 1'b0; -else - clk_4M <= ~clk_4M; -end - -reg clk_4M, clk_5M; - wire hff; +wire hx; reg [7:0]v; reg [7:0]h; +wire hbl_hx = hbl | hx; +wire hbl, vbl; video_timing video_timing ( - .clk_pix(~clk_5M), + .clk(clk_20M), + .clk_pix_en(clk_5Mn_en), .reset(reset), - + .h(h), .v(v), - .hbl(hblank), + .hbl(hbl), .hff(hff), - .vbl(vblank), + .hx(hx), + .vbl(vbl), .hsync(hsync), .vsync(vsync) @@ -138,7 +141,7 @@ reg [7:0] fg_green ; reg [7:0] fg_blue ; // values the same for each channel. put this into a module -always @ ( posedge clk_10M ) begin +always @ ( posedge clk_20M ) begin case ({ fg_pal_data_high[1:0] , fg_pal_data_low[1:0] }) 0 : fg_red <= 0; 1 : fg_red <= 0; @@ -206,16 +209,14 @@ reg [7:0] bg_attr_reg; reg [4:0] fg_pal_ofs_hi ; reg [4:0] fg_pal_ofs_low ; -//reg [4:0] bg_pal_ofs_hi ; -//reg [4:0] bg_pal_ofs_low ; - reg [4:0] sp_pal_ofs_hi ; reg [4:0] sp_pal_ofs_low ; reg [7:0] bg_scroll_y; +reg [7:0] bg_scroll_x; wire [7:0] bg_scroll; -assign bg_scroll = v + bg_scroll_y; +assign bg_scroll = user_flip ? (v + ~bg_scroll_y) : v + bg_scroll_y; //// ---------- sprites ---------- reg spr_ram_wr; @@ -225,7 +226,7 @@ wire [7:0] spr_ram_data; reg [7:0] spr_shift_data; reg [7:0] sprite_tile; -//reg [7:0] sprite_x; +reg [7:0] sprite_x; reg [7:0] sprite_y; reg [7:0] sprite_color; reg sprite_valid; @@ -253,7 +254,7 @@ reg [7:0] f8_count; reg [3:0] g8_buf[256]; reg [7:0] g8_count; -reg [7:0] pad ; +reg [1:0] pad ; reg [1:0] pic ; reg [7:0] h10 ; // counter h10 LS393 drives timing prom J10 reg [3:0] k6; @@ -264,22 +265,22 @@ reg dec_a9; wire sp_bank = ( sprite_tile[6] == 1 ); wire flip_x = ( sprite_color[4] == 1 ); wire flip_y = ( sprite_color[5] == 1 ); -reg flip_screen; +reg cocktail_flip; // hbl is made 64 clocks -always @ (posedge clk_10M) begin - if ( hblank ) begin +always @ (posedge clk_20M) begin + if ( hbl_hx ) begin // clocked on the rising edge of HA. ie h[0] - if ( clk_5M == 1 && h[0] == 1 ) begin + if ( clk_5M_en && h[0] == 1 ) begin // if tile is visible and still room in address stack if ( j7[7:4] == 0 && a9 < 15 && h < 8'hff) begin sp_addr_cache[a9][5:0] <= a7; - a9 <= a9 + 1; + a9 <= a9 + 1'd1; end - a7 <= a7 + 1; + a7 <= a7 + 1'd1; end h10 <= 0; - end else begin + end else if (clk_10M_en) begin // reset a9 on last pixel of playfield // should be zero anyways if a9 counted down correctly if ( hff == 1 ) begin @@ -287,16 +288,17 @@ always @ (posedge clk_10M) begin end else if ( dec_a9 == 1 ) begin // a9 counts down on falling edge of pic1 when a9 > 0 and ~hbl if ( a9 > 0 ) begin - a9 <= a9 - 1; + a9 <= a9 - 1'd1; end end - h10 <= h10 + 1; + h10 <= h10 + 1'd1; a7 <= 0; end end -always @ ( posedge clk_10M ) begin // neg +always @ ( posedge clk_20M ) begin // neg + if (clk_10M_en) begin // load new nibbles into the shifters // if not loading then shifting out if ( load_shift == 1 ) begin @@ -330,42 +332,52 @@ always @ ( posedge clk_10M ) begin // neg // get one clock early. not sure this works. f10_addr <= {sprite_color[2:0], k6[1], j6[1]}; end + + // counters are always cleared during hbl // one will free count and the other will count the x offset in the current blitter // v[0] (schematic VADLAY) determines which buffer is blitting and which is streaming - if ( hblank ) begin + if ( hbl ) begin f8_count <= 0; g8_count <= 0; end else if ( pad[1:0] == 2'b11 ) begin // mux G9 gives LA4 ( L9 nand pad 1+0 ) to F8 or G8 load line // load one from sprite x pos, increment the other if ( v[0] == 1 ) begin - //f8_count <= sprite_x; f8_count <= spr_ram_data ; - g8_count <= g8_count + 1; + if ( clk_5M_en ) begin + g8_count <= g8_count + 1'd1; + end end else begin - //g8_count <= sprite_x; g8_count <= spr_ram_data ; - f8_count <= f8_count + 1; + if ( clk_5M_en ) begin + f8_count <= f8_count + 1'd1; + end end end else begin // increment both if ( v[0] == 1 ) begin if ( sprite_valid ) begin - f8_count <= f8_count + 1; + f8_count <= f8_count + 1'd1; + end + if ( clk_5M_en ) begin + g8_count <= g8_count + 1'd1; end - g8_count <= g8_count + 1; end else begin if ( sprite_valid ) begin - g8_count <= g8_count + 1; + g8_count <= g8_count + 1'd1; + end + if ( clk_5M_en ) begin + f8_count <= f8_count + 1'd1; end - f8_count <= f8_count + 1; end end + end end -always @ ( posedge clk_10M ) begin +always @ ( posedge clk_20M ) begin + if (clk_10M_en) begin // odd / even lines each have their own sprite line buffer if ( v[0] == 1 ) begin // if the pixel color is 0 then the ram cs is not asserted and no write happens @@ -379,13 +391,14 @@ always @ ( posedge clk_10M ) begin end end end - if ( clk_5M == 0 ) begin - // hack. buffer on pcb is cleared by pull-downs on the output bus - // the ram we is asserted after the output is latched then the zero value is written on the opposite 10MHz edge. - // address clock on the streaming buffer is at 5M. It writes 0 when the clock is low - g8_buf[h-1][3:0] <= 0; - end + // buffer on pcb is cleared by pull-downs on the output bus + // the ram we is asserted after the output is latched then the zero value is written on the opposite 10MHz edge. + // address clock on the streaming buffer is at 5M. It writes when the clock is high because clock gets inverted by L9 + + if ( clk_5M_en && ~hbl_hx ) begin + g8_buf[g8_count_flip][3:0] <= 0; + end end else begin if ( k6[0] | j6[0] ) begin if ( sprite_valid ) begin @@ -397,29 +410,53 @@ always @ ( posedge clk_10M ) begin end end end - - if ( clk_5M == 0 ) begin - // same as g8 above - f8_buf[h-1][3:0] <= 0; + if ( clk_5M_en == 1 && ~hbl_hx ) begin + f8_buf[f8_count_flip][3:0] <= 0; end - - end + end + end end -always @ (posedge clk_10M) begin // neg +reg [4:0] spr_pal_ofs_hi; +reg [4:0] spr_pal_ofs_low; + +wire [7:0] g8_count_flip; +assign g8_count_flip = user_flip ? ~g8_count : g8_count; + +wire [7:0] f8_count_flip; +assign f8_count_flip = user_flip ? ~f8_count : f8_count; + +// sprite buffer handling +always @ (posedge clk_20M) begin + if ( clk_5Mn_en ) begin + // default to clear + spr_pal_ofs_hi <= 0; + spr_pal_ofs_low <= 0; + + if ( v[0] == 1 && g8_buf[g8_count_flip] > 0 ) begin + spr_pal_ofs_hi <= { 1'b0, g8_buf[g8_count_flip] }; + spr_pal_ofs_low <= { 1'b0, g8_buf[g8_count_flip][3:2], g8_buf[g8_count_flip][1:0] }; + end + if ( v[0] == 0 && f8_buf[f8_count_flip] > 0 ) begin + spr_pal_ofs_hi <= { 1'b0, f8_buf[f8_count_flip] }; + spr_pal_ofs_low <= { 1'b0, f8_buf[f8_count_flip][3:2], f8_buf[f8_count_flip][1:0] }; + end + end +end + +always @ (posedge clk_20M) begin // neg + if (clk_10M_en) begin // data in spr_ram_data // { pad[7:2], pad[1:0] } on the schematic. pad counter // is h counter really reset and the same time as pad counter (A7)? - if ( hblank ) begin + if ( hbl_hx ) begin // 64 cycles of checking if y active and storing a7 if it is spr_addr <= { a7[5:0], 2'b01 }; // only y end else begin - //spr_addr <= { 6'b0, pad[1:0] }; // only y 63-0 - //spr_addr <= { sp_addr_cache[3][5:0], pad[1:0] }; // only y 63-0 spr_addr <= { sp_addr_cache[a9], pad[1:0] }; // only y 63-0 end - if ( ~hblank ) begin + if ( ~hbl_hx ) begin // set the current position into the bitmap rom based on the tile, // y offset and bitmap byte offset @@ -432,7 +469,7 @@ always @ (posedge clk_10M) begin // neg spr_bitmap_addr <= { sprite_tile[5:0], sprite_y[3:0], ~pic[1:0] } ; end end else begin - if ( flip_x == 0 ) begin + if ( flip_x == 0 ) begin spr_bitmap_addr <= { sprite_tile[5:0], ~sprite_y[3:0], pic[1:0] } ; end else begin spr_bitmap_addr <= { sprite_tile[5:0], ~sprite_y[3:0], ~pic[1:0] } ; @@ -440,124 +477,105 @@ always @ (posedge clk_10M) begin // neg end end + end end // sprites are added to a visible list during the hblank of the previous line -wire [7:0]j7 = spr_ram_data + (v+1); - -always @ (posedge clk_10M) begin +wire [7:0]j7 = user_flip ? (spr_ram_data + ~(v+1'd1)) : spr_ram_data + (v+1'd1); +always @ (posedge clk_20M) begin + if (clk_10M_en) begin // J10 logic - if ( ~hblank ) begin - // 8 clocks per sprite - // even is falling 5M clk - case ( h10[4:0] ) - 0: begin - pad <= 2'b00; - pic <= 2'b00; - load_shift <= 0; - end - 2: begin - sprite_tile <= spr_ram_data; - //sprite_tile <= 8'h06; - pad <= 2'b01; - end - 4: begin - sprite_y <= j7;//spr_ram_data + v ; + // 8 clocks per sprite + // even is falling 5M clk + // timing altered from prom to deal with async/sync differences + case ( h10[4:0] ) + 0: begin + pad <= 2'b00; + pic <= 2'b00; + load_shift <= 0; + end + 2: begin + sprite_tile <= spr_ram_data; + //sprite_tile <= 8'h06; + pad <= 2'b01; + end + 4: begin + sprite_y <= j7; // spr_ram_data + v ; - if ( spr_ram_data !== 0 && j7 < 16 ) begin - sprite_valid <= 1; - end else begin - sprite_valid <= 0; - end - pad <= 2'b10; + if ( spr_ram_data !== 0 && j7 < 16 ) begin + sprite_valid <= 1; + end else begin + sprite_valid <= 0; end - 6: begin - sprite_color <= spr_ram_data ; - //sprite_color <= 8'h02 ; - pad <= 2'b11; - end - 8: begin - // sprite_x <= spr_ram_data ; - //sprite_x <= 8'h68 ; + pad <= 2'b10; + end + 6: begin + sprite_color <= spr_ram_data ; + pad <= 2'b11; + end + 8: begin + sprite_x <= spr_ram_data ; // pad <= 2'b00; // different than prom value - end - 10: begin - // this should be at 8 - pad <= 2'b00; - load_shift <= 1; - end - 11: begin - load_shift <= 0; - pic <= 2'b01; - end - 14: begin - load_shift <= 1; - end - 15: begin - load_shift <= 0; - pic <= 2'b10; - end - 18: begin - load_shift <= 1; - end - 19: begin - load_shift <= 0; - pic <= 2'b11; - end - 22: begin - load_shift <= 1; - end - 23: begin - load_shift <= 0; - end - 26: begin - dec_a9 <= 1; - end - 27: begin - dec_a9 <= 0; - pic <= 2'b00; - - end - endcase - end -end + end + 9: begin + load_shift <= 1; + end + 10: begin + load_shift <= 0; + // this should be at 8 + pad <= 2'b00; + end + 11: begin + pic <= 2'b01; + end + 13: begin + load_shift <= 1; + end + 14: begin + load_shift <= 0; + end + 15: begin + pic <= 2'b10; + end + 17: begin + load_shift <= 1; + end + 18: begin + load_shift <= 0; + end + 19: begin + pic <= 2'b11; + end + 21: begin + load_shift <= 1; + end + 22: begin + load_shift <= 0; + end + 26: begin + dec_a9 <= 1; + end + 27: begin + dec_a9 <= 0; + pic <= 2'b00; + end + endcase + end +end reg draw; -reg [3:0] spr_pal_ofs_hi_1 ; -reg [3:0] spr_pal_ofs_low_1 ; - -reg [3:0] spr_pal_ofs_hi_2 ; -reg [3:0] spr_pal_ofs_low_2 ; - - // tiles -always @ (posedge clk_10M) begin - if ( clk_5M == 1 ) begin - // sprite +// tiles +always @ (posedge clk_20M) begin + if ( clk_5M_en ) begin // load palette - calculate rom offsets // check if bg or fg asserted priority - // register the sprite output or it will be off by one since the tiles are registered. - spr_pal_ofs_hi_2 <= spr_pal_ofs_hi_1; - spr_pal_ofs_low_2 <= spr_pal_ofs_low_1; - - if ( ( v[0] == 1 && g8_buf[h] > 0) || (v[0] == 0 && f8_buf[h] > 0) ) begin - if ( v[0] == 1 ) begin - spr_pal_ofs_hi_1 <= { 1'b0, g8_buf[h] }; - spr_pal_ofs_low_1 <= { 1'b0, g8_buf[h][3:2], g8_buf[h][1:0] }; - end else begin - spr_pal_ofs_hi_1 <= { 1'b0, f8_buf[h] }; - spr_pal_ofs_low_1 <= { 1'b0, f8_buf[h][3:2], f8_buf[h][1:0] }; - end - end else begin - spr_pal_ofs_hi_1 <= 0; - spr_pal_ofs_low_1 <= 0; - end - - if ( spr_pal_ofs_hi_2 > 0) begin - fg_pal_ofs_hi <= spr_pal_ofs_hi_2; - fg_pal_ofs_low <= spr_pal_ofs_low_2; + if ( spr_pal_ofs_hi > 0 && ( h > 16 || ~user_flip ) ) begin + // the h > 16 condition is a screen flip hack. not in original hardware + fg_pal_ofs_hi <= spr_pal_ofs_hi; + fg_pal_ofs_low <= spr_pal_ofs_low; draw <= 1; end else if ( fg !== 0 || fg_attr[6] == 1 ) begin // fg @@ -574,7 +592,7 @@ always @ (posedge clk_10M) begin draw <= 0; end - if ( h[2:0] !== 2 ) begin + if ( h[2:0] !== 7 ) begin // unless we are loading the shift register then shift it. fg_shift_0 <= { fg_shift_0[0], fg_shift_0[7:1] }; fg_shift_1 <= { fg_shift_1[0], fg_shift_1[7:1] }; @@ -584,49 +602,43 @@ always @ (posedge clk_10M) begin end - case ( { flip_screen, h[2:0] } ) - 0: begin + // load / shift tiles + case ( { cocktail_flip ^ user_flip, h[2:0] } ) + 5: begin fg_char_index <= { v[7:3] , h[7:3] } ; // 32*32 characters bg_char_index <= { bg_scroll[7:3] , h[7:3] } ; // 32*32 characters end - 1: begin + 6: begin fg_bitmap_addr <= { gfx_fg_attr_data[7], gfx_fg_tile_data, v[2:0] }; bg_bitmap_addr <= { gfx_bg_attr_data[7], gfx_bg_tile_data, bg_scroll[2:0] }; end - 2: begin + 7: begin + // latched by N9/P9 & U9 & S9 on h[2:0] == 111 R6 creates latch clock fg_shift_0 <= u8_data; fg_shift_1 <= s8_data; bg_shift_0 <= n8_data ; bg_shift_1 <= r8_data ; - // these are good for the width of the tile -// fg_tile <= { gfx_fg_attr_data[7], gfx_fg_tile_data }; fg_attr <= gfx_fg_attr_data; - -// bg_tile <= { gfx_bg_attr_data[7], gfx_bg_tile_data }; bg_attr <= gfx_bg_attr_data; end - 8: begin + 13: begin fg_char_index <= ~{ v[7:3] , h[7:3] } ; // 32*32 characters bg_char_index <= ~{ bg_scroll[7:3] , h[7:3] } ; // 32*32 characters end - 9: begin + 14: begin fg_bitmap_addr <= { gfx_fg_attr_data[7], gfx_fg_tile_data, ~v[2:0] }; bg_bitmap_addr <= { gfx_bg_attr_data[7], gfx_bg_tile_data, ~bg_scroll[2:0] }; end - 10: begin + 15: begin fg_shift_0 <= { u8_data[0], u8_data[1], u8_data[2], u8_data[3], u8_data[4], u8_data[5], u8_data[6], u8_data[7]} ; fg_shift_1 <= { s8_data[0], s8_data[1], s8_data[2], s8_data[3], s8_data[4], s8_data[5], s8_data[6], s8_data[7]} ; bg_shift_0 <= { n8_data[0], n8_data[1], n8_data[2], n8_data[3], n8_data[4], n8_data[5], n8_data[6], n8_data[7]} ; bg_shift_1 <= { r8_data[0], r8_data[1], r8_data[2], r8_data[3], r8_data[4], r8_data[5], r8_data[6], r8_data[7]} ; - // these are good for the width of the tile -// fg_tile <= { gfx_fg_attr_data[7], gfx_fg_tile_data }; fg_attr <= gfx_fg_attr_data; - -// bg_tile <= { gfx_bg_attr_data[7], gfx_bg_tile_data }; bg_attr <= gfx_bg_attr_data; end @@ -641,52 +653,62 @@ wire [7:0] fg_pal_data_low; wire [7:0] bg_pal_data_high; wire [7:0] bg_pal_data_low; -always @ (posedge clk_5M ) begin - if ( ~hblank & ~vblank ) begin - if ( draw ) begin - red <= fg_red[7:4]; - green <= fg_green[7:4]; - blue <= fg_blue[7:4]; +always @ (posedge clk_20M ) begin + if (clk_5M_en) begin + hblank <= hbl_hx; + vblank <= vbl; + + if ( ~hbl_hx & ~vbl ) begin + if ( draw ) begin + red <= fg_red[7:4]; + green <= fg_green[7:4]; + blue <= fg_blue[7:4]; + end else begin + {red, green, blue} <= 0; + end + end else begin + // vblank / hblank + {red, green, blue} <= 0; end - end else begin - // vblank / hblank - red <= 0; - green <= 0; - blue <= 0; end -end +end +reg [15:0] unhandled_addr ; -always @ (posedge clk_4M ) begin +always @ (posedge clk_20M ) begin if ( rd_n == 0 ) begin - /*if (cpu_addr == 16'h049a ) + // read program rom + if (cpu_addr == 16'h049a ) begin // patch rom to bypass "secret" pal protection // cpu tries to read val from 0x9803 which is state machine pal // written to on all tile ram access. should try converting pal logic to verilog. - cpu_din <= 0; - else */if ( cpu_addr >= 16'h0000 && cpu_addr < 16'h8000 ) - cpu_din <= rom_do; - else if ( cpu_addr >= 16'h8000 && cpu_addr < 16'h8400 ) - cpu_din <= bg_ram0_data; - else if ( cpu_addr >= 16'h8400 && cpu_addr < 16'h8800 ) - cpu_din <= bg_ram1_data; - else if ( cpu_addr >= 16'h8800 && cpu_addr < 16'h8c00 ) - cpu_din <= fg_ram0_data; - else if ( cpu_addr >= 16'h8c00 && cpu_addr < 16'h9000 ) - cpu_din <= fg_ram1_data; - else if ( cpu_addr == 16'h9803 ) cpu_din <= 0; - else if ( cpu_addr == 16'ha000 ) + end else if ( cpu_addr >= 16'h0000 && cpu_addr < 16'h8000 ) begin + cpu_din <= rom_do; // 0x0000 + end else if ( cpu_addr >= 16'h8000 && cpu_addr < 16'h8400 ) begin + cpu_din <= bg_ram0_data; + end else if ( cpu_addr >= 16'h8400 && cpu_addr < 16'h8800 ) begin + cpu_din <= bg_ram1_data; + end else if ( cpu_addr >= 16'h8800 && cpu_addr < 16'h8c00 ) begin + cpu_din <= fg_ram0_data; + end else if ( cpu_addr >= 16'h8c00 && cpu_addr < 16'h9000 ) begin + cpu_din <= fg_ram1_data; + end else if ( cpu_addr == 16'h9803 ) begin + cpu_din <= 0; + end else if ( cpu_addr == 16'ha000 ) begin cpu_din <= p1; - else if ( cpu_addr == 16'ha001 ) + end else if ( cpu_addr == 16'ha001 ) begin cpu_din <= p2; - else if ( cpu_addr == 16'ha002 ) + end else if ( cpu_addr == 16'ha002 ) begin cpu_din <= dsw1; - else if ( cpu_addr == 16'ha003 ) - cpu_din <= dsw2; - else if ( cpu_addr >= 16'he000 && cpu_addr < 16'hf000 ) + end else if ( cpu_addr == 16'ha003 ) begin + cpu_din <= dsw2; + end else if ( cpu_addr >= 16'he000 && cpu_addr < 16'hf000 ) begin cpu_din <= cpu_ram_data; + end else begin + unhandled_addr <= cpu_addr; + end end else begin if ( cpu_addr[15:12] == 4'he ) begin @@ -711,13 +733,11 @@ always @ (posedge clk_4M ) begin end end else if (cpu_addr == 16'h9800 ) begin if ( wr_n == 0 ) begin - flip_screen <= cpu_dout[0]; + cocktail_flip <= cpu_dout[0]; end end else if (cpu_addr == 16'h9801 ) begin - sound1_wr <= ~wr_n; sound1_en <= 1; end else if (cpu_addr == 16'h9802 ) begin - sound2_wr <= ~wr_n; sound2_en <= 1; end else begin // no valid write address @@ -729,10 +749,7 @@ always @ (posedge clk_4M ) begin gfx_bg_ram0_wr <= 0 ; gfx_bg_ram1_wr <= 0 ; - sound1_wr <= 0; sound1_en <= 0; - - sound2_wr <= 0; sound2_en <= 0; end end @@ -749,59 +766,59 @@ wire wr_n; wire rd_n; reg vert_int_n; -always @ (posedge clk_4M ) begin - vert_int_n <= (v !== 200 ) ; +always @ (posedge clk_20M ) begin + vert_int_n <= (v !== 208 ) ; end T80pa u_cpu( - .RESET_n ( ~reset ), - .CLK ( clk_8M ), - .CEN_p ( clk_4M ), - .CEN_n ( 1'b1 ), - .WAIT_n ( 1'b1 ), + .RESET_n ( ~reset ), + .CLK ( clk_20M ), + .CEN_p ( clk_4M_en ), + .CEN_n ( clk_4Mn_en ), + .WAIT_n ( sound1_wait & sound2_wait ), .INT_n ( vert_int_n ), - .NMI_n ( 1'b1 ), - .BUSRQ_n ( 1'b1 ), - .RD_n ( rd_n ), - .WR_n ( wr_n ), - .A ( cpu_addr ), - .DI ( cpu_din ), - .DO ( cpu_dout ) + .NMI_n ( 1'b1 ), + .BUSRQ_n ( 1'b1 ), + .RD_n ( rd_n ), + .WR_n ( wr_n ), + .A ( cpu_addr ), + .DI ( cpu_din ), + .DO ( cpu_dout ) ); -reg sound1_wr; -reg sound1_en ; +reg sound1_en; +wire sound1_wait; -reg sound2_wr; -reg sound2_en ; +reg sound2_en; +wire sound2_wait; -SN76496 sound1( - .clk(clk_4M), - .cpuclk(clk_4M), - .reset(reset), - .ce(sound1_en), - .we(sound1_wr), - .data(cpu_dout), - .chmsk(4'b1111), - .sndout(sound1_out) +sn76489_top psg0( + .clock_i(clk_20M), + .clock_en_i(clk_4M_en), + .res_n_i(~reset), + .ce_n_i(~sound1_en), + .we_n_i(wr_n), + .d_i(cpu_dout), + .ready_o(sound1_wait), + .aout_o(sound1_out) ); -SN76496 sound2( - .clk(clk_4M), - .cpuclk(clk_4M), - .reset(reset), - .ce(sound2_en), - .we(sound2_wr), - .data(cpu_dout), - .chmsk(4'b1111), - .sndout(sound2_out) +sn76489_top psg1( + .clock_i(clk_20M), + .clock_en_i(clk_4M_en), + .res_n_i(~reset), + .ce_n_i(~sound2_en), + .we_n_i(wr_n), + .d_i(cpu_dout), + .ready_o(sound2_wait), + .aout_o(sound2_out) ); - + assign rom_addr = cpu_addr[14:0]; cpu_ram cpu_ram_inst ( .address ( cpu_addr[11:0] ), - .clock ( ~clk_4M ), + .clock (clk_20M ), .data ( cpu_dout ), .wren ( cpu_ram_w ), .q ( cpu_ram_data ) @@ -809,13 +826,13 @@ cpu_ram cpu_ram_inst ( // foreground tile attributes ram_dp_1k gfx_fg_ram0_inst ( - .clock_a ( ~clk_4M ), + .clock_a ( clk_20M ), .address_a ( cpu_addr[9:0] ), .data_a ( cpu_dout ), .wren_a ( gfx_fg_ram0_wr ), .q_a ( fg_ram0_data ), - .clock_b ( ~clk_10M ), + .clock_b ( clk_20M ), .address_b ( fg_char_index ), .data_b ( 0 ), .wren_b ( 0 ), @@ -824,13 +841,13 @@ ram_dp_1k gfx_fg_ram0_inst ( // foreground tile index ram_dp_1k gfx_fg_ram1_inst ( - .clock_a ( ~clk_4M ), + .clock_a ( clk_20M ), .address_a ( cpu_addr[9:0] ), .data_a ( cpu_dout ), .wren_a ( gfx_fg_ram1_wr ), .q_a ( fg_ram1_data ), - .clock_b ( ~clk_10M ), + .clock_b ( clk_20M ), .address_b ( fg_char_index ), .data_b ( 0 ), .wren_b ( 0 ), @@ -839,13 +856,13 @@ ram_dp_1k gfx_fg_ram1_inst ( // background tile attributes ram_dp_1k gfx_bg_ram0_inst ( - .clock_a ( ~clk_4M ), + .clock_a ( clk_20M ), .address_a ( cpu_addr[9:0] ), .data_a ( cpu_dout ), .wren_a ( gfx_bg_ram0_wr ), .q_a ( bg_ram0_data ), - .clock_b ( ~clk_10M ), + .clock_b ( clk_20M ), .address_b ( bg_char_index ), .data_b ( 0 ), .wren_b ( 0 ), @@ -854,13 +871,13 @@ ram_dp_1k gfx_bg_ram0_inst ( // background tile index ram_dp_1k gfx_bg_ram1_inst ( - .clock_a ( ~clk_4M ), + .clock_a ( clk_20M ), .address_a ( cpu_addr[9:0] ), .data_a ( cpu_dout ), .wren_a ( gfx_bg_ram1_wr ), .q_a ( bg_ram1_data ), - .clock_b ( ~clk_10M ), + .clock_b ( clk_20M ), .address_b ( bg_char_index ), .data_b ( 0 ), .wren_b ( 0 ), @@ -869,13 +886,13 @@ ram_dp_1k gfx_bg_ram1_inst ( // sprite ram - hardware uses 2x6148 = 1k, only 256 bytes can be addressed ram_dp_1k spr_ram ( - .clock_a ( ~clk_4M ), + .clock_a ( clk_20M ), .address_a ( { 2'b00, cpu_addr[7:0] } ), .data_a ( cpu_dout ), .wren_a ( spr_ram_wr ), // .q_a ( ), // cpu can't read sprite ram - .clock_b ( ~clk_10M ), + .clock_b ( clk_20M ), .address_b ( spr_addr ), .data_b ( 0 ), .wren_b ( 0 ), @@ -889,66 +906,133 @@ ram_dp_1k spr_ram ( // .data(cpu01rom_data) //); +// foreground tile bitmap S8 +wire s8_cs = (dl_addr[15:12] == 4'b1000); -// FG Roms -fg1_rom fg1_rom( - .clk(clk_10M), - .addr(fg_bitmap_addr), - .data(s8_data) -); +dpram #(8,12) gfx_s8 ( + .clk_a(clk_20M), + .addr_a(dl_addr[11:0] ), + .we_a(dl_we & s8_cs), + .d_a(dl_data), -fg2_rom fg2_rom( - .clk(clk_10M), - .addr(fg_bitmap_addr), - .data(u8_data) -); + .clk_b(clk_20M), + .addr_b(fg_bitmap_addr), + .q_b(s8_data) + ); -// BG Roms -bg1_rom bg1_rom( - .clk(~clk_10M), - .addr(bg_bitmap_addr ), - .data(r8_data) -); +// foreground tile bitmap u8 +wire u8_cs = (dl_addr[15:12] == 4'b1001); -bg2_rom bg2_rom( - .clk(~clk_10M), - .addr(bg_bitmap_addr ), - .data(n8_data) -); +dpram #(8,12) gfx_u8 ( + .clk_a(clk_20M), + .addr_a(dl_addr[11:0] ), + .we_a(dl_we & u8_cs), + .d_a(dl_data), -// Sprite Roms -spr1_rom spr1_rom( - .clk(~clk_10M), - .addr(spr_bitmap_addr), - .data(h5_data) -); - -spr2_rom spr2_rom( - .clk(~clk_10M), - .addr(spr_bitmap_addr), - .data(k5_data) -); + .clk_b(clk_20M), + .addr_b(fg_bitmap_addr), + .q_b(u8_data) + ); -//Patette -pal_high_prom pal_high_prom( - .clk(~clk_10M), - .addr(fg_pal_ofs_hi), - .data(fg_pal_data_high) -); -pal_low_prom pal_low_prom( - .clk(~clk_10M), - .addr(fg_pal_ofs_low), - .data(fg_pal_data_low) -); +// background tile bitmap r8 +wire r8_cs = (dl_addr[15:12] == 4'b1010); -//Sprite LUT -spr_col_lut_prom spr_col_lut_prom( - .clk(~clk_10M), - .addr(f10_addr), - .data(f10_data) -); +dpram #(8,12) gfx_r8 ( + .clk_a(clk_20M), + .addr_a(dl_addr[11:0] ), + .we_a(dl_we & r8_cs), + .d_a(dl_data), + + .clk_b(clk_20M), + .addr_b(bg_bitmap_addr), + .q_b(r8_data) + ); + +// background tile bitmap n8 +wire n8_cs = (dl_addr[15:12] == 4'b1011); + +dpram #(8,12) gfx_n8 ( + .clk_a(clk_20M), + .addr_a(dl_addr[11:0] ), + .we_a(dl_we & n8_cs), + .d_a(dl_data), + + .clk_b(clk_20M), + .addr_b(bg_bitmap_addr), + .q_b(n8_data) + ); + + +// sprite bitmap h5 +wire h5_cs = (dl_addr[15:12] == 4'b1100); + +dpram #(8,12) gfx_h5 ( + .clk_a(clk_20M), + .addr_a(dl_addr[11:0] ), + .we_a(dl_we & h5_cs), + .d_a(dl_data), + + .clk_b(clk_20M), + .addr_b(spr_bitmap_addr), + .q_b(h5_data) + ); + +// sprite bitmap k5 +wire k5_cs = (dl_addr[15:12] == 4'b1101); + +dpram #(8,12) gfx_k5 ( + .clk_a(clk_20M), + .addr_a(dl_addr[11:0] ), + .we_a(dl_we & k5_cs), + .d_a(dl_data), + + .clk_b(clk_20M), + .addr_b(spr_bitmap_addr), + .q_b(k5_data) + ); + + +// palette high bits +wire u02_cs = (dl_addr[15:5] == 11'b11100000000 ); + +dpram #(8,5) gfx_u02 ( + .clk_a(clk_20M), + .addr_a(dl_addr[4:0] ), + .we_a(dl_we & u02_cs), + .d_a(dl_data), + + .clk_b(clk_20M), + .addr_b(fg_pal_ofs_hi), + .q_b(fg_pal_data_high) + ); + +// palette low bits +wire t02_cs = (dl_addr[15:5] == 11'b11100000001 ); + +dpram #(8,5) gfx_t02 ( + .clk_a(clk_20M), + .addr_a(dl_addr[4:0] ), + .we_a(dl_we & t02_cs), + .d_a(dl_data), + + .clk_b(clk_20M), + .addr_b(fg_pal_ofs_low), + .q_b(fg_pal_data_low) + ); + +// sprite palette lookup F10 +wire f10_cs = (dl_addr[15:5] == 11'b11100000010 ); + +dpram #(8,5) gfx_f10 ( + .clk_a(clk_20M), + .addr_a(dl_addr[4:0] ), + .we_a(dl_we & f10_cs), + .d_a(dl_data), + + .clk_b(clk_20M), + .addr_b(f10_addr), + .q_b(f10_data) + ); - endmodule - diff --git a/Arcade_MiST/Universal MrDo/rtl/SN76496.v b/Arcade_MiST/Universal MrDo/rtl/SN76496.v deleted file mode 100644 index 39436042..00000000 --- a/Arcade_MiST/Universal MrDo/rtl/SN76496.v +++ /dev/null @@ -1,174 +0,0 @@ -// Copyright (c) 2010 MiSTer-X - -module SN76496 -( - input clk, - input cpuclk, - input reset, - input ce, - input we, - input [7:0] data, - input [3:0] chmsk, - output reg [7:0] sndout, - output reg [3:0] chactv, - output reg [2:0] lreg -); - -`define RNGINI 16'h0F35 -`define RNGFB0 16'h4000 -`define RNGFB1 16'h8100 - -function [5:0] voltbl; -input [3:0] idx; - case (idx) - 4'h0: voltbl = 63; - 4'h1: voltbl = 50; - 4'h2: voltbl = 40; - 4'h3: voltbl = 32; - 4'h4: voltbl = 25; - 4'h5: voltbl = 20; - 4'h6: voltbl = 16; - 4'h7: voltbl = 13; - 4'h8: voltbl = 10; - 4'h9: voltbl = 8; - 4'hA: voltbl = 6; - 4'hB: voltbl = 5; - 4'hC: voltbl = 4; - 4'hD: voltbl = 3; - 4'hE: voltbl = 2; - 4'hF: voltbl = 0; - endcase -endfunction - -reg [3:0] clks; - -reg [2:0] nzc; -reg [9:0] fq0, fq1, fq2; -reg [9:0] fc0, fc1, fc2; -reg [5:0] fv0, fv1, fv2, fv3; -reg [5:0] _fv0,_fv1,_fv2,_fv3; -reg fo0, fo1, fo2; - -reg [15:0] rng = `RNGINI; -wire [15:0] rfb = rng[0] ? ( nzc[2] ? `RNGFB1 : `RNGFB0 ) : 16'h0; - -wire [1:0] nfq = nzc[1:0]; -wire [10:0] fq3 = ( nfq == 2'b00 ) ? 11'd64 : - ( nfq == 2'b01 ) ? 11'd128 : - ( nfq == 2'b10 ) ? 11'd256 : fq2; -reg [10:0] fc3; -wire fo3 = rng[0]; - -wire [7:0] o0 = ( fo0 & chmsk[0] ) ? { 1'b0, fv0, 1'b0 } : 8'h0; -wire [7:0] o1 = ( fo1 & chmsk[1] ) ? { 1'b0, fv1, 1'b0 } : 8'h0; -wire [7:0] o2 = ( fo2 & chmsk[2] ) ? { 1'b0, fv2, 1'b0 } : 8'h0; -wire [7:0] o3 = ( fo3 & chmsk[3] ) ? { 1'b0, fv3, 1'b0 } : 8'h0; - -wire [8:0] sndmix = o0 + o1 + o2 + o3; - -always @( posedge cpuclk or posedge reset ) begin - if ( reset ) begin - lreg <= 0; - _fv0 <= 0; - _fv1 <= 0; - _fv2 <= 0; - _fv3 <= 0; - fq0 <= 0; - fq1 <= 0; - fq2 <= 0; - nzc <= 0; - chactv <= 0; - end - else begin - // Register write - if ( ce & we ) begin - if ( data[7] ) begin - lreg <= data[6:4]; - case ( data[6:4] ) - 3'h0: fq0[3:0] <= data[3:0]; - 3'h2: fq1[3:0] <= data[3:0]; - 3'h4: fq2[3:0] <= data[3:0]; - 3'h1: begin _fv0 <= voltbl(data[3:0]); chactv[0] <= (~data[3]); end - 3'h3: begin _fv1 <= voltbl(data[3:0]); chactv[1] <= (~data[3]); end - 3'h5: begin _fv2 <= voltbl(data[3:0]); chactv[2] <= (~data[3]); end - 3'h7: begin _fv3 <= voltbl(data[3:0]); chactv[3] <= (~data[3]); end - 3'h6: begin nzc <= data[2:0]; end - endcase - end - else begin - case ( lreg ) - 3'h0: fq0[9:4] <= data[5:0]; - 3'h2: fq1[9:4] <= data[5:0]; - 3'h4: fq2[9:4] <= data[5:0]; - default: begin end - endcase - end - end - end -end - - -always @( posedge clk or posedge reset ) begin - // Reset - if ( reset ) begin - sndout <= 0; - fv0 <= 0; - fv1 <= 0; - fv2 <= 0; - fv3 <= 0; - fc0 <= 0; - fc1 <= 0; - fc2 <= 0; - fc3 <= 0; - fo0 <= 0; - fo1 <= 0; - fo2 <= 0; - clks <= 0; - rng <= `RNGINI; - end - else begin - - // OSCs update - clks <= clks+3'd1; - if ( clks == 0 ) begin - - fv0 <= _fv0; - fv1 <= _fv1; - fv2 <= _fv2; - fv3 <= _fv3; - - if ( fc0 == 0 ) begin - fc0 <= fq0; - fo0 <= ~fo0; - end - else fc0 <= fc0-10'd1; - - if ( fc1 == 0 ) begin - fc1 <= fq1; - fo1 <= ~fo1; - end - else fc1 <= fc1-10'd1; - - if ( fc2 == 0 ) begin - fc2 <= fq2; - fo2 <= ~fo2; - end - else fc2 <= fc2-10'd1; - - // NoiseGen update - if ( fc3 == 0 ) begin - fc3 <= fq3; - rng <= { 1'b0, rng[15:1] } ^ rfb; - end - else fc3 <= fc3-11'd1; - - // Sound update - sndout <= {8{sndmix[8]}}|(sndmix[7:0]); - - end - - end - -end - -endmodule diff --git a/Arcade_MiST/Universal MrDo/rtl/divider_by2.sv b/Arcade_MiST/Universal MrDo/rtl/divider_by2.sv deleted file mode 100644 index 3e1306e7..00000000 --- a/Arcade_MiST/Universal MrDo/rtl/divider_by2.sv +++ /dev/null @@ -1,16 +0,0 @@ -module divider_by2 ( - -output reg out_clk, -input clk, -input rst -); - -always @(posedge clk) -begin -if (rst) - out_clk <= 1'b0; -else - out_clk <= ~out_clk; -end - -endmodule \ No newline at end of file diff --git a/Arcade_MiST/Universal MrDo/rtl/dpram.vhd b/Arcade_MiST/Universal MrDo/rtl/dpram.vhd new file mode 100644 index 00000000..284194c5 --- /dev/null +++ b/Arcade_MiST/Universal MrDo/rtl/dpram.vhd @@ -0,0 +1,81 @@ +-- ----------------------------------------------------------------------- +-- +-- Syntiac's generic VHDL support files. +-- +-- ----------------------------------------------------------------------- +-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com) +-- http://www.syntiac.com/fpga64.html +-- +-- Modified April 2016 by Dar (darfpga@aol.fr) +-- http://darfpga.blogspot.fr +-- Remove address register when writing +-- +-- ----------------------------------------------------------------------- +-- +-- dpram.vhd +-- +-- ----------------------------------------------------------------------- +-- +-- generic ram. +-- +-- ----------------------------------------------------------------------- + +library IEEE; +use IEEE.STD_LOGIC_1164.ALL; +use IEEE.numeric_std.ALL; + +-- ----------------------------------------------------------------------- + +entity dpram is + generic ( + dWidth : integer := 8; + aWidth : integer := 10 + ); + port ( + clk_a : in std_logic; + we_a : in std_logic := '0'; + addr_a : in std_logic_vector((aWidth-1) downto 0); + d_a : in std_logic_vector((dWidth-1) downto 0) := (others => '0'); + q_a : out std_logic_vector((dWidth-1) downto 0); + + clk_b : in std_logic; + we_b : in std_logic := '0'; + addr_b : in std_logic_vector((aWidth-1) downto 0); + d_b : in std_logic_vector((dWidth-1) downto 0) := (others => '0'); + q_b : out std_logic_vector((dWidth-1) downto 0) + ); +end entity; + +-- ----------------------------------------------------------------------- + +architecture rtl of dpram is + subtype addressRange is integer range 0 to ((2**aWidth)-1); + type ramDef is array(addressRange) of std_logic_vector((dWidth-1) downto 0); + signal ram: ramDef; + signal addr_a_reg: std_logic_vector((aWidth-1) downto 0); + signal addr_b_reg: std_logic_vector((aWidth-1) downto 0); +begin + +-- ----------------------------------------------------------------------- + process(clk_a) + begin + if rising_edge(clk_a) then + if we_a = '1' then + ram(to_integer(unsigned(addr_a))) <= d_a; + end if; + q_a <= ram(to_integer(unsigned(addr_a))); + end if; + end process; + + process(clk_b) + begin + if rising_edge(clk_b) then + if we_b = '1' then + ram(to_integer(unsigned(addr_b))) <= d_b; + end if; + q_b <= ram(to_integer(unsigned(addr_b))); + end if; + end process; + +end architecture; + diff --git a/Arcade_MiST/Universal MrDo/rtl/pll.v b/Arcade_MiST/Universal MrDo/rtl/pll.v index 9e320d77..15df1e5a 100644 --- a/Arcade_MiST/Universal MrDo/rtl/pll.v +++ b/Arcade_MiST/Universal MrDo/rtl/pll.v @@ -14,7 +14,7 @@ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // -// 13.1.4 Build 182 03/12/2014 SJ Full Version +// 13.1.4 Build 182 03/12/2014 Patches 4.26 SJ Web Edition // ************************************************************ @@ -40,30 +40,26 @@ module pll ( inclk0, c0, c1, - c2, locked); input inclk0; output c0; output c1; - output c2; output locked; wire [4:0] sub_wire0; wire sub_wire2; - wire [0:0] sub_wire7 = 1'h0; - wire [2:2] sub_wire4 = sub_wire0[2:2]; + wire [0:0] sub_wire6 = 1'h0; wire [0:0] sub_wire3 = sub_wire0[0:0]; wire [1:1] sub_wire1 = sub_wire0[1:1]; wire c1 = sub_wire1; wire locked = sub_wire2; wire c0 = sub_wire3; - wire c2 = sub_wire4; - wire sub_wire5 = inclk0; - wire [1:0] sub_wire6 = {sub_wire7, sub_wire5}; + wire sub_wire4 = inclk0; + wire [1:0] sub_wire5 = {sub_wire6, sub_wire4}; altpll altpll_component ( - .inclk (sub_wire6), + .inclk (sub_wire5), .clk (sub_wire0), .locked (sub_wire2), .activeclock (), @@ -108,12 +104,8 @@ module pll ( altpll_component.clk0_phase_shift = "0", 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if; -end process; -end architecture; diff --git a/Arcade_MiST/Universal MrDo/rtl/rom/spr_col_lut_prom.vhd b/Arcade_MiST/Universal MrDo/rtl/rom/spr_col_lut_prom.vhd deleted file mode 100644 index adfe05ba..00000000 --- a/Arcade_MiST/Universal MrDo/rtl/rom/spr_col_lut_prom.vhd +++ /dev/null @@ -1,24 +0,0 @@ -library ieee; -use ieee.std_logic_1164.all,ieee.numeric_std.all; - -entity spr_col_lut_prom is -port ( - clk : in std_logic; - addr : in std_logic_vector(4 downto 0); - data : out std_logic_vector(7 downto 0) -); -end entity; - -architecture prom of spr_col_lut_prom is - type rom is array(0 to 31) of std_logic_vector(7 downto 0); - signal rom_data: rom := ( - X"00",X"97",X"71",X"F9",X"00",X"27",X"A5",X"13",X"00",X"32",X"77",X"3F",X"00",X"A7",X"72",X"F9", - X"00",X"1F",X"9A",X"77",X"00",X"15",X"27",X"38",X"00",X"C2",X"55",X"69",X"00",X"7F",X"76",X"7A"); -begin -process(clk) -begin - if rising_edge(clk) then - data <= rom_data(to_integer(unsigned(addr))); - end if; -end process; -end architecture; diff --git a/Arcade_MiST/Universal MrDo/rtl/rom/timing_prom.vhd b/Arcade_MiST/Universal MrDo/rtl/rom/timing_prom.vhd deleted file mode 100644 index e11abe0f..00000000 --- a/Arcade_MiST/Universal MrDo/rtl/rom/timing_prom.vhd +++ /dev/null @@ -1,24 +0,0 @@ -library ieee; -use ieee.std_logic_1164.all,ieee.numeric_std.all; - -entity timing_prom is -port ( - clk : in std_logic; - addr : in std_logic_vector(4 downto 0); - data : out std_logic_vector(7 downto 0) -); -end entity; - -architecture prom of timing_prom is - type rom is array(0 to 31) of std_logic_vector(7 downto 0); - signal rom_data: rom := ( - X"06",X"06",X"0D",X"0D",X"13",X"13",X"1F",X"1F",X"07",X"07",X"87",X"27",X"27",X"27",X"A7",X"47", - X"47",X"47",X"C7",X"67",X"67",X"67",X"E7",X"67",X"67",X"67",X"67",X"07",X"07",X"07",X"07",X"07"); -begin -process(clk) -begin - if rising_edge(clk) then - data <= rom_data(to_integer(unsigned(addr))); - end if; -end process; -end architecture; diff --git a/Arcade_MiST/Universal MrDo/rtl/video_timing.v b/Arcade_MiST/Universal MrDo/rtl/video_timing.v index e197a740..192ca3c6 100644 --- a/Arcade_MiST/Universal MrDo/rtl/video_timing.v +++ b/Arcade_MiST/Universal MrDo/rtl/video_timing.v @@ -1,42 +1,46 @@ module video_timing ( - input clk_pix, // pixel clock - input reset, // reset + input clk, + input clk_pix_en, // pixel clock enable + input reset, // reset - output reg [7:0]v, // { vd_, vc_, vb_, va_, vd, vc, vb, va } _ == backtick - output reg [7:0]h, // { hd_, hc_, hb_, ha_, hd, hc, hb, ha } _ == backtick + output [7:0]v, // { vd_, vc_, vb_, va_, vd, vc, vb, va } _ == backtick + output [7:0]h, // { hd_, hc_, hb_, ha_, hd, hc, hb, ha } _ == backtick output reg hbl, -// output reg hx, - output reg hff, + output hx, + output hff, output reg vbl, output reg hsync, // horizontal sync output reg vsync, // vertical sync output reg de // data enable (low in blanking interval) ); - + // sync is enable low // screen.set_raw(VIDEO_CLOCK/4, 312, 8, 248, 262, 32, 224); // horizontal timings -parameter HBLANK_START = 256; -parameter HSYNC_START = 264; -parameter HSYNC_END = 304; -parameter HBLANK_END = 8; -parameter H_TOTAL = 312; +parameter HBLANK_START = 464-1; +parameter HSYNC_START = 466; +parameter HSYNC_END = 486; +parameter HBLANK_END = 8-1; // vertical timings parameter VBLANK_START = 224; -parameter VSYNC_START = 256; -parameter VSYNC_END = 258; +parameter VSYNC_START = 497; +parameter VSYNC_END = 500; parameter VBLANK_END = 32; -parameter V_TOTAL = 262; -reg [9:0] sx; -reg [9:0] sy; +reg [8:0] sx; +reg [8:0] sy; -always @ (posedge clk_pix) begin +assign h = sx[7:0]; +assign v = sy[7:0]; +assign hx = sx[8]; +assign hff = sx == 255; + +always @ (posedge clk) begin hsync <= ~(sx >= HSYNC_START && sx < HSYNC_END); // invert: negative polarity vsync <= ~(sy >= VSYNC_START && sy < VSYNC_END); // invert: negative polarity @@ -44,40 +48,35 @@ always @ (posedge clk_pix) begin // adjust de for 1 pixel latency. character data is not displayed until on pix_clk after begin read end -always @ (posedge clk_pix) begin +always @ (posedge clk) begin if (reset) begin sx <= 0; - sy <= 0; + sy <= 9'd16; hbl <= 1; vbl <= 0; - end else begin - if ( sx < H_TOTAL ) begin - sx <= sx + 1; - end else begin - sx <= 0; - if ( sy < V_TOTAL ) begin - sy <= sy + 1; - end else begin - sy <= 0; + end else if (clk_pix_en) begin + sx <= sx + 1'd1; + if (sx[7:0] == 255) begin + sx <= {~sx[8], sx[8] ? 8'd0 : 8'd200}; // 0-255, 456-511 = 312 pixels + if (~sx[8]) begin + sy <= sy + 1'd1; + if (sy[7:0] == 255) begin + sy <= {~sy[8], sy[8] ? 8'd16 : 8'd234}; // 16-255, 490-511 = 262 lines + end end end + + case ( sx ) + HBLANK_START: hbl <= 1; + HBLANK_END: hbl <= 0; + endcase + + case ( sy ) + VBLANK_START: vbl <= 1; + VBLANK_END: vbl <= 0; + endcase end - - case ( sx ) - HBLANK_START-1: hff <= 1; - HBLANK_START: hbl <= 1; - HBLANK_END-1: hff <= 0; - HBLANK_END: hbl <= 0; - endcase - - case ( sy ) - VBLANK_START: vbl <= 1; - VBLANK_END: vbl <= 0; - endcase - - h <= sx[7:0]; - v <= sy[7:0]; - + end endmodule