diff --git a/Arcade_MiST/Bomb Jack/BombJack.qpf b/Arcade_MiST/Bomb Jack/BombJack.qpf new file mode 100644 index 00000000..bad95baf --- /dev/null +++ b/Arcade_MiST/Bomb Jack/BombJack.qpf @@ -0,0 +1,30 @@ +# -------------------------------------------------------------------------- # +# +# Copyright (C) 1991-2014 Altera Corporation +# Your use of Altera Corporation's design tools, logic functions +# and other software and tools, and its AMPP partner logic +# functions, and any output files from any of the foregoing +# (including device programming or simulation files), and any +# associated documentation or information are expressly subject +# to the terms and conditions of the Altera Program License +# Subscription Agreement, Altera MegaCore Function License +# Agreement, or other applicable license agreement, including, +# without limitation, that your use is for the sole purpose of +# programming logic devices manufactured by Altera and sold by +# Altera or its authorized distributors. Please refer to the +# applicable agreement for further details. +# +# -------------------------------------------------------------------------- # +# +# Quartus II 64-Bit +# Version 13.1.4 Build 182 03/12/2014 SJ Web Edition +# Date created = 16:52:48 September 16, 2019 +# +# -------------------------------------------------------------------------- # + +QUARTUS_VERSION = "13.1" +DATE = "16:52:48 September 16, 2019" + +# Revisions + +PROJECT_REVISION = "BombJack" diff --git a/Arcade_MiST/Bomb Jack/BombJack.qsf b/Arcade_MiST/Bomb Jack/BombJack.qsf new file mode 100644 index 00000000..1ee0b42c --- /dev/null +++ b/Arcade_MiST/Bomb Jack/BombJack.qsf @@ -0,0 +1,225 @@ +# -------------------------------------------------------------------------- # +# +# Copyright (C) 1991-2014 Altera Corporation +# Your use of Altera Corporation's design tools, logic functions +# and other software and tools, and its AMPP partner logic +# functions, and any output files from any of the foregoing +# (including device programming or simulation files), and any +# associated documentation or information are expressly subject +# to the terms and conditions of the Altera Program License +# Subscription Agreement, Altera MegaCore Function License +# Agreement, or other applicable license agreement, including, +# without limitation, that your use is for the sole purpose of +# programming logic devices manufactured by Altera and sold by +# Altera or its authorized distributors. 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This +# file is updated automatically by the Quartus II software +# and any changes you make may be lost or overwritten. +# +# -------------------------------------------------------------------------- # + + + +# Project-Wide Assignments +# ======================== +set_global_assignment -name ORIGINAL_QUARTUS_VERSION 16.1.2 +set_global_assignment -name LAST_QUARTUS_VERSION 13.1 +set_global_assignment -name PROJECT_CREATION_TIME_DATE "01:53:30 APRIL 20, 2017" +set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files +set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL +set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl" + +# Pin & Location Assignments +# ========================== +set_location_assignment PIN_7 -to LED +set_location_assignment PIN_54 -to CLOCK_27 +set_location_assignment PIN_144 -to VGA_R[5] +set_location_assignment PIN_143 -to VGA_R[4] +set_location_assignment PIN_142 -to VGA_R[3] +set_location_assignment PIN_141 -to VGA_R[2] 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Wallner (jesus@opencores.org) +-- +-- All rights reserved +-- +-- Redistribution and use in source and synthezised forms, with or without +-- modification, are permitted provided that the following conditions are met: +-- +-- Redistributions of source code must retain the above copyright notice, +-- this list of conditions and the following disclaimer. +-- +-- Redistributions in synthesized form must reproduce the above copyright +-- notice, this list of conditions and the following disclaimer in the +-- documentation and/or other materials provided with the distribution. +-- +-- Neither the name of the author nor the names of other contributors may +-- be used to endorse or promote products derived from this software without +-- specific prior written permission. +-- +-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" +-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, +-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR +-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE +-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR +-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF +-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS +-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN +-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) +-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE +-- POSSIBILITY OF SUCH DAMAGE. +-- +-- Please report bugs to the author, but before you do so, please +-- make sure that this is not a derivative work and that +-- you have the latest version of this file. +-- +-- The latest version of this file can be found at: +-- http://www.opencores.org/cvsweb.shtml/t80/ +-- +-- Limitations : +-- +-- File history : +-- +-- 0208 : First complete release +-- +-- 0210 : Fixed wait and halt +-- +-- 0211 : Fixed Refresh addition and IM 1 +-- +-- 0214 : Fixed mostly flags, only the block instructions now fail the zex regression test +-- +-- 0232 : Removed refresh address output for Mode > 1 and added DJNZ M1_n fix by Mike Johnson +-- +-- 0235 : Added clock enable and IM 2 fix by Mike Johnson +-- +-- 0237 : Changed 8080 I/O address output, added IntE output +-- +-- 0238 : Fixed (IX/IY+d) timing and 16 bit ADC and SBC zero flag +-- +-- 0240 : Added interrupt ack fix by Mike Johnson, changed (IX/IY+d) timing and changed flags in GB mode +-- +-- 0242 : Added I/O wait, fixed refresh address, moved some registers to RAM +-- +-- 0247 : Fixed bus req/ack cycle +-- + +library IEEE; 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+ signal INT_s : std_logic; + signal IStatus : std_logic_vector(1 downto 0); + + signal DI_Reg : std_logic_vector(7 downto 0); + signal T_Res : std_logic; + signal XY_State : std_logic_vector(1 downto 0); + signal Pre_XY_F_M : std_logic_vector(2 downto 0); + signal NextIs_XY_Fetch : std_logic; + signal XY_Ind : std_logic; + signal No_BTR : std_logic; + signal BTR_r : std_logic; + signal Auto_Wait : std_logic; + signal Auto_Wait_t1 : std_logic; + signal Auto_Wait_t2 : std_logic; + signal IncDecZ : std_logic; + + -- ALU signals + signal BusB : std_logic_vector(7 downto 0); + signal BusA : std_logic_vector(7 downto 0); + signal ALU_Q : std_logic_vector(7 downto 0); + signal F_Out : std_logic_vector(7 downto 0); + + -- Registered micro code outputs + signal Read_To_Reg_r : std_logic_vector(4 downto 0); + signal Arith16_r : std_logic; + signal Z16_r : std_logic; + signal ALU_Op_r : std_logic_vector(3 downto 0); + signal Save_ALU_r : std_logic; + signal PreserveC_r : std_logic; + signal MCycles : std_logic_vector(2 downto 0); + + -- Micro code outputs + signal MCycles_d : std_logic_vector(2 downto 0); + signal TStates : std_logic_vector(2 downto 0); + signal IntCycle : std_logic; + signal NMICycle : std_logic; + signal Inc_PC : std_logic; + signal Inc_WZ : std_logic; + signal IncDec_16 : std_logic_vector(3 downto 0); + signal Prefix : std_logic_vector(1 downto 0); + signal Read_To_Acc : std_logic; + signal Read_To_Reg : std_logic; + signal Set_BusB_To : std_logic_vector(3 downto 0); + signal Set_BusA_To : std_logic_vector(3 downto 0); + signal ALU_Op : std_logic_vector(3 downto 0); + signal Save_ALU : std_logic; + signal PreserveC : std_logic; + signal Arith16 : std_logic; + signal Set_Addr_To : std_logic_vector(2 downto 0); + signal Jump : std_logic; + signal JumpE : std_logic; + signal JumpXY : std_logic; + signal Call : std_logic; + signal RstP : std_logic; + signal LDZ : std_logic; + signal LDW : std_logic; + signal LDSPHL : std_logic; + signal IORQ_i : std_logic; + signal Special_LD : std_logic_vector(2 downto 0); + signal ExchangeDH : std_logic; + signal ExchangeRp : std_logic; + signal ExchangeAF : std_logic; + signal ExchangeRS : std_logic; + signal I_DJNZ : std_logic; + signal I_CPL : std_logic; + signal I_CCF : std_logic; + signal I_SCF : std_logic; + signal I_RETN : std_logic; + signal I_BT : std_logic; + signal I_BC : std_logic; + signal I_BTR : std_logic; + signal I_RLD : std_logic; + signal I_RRD : std_logic; + signal I_INRC : std_logic; + signal SetDI : std_logic; + signal SetEI : std_logic; + signal IMode : std_logic_vector(1 downto 0); + signal Halt : std_logic; + +begin + + mcode : T80_MCode + generic map( + Mode => Mode, + Flag_C => Flag_C, + Flag_N => Flag_N, + Flag_P => Flag_P, + Flag_X => Flag_X, + Flag_H => Flag_H, + Flag_Y => Flag_Y, + Flag_Z => Flag_Z, + Flag_S => Flag_S) + port map( + IR => IR, + ISet => ISet, + MCycle => MCycle, + F => F, + NMICycle => NMICycle, + IntCycle => IntCycle, + MCycles => MCycles_d, + TStates => TStates, + Prefix => Prefix, + Inc_PC => Inc_PC, + Inc_WZ => Inc_WZ, + IncDec_16 => IncDec_16, + Read_To_Acc => Read_To_Acc, + Read_To_Reg => Read_To_Reg, + Set_BusB_To => Set_BusB_To, + Set_BusA_To => Set_BusA_To, + ALU_Op => ALU_Op, + Save_ALU => Save_ALU, + PreserveC => PreserveC, + Arith16 => Arith16, + Set_Addr_To => Set_Addr_To, + IORQ => IORQ_i, + Jump => Jump, + JumpE => JumpE, + JumpXY => JumpXY, + Call => Call, + RstP => RstP, + LDZ => LDZ, + LDW => LDW, + LDSPHL => LDSPHL, + Special_LD => Special_LD, + ExchangeDH => ExchangeDH, + ExchangeRp => ExchangeRp, + ExchangeAF => ExchangeAF, + ExchangeRS => ExchangeRS, + I_DJNZ => I_DJNZ, + I_CPL => I_CPL, + I_CCF => I_CCF, + I_SCF => I_SCF, + I_RETN => I_RETN, + I_BT => I_BT, + I_BC => I_BC, + I_BTR => I_BTR, + I_RLD => I_RLD, + I_RRD => I_RRD, + I_INRC => I_INRC, + SetDI => SetDI, + SetEI => SetEI, + IMode => IMode, + Halt => Halt, + NoRead => NoRead, + Write => Write); + + alu : T80_ALU + generic map( + Mode => Mode, + Flag_C => Flag_C, + Flag_N => Flag_N, + Flag_P => Flag_P, + Flag_X => Flag_X, + Flag_H => Flag_H, + Flag_Y => Flag_Y, + Flag_Z => Flag_Z, + Flag_S => Flag_S) + port map( + Arith16 => Arith16_r, + Z16 => Z16_r, + ALU_Op => ALU_Op_r, + IR => IR(5 downto 0), + ISet => ISet, + BusA => BusA, + BusB => BusB, + F_In => F, + Q => ALU_Q, + F_Out => F_Out); + + ClkEn <= CEN and not BusAck; + + T_Res <= '1' when TState = unsigned(TStates) else '0'; + + NextIs_XY_Fetch <= '1' when XY_State /= "00" and XY_Ind = '0' and + ((Set_Addr_To = aXY) or + (MCycle = "001" and IR = "11001011") or + (MCycle = "001" and IR = "00110110")) else '0'; + + Save_Mux <= BusB when ExchangeRp = '1' else + DI_Reg when Save_ALU_r = '0' else + ALU_Q; + + process (RESET_n, CLK_n) + begin + if RESET_n = '0' then + PC <= (others => '0'); -- Program Counter + A <= (others => '0'); + TmpAddr <= (others => '0'); + IR <= "00000000"; + ISet <= "00"; + XY_State <= "00"; + IStatus <= "00"; + MCycles <= "000"; + DO <= "00000000"; + + ACC <= (others => '1'); + F <= (others => '1'); + Ap <= (others => '1'); + Fp <= (others => '1'); + I <= (others => '0'); + R <= (others => '0'); + SP <= (others => '1'); + Alternate <= '0'; + + Read_To_Reg_r <= "00000"; + F <= (others => '1'); + Arith16_r <= '0'; + BTR_r <= '0'; + Z16_r <= '0'; + ALU_Op_r <= "0000"; + Save_ALU_r <= '0'; + PreserveC_r <= '0'; + XY_Ind <= '0'; + + elsif CLK_n'event and CLK_n = '1' then + + if ClkEn = '1' then + + ALU_Op_r <= "0000"; + Save_ALU_r <= '0'; + Read_To_Reg_r <= "00000"; + + MCycles <= MCycles_d; + + if IMode /= "11" then + IStatus <= IMode; + end if; + + Arith16_r <= Arith16; + PreserveC_r <= PreserveC; + if ISet = "10" and ALU_OP(2) = '0' and ALU_OP(0) = '1' and MCycle = "011" then + Z16_r <= '1'; + else + Z16_r <= '0'; + end if; + + if MCycle = "001" and TState(2) = '0' then + -- MCycle = 1 and TState = 1, 2, or 3 + + if TState = 2 and Wait_n = '1' then + if Mode < 2 then + A(7 downto 0) <= std_logic_vector(R); + A(15 downto 8) <= I; + R(6 downto 0) <= R(6 downto 0) + 1; + end if; + + if Jump = '0' and Call = '0' and NMICycle = '0' and IntCycle = '0' and not (Halt_FF = '1' or Halt = '1') then + PC <= PC + 1; + end if; + + if IntCycle = '1' and IStatus = "01" then + IR <= "11111111"; + elsif Halt_FF = '1' or (IntCycle = '1' and IStatus = "10") or NMICycle = '1' then + IR <= "00000000"; + else + IR <= DInst; + end if; + + ISet <= "00"; + if Prefix /= "00" then + if Prefix = "11" then + if IR(5) = '1' then + XY_State <= "10"; + else + XY_State <= "01"; + end if; + else + if Prefix = "10" then + XY_State <= "00"; + XY_Ind <= '0'; + end if; + ISet <= Prefix; + end if; + else + XY_State <= "00"; + XY_Ind <= '0'; + end if; + end if; + + else + -- either (MCycle > 1) OR (MCycle = 1 AND TState > 3) + + if MCycle = "110" then + XY_Ind <= '1'; + if Prefix = "01" then + ISet <= "01"; + end if; + end if; + + if T_Res = '1' then + BTR_r <= (I_BT or I_BC or I_BTR) and not No_BTR; + if Jump = '1' then + A(15 downto 8) <= DI_Reg; + A(7 downto 0) <= TmpAddr(7 downto 0); + PC(15 downto 8) <= unsigned(DI_Reg); + PC(7 downto 0) <= unsigned(TmpAddr(7 downto 0)); + elsif JumpXY = '1' then + A <= RegBusC; + PC <= unsigned(RegBusC); + elsif Call = '1' or RstP = '1' then + A <= TmpAddr; + PC <= unsigned(TmpAddr); + elsif MCycle = MCycles and NMICycle = '1' then + A <= "0000000001100110"; + PC <= "0000000001100110"; + elsif MCycle = "011" and IntCycle = '1' and IStatus = "10" then + A(15 downto 8) <= I; + A(7 downto 0) <= TmpAddr(7 downto 0); + PC(15 downto 8) <= unsigned(I); + PC(7 downto 0) <= unsigned(TmpAddr(7 downto 0)); + else + case Set_Addr_To is + when aXY => + if XY_State = "00" then + A <= RegBusC; + else + if NextIs_XY_Fetch = '1' then + A <= std_logic_vector(PC); + else + A <= TmpAddr; + end if; + end if; + when aIOA => + if Mode = 3 then + -- Memory map I/O on GBZ80 + A(15 downto 8) <= (others => '1'); + elsif Mode = 2 then + -- Duplicate I/O address on 8080 + A(15 downto 8) <= DI_Reg; + else + A(15 downto 8) <= ACC; + end if; + A(7 downto 0) <= DI_Reg; + when aSP => + A <= std_logic_vector(SP); + when aBC => + if Mode = 3 and IORQ_i = '1' then + -- Memory map I/O on GBZ80 + A(15 downto 8) <= (others => '1'); + A(7 downto 0) <= RegBusC(7 downto 0); + else + A <= RegBusC; + end if; + when aDE => + A <= RegBusC; + when aZI => + if Inc_WZ = '1' then + A <= std_logic_vector(unsigned(TmpAddr) + 1); + else + A(15 downto 8) <= DI_Reg; + A(7 downto 0) <= TmpAddr(7 downto 0); + end if; + when others => + A <= std_logic_vector(PC); + end case; + end if; + + Save_ALU_r <= Save_ALU; + ALU_Op_r <= ALU_Op; + + if I_CPL = '1' then + -- CPL + ACC <= not ACC; + F(Flag_Y) <= not ACC(5); + F(Flag_H) <= '1'; + F(Flag_X) <= not ACC(3); + F(Flag_N) <= '1'; + end if; + if I_CCF = '1' then + -- CCF + F(Flag_C) <= not F(Flag_C); + F(Flag_Y) <= ACC(5); + F(Flag_H) <= F(Flag_C); + F(Flag_X) <= ACC(3); + F(Flag_N) <= '0'; + end if; + if I_SCF = '1' then + -- SCF + F(Flag_C) <= '1'; + F(Flag_Y) <= ACC(5); + F(Flag_H) <= '0'; + F(Flag_X) <= ACC(3); + F(Flag_N) <= '0'; + end if; + end if; + + if TState = 2 and Wait_n = '1' then + if ISet = "01" and MCycle = "111" then + IR <= DInst; + end if; + if JumpE = '1' then + PC <= unsigned(signed(PC) + signed(DI_Reg)); + elsif Inc_PC = '1' then + PC <= PC + 1; + end if; + if BTR_r = '1' then + PC <= PC - 2; + end if; + if RstP = '1' then + TmpAddr <= (others =>'0'); + TmpAddr(5 downto 3) <= IR(5 downto 3); + end if; + end if; + if TState = 3 and MCycle = "110" then + TmpAddr <= std_logic_vector(signed(RegBusC) + signed(DI_Reg)); + end if; + + if (TState = 2 and Wait_n = '1') or (TState = 4 and MCycle = "001") then + if IncDec_16(2 downto 0) = "111" then + if IncDec_16(3) = '1' then + SP <= SP - 1; + else + SP <= SP + 1; + end if; + end if; + end if; + + if LDSPHL = '1' then + SP <= unsigned(RegBusC); + end if; + if ExchangeAF = '1' then + Ap <= ACC; + ACC <= Ap; + Fp <= F; + F <= Fp; + end if; + if ExchangeRS = '1' then + Alternate <= not Alternate; + end if; + end if; + + if TState = 3 then + if LDZ = '1' then + TmpAddr(7 downto 0) <= DI_Reg; + end if; + if LDW = '1' then + TmpAddr(15 downto 8) <= DI_Reg; + end if; + + if Special_LD(2) = '1' then + case Special_LD(1 downto 0) is + when "00" => + ACC <= I; + F(Flag_P) <= IntE_FF2; + when "01" => + ACC <= std_logic_vector(R); + F(Flag_P) <= IntE_FF2; + when "10" => + I <= ACC; + when others => + R <= unsigned(ACC); + end case; + end if; + end if; + + if (I_DJNZ = '0' and Save_ALU_r = '1') or ALU_Op_r = "1001" then + if Mode = 3 then + F(6) <= F_Out(6); + F(5) <= F_Out(5); + F(7) <= F_Out(7); + if PreserveC_r = '0' then + F(4) <= F_Out(4); + end if; + else + F(7 downto 1) <= F_Out(7 downto 1); + if PreserveC_r = '0' then + F(Flag_C) <= F_Out(0); + end if; + end if; + end if; + if T_Res = '1' and I_INRC = '1' then + F(Flag_H) <= '0'; + F(Flag_N) <= '0'; + if DI_Reg(7 downto 0) = "00000000" then + F(Flag_Z) <= '1'; + else + F(Flag_Z) <= '0'; + end if; + F(Flag_S) <= DI_Reg(7); + F(Flag_P) <= not (DI_Reg(0) xor DI_Reg(1) xor DI_Reg(2) xor DI_Reg(3) xor + DI_Reg(4) xor DI_Reg(5) xor DI_Reg(6) xor DI_Reg(7)); + end if; + + if TState = 1 and Auto_Wait_t1 = '0' then + DO <= BusB; + if I_RLD = '1' then + DO(3 downto 0) <= BusA(3 downto 0); + DO(7 downto 4) <= BusB(3 downto 0); + end if; + if I_RRD = '1' then + DO(3 downto 0) <= BusB(7 downto 4); + DO(7 downto 4) <= BusA(3 downto 0); + end if; + end if; + + if T_Res = '1' then + Read_To_Reg_r(3 downto 0) <= Set_BusA_To; + Read_To_Reg_r(4) <= Read_To_Reg; + if Read_To_Acc = '1' then + Read_To_Reg_r(3 downto 0) <= "0111"; + Read_To_Reg_r(4) <= '1'; + end if; + end if; + + if TState = 1 and I_BT = '1' then + F(Flag_X) <= ALU_Q(3); + F(Flag_Y) <= ALU_Q(1); + F(Flag_H) <= '0'; + F(Flag_N) <= '0'; + end if; + if I_BC = '1' or I_BT = '1' then + F(Flag_P) <= IncDecZ; + end if; + + if (TState = 1 and Save_ALU_r = '0' and Auto_Wait_t1 = '0') or + (Save_ALU_r = '1' and ALU_OP_r /= "0111") then + case Read_To_Reg_r is + when "10111" => + ACC <= Save_Mux; + when "10110" => + DO <= Save_Mux; + when "11000" => + SP(7 downto 0) <= unsigned(Save_Mux); + when "11001" => + SP(15 downto 8) <= unsigned(Save_Mux); + when "11011" => + F <= Save_Mux; + when others => + end case; + end if; + + end if; + + end if; + + end process; + +--------------------------------------------------------------------------- +-- +-- BC('), DE('), HL('), IX and IY +-- +--------------------------------------------------------------------------- + process (CLK_n) + begin + if CLK_n'event and CLK_n = '1' then + if ClkEn = '1' then + -- Bus A / Write + RegAddrA_r <= Alternate & Set_BusA_To(2 downto 1); + if XY_Ind = '0' and XY_State /= "00" and Set_BusA_To(2 downto 1) = "10" then + RegAddrA_r <= XY_State(1) & "11"; + end if; + + -- Bus B + RegAddrB_r <= Alternate & Set_BusB_To(2 downto 1); + if XY_Ind = '0' and XY_State /= "00" and Set_BusB_To(2 downto 1) = "10" then + RegAddrB_r <= XY_State(1) & "11"; + end if; + + -- Address from register + RegAddrC <= Alternate & Set_Addr_To(1 downto 0); + -- Jump (HL), LD SP,HL + if (JumpXY = '1' or LDSPHL = '1') then + RegAddrC <= Alternate & "10"; + end if; + if ((JumpXY = '1' or LDSPHL = '1') and XY_State /= "00") or (MCycle = "110") then + RegAddrC <= XY_State(1) & "11"; + end if; + + if I_DJNZ = '1' and Save_ALU_r = '1' and Mode < 2 then + IncDecZ <= F_Out(Flag_Z); + end if; + if (TState = 2 or (TState = 3 and MCycle = "001")) and IncDec_16(2 downto 0) = "100" then + if ID16 = 0 then + IncDecZ <= '0'; + else + IncDecZ <= '1'; + end if; + end if; + + RegBusA_r <= RegBusA; + end if; + end if; + end process; + + RegAddrA <= + -- 16 bit increment/decrement + Alternate & IncDec_16(1 downto 0) when (TState = 2 or + (TState = 3 and MCycle = "001" and IncDec_16(2) = '1')) and XY_State = "00" else + XY_State(1) & "11" when (TState = 2 or + (TState = 3 and MCycle = "001" and IncDec_16(2) = '1')) and IncDec_16(1 downto 0) = "10" else + -- EX HL,DL + Alternate & "10" when ExchangeDH = '1' and TState = 3 else + Alternate & "01" when ExchangeDH = '1' and TState = 4 else + -- Bus A / Write + RegAddrA_r; + + RegAddrB <= + -- EX HL,DL + Alternate & "01" when ExchangeDH = '1' and TState = 3 else + -- Bus B + RegAddrB_r; + + ID16 <= signed(RegBusA) - 1 when IncDec_16(3) = '1' else + signed(RegBusA) + 1; + + process (Save_ALU_r, Auto_Wait_t1, ALU_OP_r, Read_To_Reg_r, + ExchangeDH, IncDec_16, MCycle, TState, Wait_n) + begin + RegWEH <= '0'; + RegWEL <= '0'; + if (TState = 1 and Save_ALU_r = '0' and Auto_Wait_t1 = '0') or + (Save_ALU_r = '1' and ALU_OP_r /= "0111") then + case Read_To_Reg_r is + when "10000" | "10001" | "10010" | "10011" | "10100" | "10101" => + RegWEH <= not Read_To_Reg_r(0); + RegWEL <= Read_To_Reg_r(0); + when others => + end case; + end if; + + if ExchangeDH = '1' and (TState = 3 or TState = 4) then + RegWEH <= '1'; + RegWEL <= '1'; + end if; + + if IncDec_16(2) = '1' and ((TState = 2 and Wait_n = '1' and MCycle /= "001") or (TState = 3 and MCycle = "001")) then + case IncDec_16(1 downto 0) is + when "00" | "01" | "10" => + RegWEH <= '1'; + RegWEL <= '1'; + when others => + end case; + end if; + end process; + + process (Save_Mux, RegBusB, RegBusA_r, ID16, + ExchangeDH, IncDec_16, MCycle, TState, Wait_n) + begin + RegDIH <= Save_Mux; + RegDIL <= Save_Mux; + + if ExchangeDH = '1' and TState = 3 then + RegDIH <= RegBusB(15 downto 8); + RegDIL <= RegBusB(7 downto 0); + end if; + if ExchangeDH = '1' and TState = 4 then + RegDIH <= RegBusA_r(15 downto 8); + RegDIL <= RegBusA_r(7 downto 0); + end if; + + if IncDec_16(2) = '1' and ((TState = 2 and MCycle /= "001") or (TState = 3 and MCycle = "001")) then + RegDIH <= std_logic_vector(ID16(15 downto 8)); + RegDIL <= std_logic_vector(ID16(7 downto 0)); + end if; + end process; + + Regs : T80_Reg + port map( + Clk => CLK_n, + CEN => ClkEn, + WEH => RegWEH, + WEL => RegWEL, + AddrA => RegAddrA, + AddrB => RegAddrB, + AddrC => RegAddrC, + DIH => RegDIH, + DIL => RegDIL, + DOAH => RegBusA(15 downto 8), + DOAL => RegBusA(7 downto 0), + DOBH => RegBusB(15 downto 8), + DOBL => RegBusB(7 downto 0), + DOCH => RegBusC(15 downto 8), + DOCL => RegBusC(7 downto 0)); + +--------------------------------------------------------------------------- +-- +-- Buses +-- +--------------------------------------------------------------------------- + process (CLK_n) + begin + if CLK_n'event and CLK_n = '1' then + if ClkEn = '1' then + case Set_BusB_To is + when "0111" => + BusB <= ACC; + when "0000" | "0001" | "0010" | "0011" | "0100" | "0101" => + if Set_BusB_To(0) = '1' then + BusB <= RegBusB(7 downto 0); + else + BusB <= RegBusB(15 downto 8); + end if; + when "0110" => + BusB <= DI_Reg; + when "1000" => + BusB <= std_logic_vector(SP(7 downto 0)); + when "1001" => + BusB <= std_logic_vector(SP(15 downto 8)); + when "1010" => + BusB <= "00000001"; + when "1011" => + BusB <= F; + when "1100" => + BusB <= std_logic_vector(PC(7 downto 0)); + when "1101" => + BusB <= std_logic_vector(PC(15 downto 8)); + when "1110" => + BusB <= "00000000"; + when others => + BusB <= "--------"; + end case; + + case Set_BusA_To is + when "0111" => + BusA <= ACC; + when "0000" | "0001" | "0010" | "0011" | "0100" | "0101" => + if Set_BusA_To(0) = '1' then + BusA <= RegBusA(7 downto 0); + else + BusA <= RegBusA(15 downto 8); + end if; + when "0110" => + BusA <= DI_Reg; + when "1000" => + BusA <= std_logic_vector(SP(7 downto 0)); + when "1001" => + BusA <= std_logic_vector(SP(15 downto 8)); + when "1010" => + BusA <= "00000000"; + when others => + BusB <= "--------"; + end case; + end if; + end if; + end process; + +--------------------------------------------------------------------------- +-- +-- Generate external control signals +-- +--------------------------------------------------------------------------- + process (RESET_n,CLK_n) + begin + if RESET_n = '0' then + RFSH_n <= '1'; + elsif CLK_n'event and CLK_n = '1' then + if CEN = '1' then + if MCycle = "001" and ((TState = 2 and Wait_n = '1') or TState = 3) then + RFSH_n <= '0'; + else + RFSH_n <= '1'; + end if; + end if; + end if; + end process; + + MC <= std_logic_vector(MCycle); + TS <= std_logic_vector(TState); + DI_Reg <= DI; + HALT_n <= not Halt_FF; + BUSAK_n <= not BusAck; + IntCycle_n <= not IntCycle; + IntE <= IntE_FF1; + IORQ <= IORQ_i; + Stop <= I_DJNZ; + +------------------------------------------------------------------------- +-- +-- Syncronise inputs +-- +------------------------------------------------------------------------- + process (RESET_n, CLK_n) + variable OldNMI_n : std_logic; + begin + if RESET_n = '0' then + BusReq_s <= '0'; + INT_s <= '0'; + NMI_s <= '0'; + OldNMI_n := '0'; + elsif CLK_n'event and CLK_n = '1' then + if CEN = '1' then + BusReq_s <= not BUSRQ_n; + INT_s <= not INT_n; + if NMICycle = '1' then + NMI_s <= '0'; + elsif NMI_n = '0' and OldNMI_n = '1' then + NMI_s <= '1'; + end if; + OldNMI_n := NMI_n; + end if; + end if; + end process; + +------------------------------------------------------------------------- +-- +-- Main state machine +-- +------------------------------------------------------------------------- + process (RESET_n, CLK_n) + begin + if RESET_n = '0' then + MCycle <= "001"; + TState <= "000"; + Pre_XY_F_M <= "000"; + Halt_FF <= '0'; + BusAck <= '0'; + NMICycle <= '0'; + IntCycle <= '0'; + IntE_FF1 <= '0'; + IntE_FF2 <= '0'; + No_BTR <= '0'; + Auto_Wait_t1 <= '0'; + Auto_Wait_t2 <= '0'; + M1_n <= '1'; + elsif CLK_n'event and CLK_n = '1' then + if CEN = '1' then + if T_Res = '1' then + Auto_Wait_t1 <= '0'; + else + Auto_Wait_t1 <= Auto_Wait or IORQ_i; + end if; + Auto_Wait_t2 <= Auto_Wait_t1; + No_BTR <= (I_BT and (not IR(4) or not F(Flag_P))) or + (I_BC and (not IR(4) or F(Flag_Z) or not F(Flag_P))) or + (I_BTR and (not IR(4) or F(Flag_Z))); + if TState = 2 then + if SetEI = '1' then + IntE_FF1 <= '1'; + IntE_FF2 <= '1'; + end if; + if I_RETN = '1' then + IntE_FF1 <= IntE_FF2; + end if; + end if; + if TState = 3 then + if SetDI = '1' then + IntE_FF1 <= '0'; + IntE_FF2 <= '0'; + end if; + end if; + if IntCycle = '1' or NMICycle = '1' then + Halt_FF <= '0'; + end if; + if MCycle = "001" and TState = 2 and Wait_n = '1' then + M1_n <= '1'; + end if; + if BusReq_s = '1' and BusAck = '1' then + else + BusAck <= '0'; + if TState = 2 and Wait_n = '0' then + elsif T_Res = '1' then + if Halt = '1' then + Halt_FF <= '1'; + end if; + if BusReq_s = '1' then + BusAck <= '1'; + else + TState <= "001"; + if NextIs_XY_Fetch = '1' then + MCycle <= "110"; + Pre_XY_F_M <= MCycle; + if IR = "00110110" and Mode = 0 then + Pre_XY_F_M <= "010"; + end if; + elsif (MCycle = "111") or + (MCycle = "110" and Mode = 1 and ISet /= "01") then + MCycle <= std_logic_vector(unsigned(Pre_XY_F_M) + 1); + elsif (MCycle = MCycles) or + No_BTR = '1' or + (MCycle = "010" and I_DJNZ = '1' and IncDecZ = '1') then + M1_n <= '0'; + MCycle <= "001"; + IntCycle <= '0'; + NMICycle <= '0'; + if NMI_s = '1' and Prefix = "00" then + NMICycle <= '1'; + IntE_FF1 <= '0'; + elsif (IntE_FF1 = '1' and INT_s = '1') and Prefix = "00" and SetEI = '0' then + IntCycle <= '1'; + IntE_FF1 <= '0'; + IntE_FF2 <= '0'; + end if; + else + MCycle <= std_logic_vector(unsigned(MCycle) + 1); + end if; + end if; + else + if (Auto_Wait = '1' and Auto_Wait_t2 = '0') nor + (IOWait = 1 and IORQ_i = '1' and Auto_Wait_t1 = '0') then + TState <= TState + 1; + end if; + end if; + end if; + if TState = 0 then + M1_n <= '0'; + end if; + end if; + end if; + end process; + + process (IntCycle, NMICycle, MCycle) + begin + Auto_Wait <= '0'; + if IntCycle = '1' or NMICycle = '1' then + if MCycle = "001" then + Auto_Wait <= '1'; + end if; + end if; + end process; + +end; diff --git a/Arcade_MiST/Bomb Jack/rtl/T80/T80_ALU.vhd b/Arcade_MiST/Bomb Jack/rtl/T80/T80_ALU.vhd new file mode 100644 index 00000000..86fddce7 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/T80/T80_ALU.vhd @@ -0,0 +1,351 @@ +-- +-- Z80 compatible microprocessor core +-- +-- Version : 0247 +-- +-- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org) +-- +-- All rights reserved +-- +-- Redistribution and use in source and synthezised forms, with or without +-- modification, are permitted provided that the following conditions are met: +-- +-- Redistributions of source code must retain the above copyright notice, +-- this list of conditions and the following disclaimer. +-- +-- Redistributions in synthesized form must reproduce the above copyright +-- notice, this list of conditions and the following disclaimer in the +-- documentation and/or other materials provided with the distribution. +-- +-- Neither the name of the author nor the names of other contributors may +-- be used to endorse or promote products derived from this software without +-- specific prior written permission. +-- +-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" +-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, +-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR +-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE +-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR +-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF +-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS +-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN +-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) +-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE +-- POSSIBILITY OF SUCH DAMAGE. +-- +-- Please report bugs to the author, but before you do so, please +-- make sure that this is not a derivative work and that +-- you have the latest version of this file. +-- +-- The latest version of this file can be found at: +-- http://www.opencores.org/cvsweb.shtml/t80/ +-- +-- Limitations : +-- +-- File history : +-- +-- 0214 : Fixed mostly flags, only the block instructions now fail the zex regression test +-- +-- 0238 : Fixed zero flag for 16 bit SBC and ADC +-- +-- 0240 : Added GB operations +-- +-- 0242 : Cleanup +-- +-- 0247 : Cleanup +-- + +library IEEE; +use IEEE.std_logic_1164.all; +use IEEE.numeric_std.all; + +entity T80_ALU is + generic( + Mode : integer := 0; + Flag_C : integer := 0; + Flag_N : integer := 1; + Flag_P : integer := 2; + Flag_X : integer := 3; + Flag_H : integer := 4; + Flag_Y : integer := 5; + Flag_Z : integer := 6; + Flag_S : integer := 7 + ); + port( + Arith16 : in std_logic; + Z16 : in std_logic; + ALU_Op : in std_logic_vector(3 downto 0); + IR : in std_logic_vector(5 downto 0); + ISet : in std_logic_vector(1 downto 0); + BusA : in std_logic_vector(7 downto 0); + BusB : in std_logic_vector(7 downto 0); + F_In : in std_logic_vector(7 downto 0); + Q : out std_logic_vector(7 downto 0); + F_Out : out std_logic_vector(7 downto 0) + ); +end T80_ALU; + +architecture rtl of T80_ALU is + + procedure AddSub(A : std_logic_vector; + B : std_logic_vector; + Sub : std_logic; + Carry_In : std_logic; + signal Res : out std_logic_vector; + signal Carry : out std_logic) is + variable B_i : unsigned(A'length - 1 downto 0); + variable Res_i : unsigned(A'length + 1 downto 0); + begin + if Sub = '1' then + B_i := not unsigned(B); + else + B_i := unsigned(B); + end if; + Res_i := unsigned("0" & A & Carry_In) + unsigned("0" & B_i & "1"); + Carry <= Res_i(A'length + 1); + Res <= std_logic_vector(Res_i(A'length downto 1)); + end; + + -- AddSub variables (temporary signals) + signal UseCarry : std_logic; + signal Carry7_v : std_logic; + signal Overflow_v : std_logic; + signal HalfCarry_v : std_logic; + signal Carry_v : std_logic; + signal Q_v : std_logic_vector(7 downto 0); + + signal BitMask : std_logic_vector(7 downto 0); + +begin + + with IR(5 downto 3) select BitMask <= "00000001" when "000", + "00000010" when "001", + "00000100" when "010", + "00001000" when "011", + "00010000" when "100", + "00100000" when "101", + "01000000" when "110", + "10000000" when others; + + UseCarry <= not ALU_Op(2) and ALU_Op(0); + AddSub(BusA(3 downto 0), BusB(3 downto 0), ALU_Op(1), ALU_Op(1) xor (UseCarry and F_In(Flag_C)), Q_v(3 downto 0), HalfCarry_v); + AddSub(BusA(6 downto 4), BusB(6 downto 4), ALU_Op(1), HalfCarry_v, Q_v(6 downto 4), Carry7_v); + AddSub(BusA(7 downto 7), BusB(7 downto 7), ALU_Op(1), Carry7_v, Q_v(7 downto 7), Carry_v); + OverFlow_v <= Carry_v xor Carry7_v; + + process (Arith16, ALU_OP, F_In, BusA, BusB, IR, Q_v, Carry_v, HalfCarry_v, OverFlow_v, BitMask, ISet, Z16) + variable Q_t : std_logic_vector(7 downto 0); + variable DAA_Q : unsigned(8 downto 0); + begin + Q_t := "--------"; + F_Out <= F_In; + DAA_Q := "---------"; + case ALU_Op is + when "0000" | "0001" | "0010" | "0011" | "0100" | "0101" | "0110" | "0111" => + F_Out(Flag_N) <= '0'; + F_Out(Flag_C) <= '0'; + case ALU_OP(2 downto 0) is + when "000" | "001" => -- ADD, ADC + Q_t := Q_v; + F_Out(Flag_C) <= Carry_v; + F_Out(Flag_H) <= HalfCarry_v; + F_Out(Flag_P) <= OverFlow_v; + when "010" | "011" | "111" => -- SUB, SBC, CP + Q_t := Q_v; + F_Out(Flag_N) <= '1'; + F_Out(Flag_C) <= not Carry_v; + F_Out(Flag_H) <= not HalfCarry_v; + F_Out(Flag_P) <= OverFlow_v; + when "100" => -- AND + Q_t(7 downto 0) := BusA and BusB; + F_Out(Flag_H) <= '1'; + when "101" => -- XOR + Q_t(7 downto 0) := BusA xor BusB; + F_Out(Flag_H) <= '0'; + when others => -- OR "110" + Q_t(7 downto 0) := BusA or BusB; + F_Out(Flag_H) <= '0'; + end case; + if ALU_Op(2 downto 0) = "111" then -- CP + F_Out(Flag_X) <= BusB(3); + F_Out(Flag_Y) <= BusB(5); + else + F_Out(Flag_X) <= Q_t(3); + F_Out(Flag_Y) <= Q_t(5); + end if; + if Q_t(7 downto 0) = "00000000" then + F_Out(Flag_Z) <= '1'; + if Z16 = '1' then + F_Out(Flag_Z) <= F_In(Flag_Z); -- 16 bit ADC,SBC + end if; + else + F_Out(Flag_Z) <= '0'; + end if; + F_Out(Flag_S) <= Q_t(7); + case ALU_Op(2 downto 0) is + when "000" | "001" | "010" | "011" | "111" => -- ADD, ADC, SUB, SBC, CP + when others => + F_Out(Flag_P) <= not (Q_t(0) xor Q_t(1) xor Q_t(2) xor Q_t(3) xor + Q_t(4) xor Q_t(5) xor Q_t(6) xor Q_t(7)); + end case; + if Arith16 = '1' then + F_Out(Flag_S) <= F_In(Flag_S); + F_Out(Flag_Z) <= F_In(Flag_Z); + F_Out(Flag_P) <= F_In(Flag_P); + end if; + when "1100" => + -- DAA + F_Out(Flag_H) <= F_In(Flag_H); + F_Out(Flag_C) <= F_In(Flag_C); + DAA_Q(7 downto 0) := unsigned(BusA); + DAA_Q(8) := '0'; + if F_In(Flag_N) = '0' then + -- After addition + -- Alow > 9 or H = 1 + if DAA_Q(3 downto 0) > 9 or F_In(Flag_H) = '1' then + if (DAA_Q(3 downto 0) > 9) then + F_Out(Flag_H) <= '1'; + else + F_Out(Flag_H) <= '0'; + end if; + DAA_Q := DAA_Q + 6; + end if; + -- new Ahigh > 9 or C = 1 + if DAA_Q(8 downto 4) > 9 or F_In(Flag_C) = '1' then + DAA_Q := DAA_Q + 96; -- 0x60 + end if; + else + -- After subtraction + if DAA_Q(3 downto 0) > 9 or F_In(Flag_H) = '1' then + if DAA_Q(3 downto 0) > 5 then + F_Out(Flag_H) <= '0'; + end if; + DAA_Q(7 downto 0) := DAA_Q(7 downto 0) - 6; + end if; + if unsigned(BusA) > 153 or F_In(Flag_C) = '1' then + DAA_Q := DAA_Q - 352; -- 0x160 + end if; + end if; + F_Out(Flag_X) <= DAA_Q(3); + F_Out(Flag_Y) <= DAA_Q(5); + F_Out(Flag_C) <= F_In(Flag_C) or DAA_Q(8); + Q_t := std_logic_vector(DAA_Q(7 downto 0)); + if DAA_Q(7 downto 0) = "00000000" then + F_Out(Flag_Z) <= '1'; + else + F_Out(Flag_Z) <= '0'; + end if; + F_Out(Flag_S) <= DAA_Q(7); + F_Out(Flag_P) <= not (DAA_Q(0) xor DAA_Q(1) xor DAA_Q(2) xor DAA_Q(3) xor + DAA_Q(4) xor DAA_Q(5) xor DAA_Q(6) xor DAA_Q(7)); + when "1101" | "1110" => + -- RLD, RRD + Q_t(7 downto 4) := BusA(7 downto 4); + if ALU_Op(0) = '1' then + Q_t(3 downto 0) := BusB(7 downto 4); + else + Q_t(3 downto 0) := BusB(3 downto 0); + end if; + F_Out(Flag_H) <= '0'; + F_Out(Flag_N) <= '0'; + F_Out(Flag_X) <= Q_t(3); + F_Out(Flag_Y) <= Q_t(5); + if Q_t(7 downto 0) = "00000000" then + F_Out(Flag_Z) <= '1'; + else + F_Out(Flag_Z) <= '0'; + end if; + F_Out(Flag_S) <= Q_t(7); + F_Out(Flag_P) <= not (Q_t(0) xor Q_t(1) xor Q_t(2) xor Q_t(3) xor + Q_t(4) xor Q_t(5) xor Q_t(6) xor Q_t(7)); + when "1001" => + -- BIT + Q_t(7 downto 0) := BusB and BitMask; + F_Out(Flag_S) <= Q_t(7); + if Q_t(7 downto 0) = "00000000" then + F_Out(Flag_Z) <= '1'; + F_Out(Flag_P) <= '1'; + else + F_Out(Flag_Z) <= '0'; + F_Out(Flag_P) <= '0'; + end if; + F_Out(Flag_H) <= '1'; + F_Out(Flag_N) <= '0'; + F_Out(Flag_X) <= '0'; + F_Out(Flag_Y) <= '0'; + if IR(2 downto 0) /= "110" then + F_Out(Flag_X) <= BusB(3); + F_Out(Flag_Y) <= BusB(5); + end if; + when "1010" => + -- SET + Q_t(7 downto 0) := BusB or BitMask; + when "1011" => + -- RES + Q_t(7 downto 0) := BusB and not BitMask; + when "1000" => + -- ROT + case IR(5 downto 3) is + when "000" => -- RLC + Q_t(7 downto 1) := BusA(6 downto 0); + Q_t(0) := BusA(7); + F_Out(Flag_C) <= BusA(7); + when "010" => -- RL + Q_t(7 downto 1) := BusA(6 downto 0); + Q_t(0) := F_In(Flag_C); + F_Out(Flag_C) <= BusA(7); + when "001" => -- RRC + Q_t(6 downto 0) := BusA(7 downto 1); + Q_t(7) := BusA(0); + F_Out(Flag_C) <= BusA(0); + when "011" => -- RR + Q_t(6 downto 0) := BusA(7 downto 1); + Q_t(7) := F_In(Flag_C); + F_Out(Flag_C) <= BusA(0); + when "100" => -- SLA + Q_t(7 downto 1) := BusA(6 downto 0); + Q_t(0) := '0'; + F_Out(Flag_C) <= BusA(7); + when "110" => -- SLL (Undocumented) / SWAP + if Mode = 3 then + Q_t(7 downto 4) := BusA(3 downto 0); + Q_t(3 downto 0) := BusA(7 downto 4); + F_Out(Flag_C) <= '0'; + else + Q_t(7 downto 1) := BusA(6 downto 0); + Q_t(0) := '1'; + F_Out(Flag_C) <= BusA(7); + end if; + when "101" => -- SRA + Q_t(6 downto 0) := BusA(7 downto 1); + Q_t(7) := BusA(7); + F_Out(Flag_C) <= BusA(0); + when others => -- SRL + Q_t(6 downto 0) := BusA(7 downto 1); + Q_t(7) := '0'; + F_Out(Flag_C) <= BusA(0); + end case; + F_Out(Flag_H) <= '0'; + F_Out(Flag_N) <= '0'; + F_Out(Flag_X) <= Q_t(3); + F_Out(Flag_Y) <= Q_t(5); + F_Out(Flag_S) <= Q_t(7); + if Q_t(7 downto 0) = "00000000" then + F_Out(Flag_Z) <= '1'; + else + F_Out(Flag_Z) <= '0'; + end if; + F_Out(Flag_P) <= not (Q_t(0) xor Q_t(1) xor Q_t(2) xor Q_t(3) xor + Q_t(4) xor Q_t(5) xor Q_t(6) xor Q_t(7)); + if ISet = "00" then + F_Out(Flag_P) <= F_In(Flag_P); + F_Out(Flag_S) <= F_In(Flag_S); + F_Out(Flag_Z) <= F_In(Flag_Z); + end if; + when others => + null; + end case; + Q <= Q_t; + end process; + +end; diff --git a/Arcade_MiST/Bomb Jack/rtl/T80/T80_MCode.vhd b/Arcade_MiST/Bomb Jack/rtl/T80/T80_MCode.vhd new file mode 100644 index 00000000..4cc30f35 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/T80/T80_MCode.vhd @@ -0,0 +1,1934 @@ +-- +-- Z80 compatible microprocessor core +-- +-- Version : 0242 +-- +-- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org) +-- +-- All rights reserved +-- +-- Redistribution and use in source and synthezised forms, with or without +-- modification, are permitted provided that the following conditions are met: +-- +-- Redistributions of source code must retain the above copyright notice, +-- this list of conditions and the following disclaimer. +-- +-- Redistributions in synthesized form must reproduce the above copyright +-- notice, this list of conditions and the following disclaimer in the +-- documentation and/or other materials provided with the distribution. +-- +-- Neither the name of the author nor the names of other contributors may +-- be used to endorse or promote products derived from this software without +-- specific prior written permission. +-- +-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" +-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, +-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR +-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE +-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR +-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF +-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS +-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN +-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) +-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE +-- POSSIBILITY OF SUCH DAMAGE. +-- +-- Please report bugs to the author, but before you do so, please +-- make sure that this is not a derivative work and that +-- you have the latest version of this file. +-- +-- The latest version of this file can be found at: +-- http://www.opencores.org/cvsweb.shtml/t80/ +-- +-- Limitations : +-- +-- File history : +-- +-- 0208 : First complete release +-- +-- 0211 : Fixed IM 1 +-- +-- 0214 : Fixed mostly flags, only the block instructions now fail the zex regression test +-- +-- 0235 : Added IM 2 fix by Mike Johnson +-- +-- 0238 : Added NoRead signal +-- +-- 0238b: Fixed instruction timing for POP and DJNZ +-- +-- 0240 : Added (IX/IY+d) states, removed op-codes from mode 2 and added all remaining mode 3 op-codes +-- +-- 0242 : Fixed I/O instruction timing, cleanup +-- + +library IEEE; +use IEEE.std_logic_1164.all; +use IEEE.numeric_std.all; + +entity T80_MCode is + generic( + Mode : integer := 0; + Flag_C : integer := 0; + Flag_N : integer := 1; + Flag_P : integer := 2; + Flag_X : integer := 3; + Flag_H : integer := 4; + Flag_Y : integer := 5; + Flag_Z : integer := 6; + Flag_S : integer := 7 + ); + port( + IR : in std_logic_vector(7 downto 0); + ISet : in std_logic_vector(1 downto 0); + MCycle : in std_logic_vector(2 downto 0); + F : in std_logic_vector(7 downto 0); + NMICycle : in std_logic; + IntCycle : in std_logic; + MCycles : out std_logic_vector(2 downto 0); + TStates : out std_logic_vector(2 downto 0); + Prefix : out std_logic_vector(1 downto 0); -- None,BC,ED,DD/FD + Inc_PC : out std_logic; + Inc_WZ : out std_logic; + IncDec_16 : out std_logic_vector(3 downto 0); -- BC,DE,HL,SP 0 is inc + Read_To_Reg : out std_logic; + Read_To_Acc : out std_logic; + Set_BusA_To : out std_logic_vector(3 downto 0); -- B,C,D,E,H,L,DI/DB,A,SP(L),SP(M),0,F + Set_BusB_To : out std_logic_vector(3 downto 0); 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+ else + Set_BusB_To(2 downto 1) <= DPAIR; + Set_BusB_To(0) <= '0'; + Set_BusB_To(3) <= '0'; + end if; + when 2 => + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + if DPAIR = "11" then + Set_BusB_To <= "1011"; + else + Set_BusB_To(2 downto 1) <= DPAIR; + Set_BusB_To(0) <= '1'; + Set_BusB_To(3) <= '0'; + end if; + Write <= '1'; + when 3 => + Write <= '1'; + when others => null; + end case; + when "11000001"|"11010001"|"11100001"|"11110001" => + -- POP qq + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aSP; + when 2 => + IncDec_16 <= "0111"; + Set_Addr_To <= aSP; + Read_To_Reg <= '1'; + if DPAIR = "11" then + Set_BusA_To(3 downto 0) <= "1011"; + else + Set_BusA_To(2 downto 1) <= DPAIR; + Set_BusA_To(0) <= '1'; + end if; + when 3 => + IncDec_16 <= "0111"; + Read_To_Reg <= '1'; + if DPAIR = "11" then + Set_BusA_To(3 downto 0) <= "0111"; + else + Set_BusA_To(2 downto 1) <= DPAIR; + Set_BusA_To(0) <= '0'; + end if; + when others => null; + end case; + +-- EXCHANGE, BLOCK TRANSFER AND SEARCH GROUP + when "11101011" => + if Mode /= 3 then + -- EX DE,HL + ExchangeDH <= '1'; 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+ when 2 => + Read_To_Reg <= '1'; + Set_BusA_To <= "0101"; + Set_BusB_To <= "0101"; + Set_Addr_To <= aSP; + when 3 => + IncDec_16 <= "0111"; + Set_Addr_To <= aSP; + TStates <= "100"; + Write <= '1'; + when 4 => + Read_To_Reg <= '1'; + Set_BusA_To <= "0100"; + Set_BusB_To <= "0100"; + Set_Addr_To <= aSP; + when 5 => + IncDec_16 <= "1111"; + TStates <= "101"; + Write <= '1'; + when others => null; + end case; + end if; + +-- 8 BIT ARITHMETIC AND LOGICAL GROUP + when "10000000"|"10000001"|"10000010"|"10000011"|"10000100"|"10000101"|"10000111" + |"10001000"|"10001001"|"10001010"|"10001011"|"10001100"|"10001101"|"10001111" + |"10010000"|"10010001"|"10010010"|"10010011"|"10010100"|"10010101"|"10010111" + |"10011000"|"10011001"|"10011010"|"10011011"|"10011100"|"10011101"|"10011111" + |"10100000"|"10100001"|"10100010"|"10100011"|"10100100"|"10100101"|"10100111" + |"10101000"|"10101001"|"10101010"|"10101011"|"10101100"|"10101101"|"10101111" + |"10110000"|"10110001"|"10110010"|"10110011"|"10110100"|"10110101"|"10110111" + |"10111000"|"10111001"|"10111010"|"10111011"|"10111100"|"10111101"|"10111111" => + -- ADD A,r + -- ADC A,r + -- SUB A,r + -- SBC A,r + -- AND A,r + -- OR A,r + -- XOR A,r + -- CP A,r + Set_BusB_To(2 downto 0) <= SSS; + Set_BusA_To(2 downto 0) <= "111"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + when "10000110"|"10001110"|"10010110"|"10011110"|"10100110"|"10101110"|"10110110"|"10111110" => + -- ADD A,(HL) + -- ADC A,(HL) + -- SUB A,(HL) + -- SBC A,(HL) + -- AND A,(HL) + -- OR A,(HL) + -- XOR A,(HL) + -- CP A,(HL) + MCycles <= "010"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aXY; + when 2 => + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_BusB_To(2 downto 0) <= SSS; + Set_BusA_To(2 downto 0) <= "111"; + when others => null; + end case; + when "11000110"|"11001110"|"11010110"|"11011110"|"11100110"|"11101110"|"11110110"|"11111110" => + -- ADD A,n + -- ADC A,n + -- SUB A,n + -- SBC A,n + -- AND A,n + -- OR A,n + -- XOR A,n + -- CP A,n + MCycles <= "010"; + if MCycle = "010" then + Inc_PC <= '1'; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_BusB_To(2 downto 0) <= SSS; + Set_BusA_To(2 downto 0) <= "111"; + end if; + when "00000100"|"00001100"|"00010100"|"00011100"|"00100100"|"00101100"|"00111100" => + -- INC r + Set_BusB_To <= "1010"; + Set_BusA_To(2 downto 0) <= DDD; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + PreserveC <= '1'; + ALU_Op <= "0000"; + when "00110100" => + -- INC (HL) + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aXY; + when 2 => + TStates <= "100"; + Set_Addr_To <= aXY; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + PreserveC <= '1'; + ALU_Op <= "0000"; + Set_BusB_To <= "1010"; + Set_BusA_To(2 downto 0) <= DDD; + when 3 => + Write <= '1'; + when others => null; + end case; + when "00000101"|"00001101"|"00010101"|"00011101"|"00100101"|"00101101"|"00111101" => + -- DEC r + Set_BusB_To <= "1010"; + Set_BusA_To(2 downto 0) <= DDD; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + PreserveC <= '1'; + ALU_Op <= "0010"; + when "00110101" => + -- DEC (HL) + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aXY; + when 2 => + TStates <= "100"; + Set_Addr_To <= aXY; + ALU_Op <= "0010"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + PreserveC <= '1'; + Set_BusB_To <= "1010"; + Set_BusA_To(2 downto 0) <= DDD; + when 3 => + Write <= '1'; + when others => null; + end case; + +-- GENERAL PURPOSE ARITHMETIC AND CPU CONTROL GROUPS + when "00100111" => + -- DAA + Set_BusA_To(2 downto 0) <= "111"; + Read_To_Reg <= '1'; + ALU_Op <= "1100"; + Save_ALU <= '1'; + when "00101111" => + -- CPL + I_CPL <= '1'; + when "00111111" => + -- CCF + I_CCF <= '1'; + when "00110111" => + -- SCF + I_SCF <= '1'; + when "00000000" => + if NMICycle = '1' then + -- NMI + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + TStates <= "101"; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1101"; + when 2 => + TStates <= "100"; + Write <= '1'; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1100"; + when 3 => + TStates <= "100"; + Write <= '1'; + when others => null; + end case; + elsif IntCycle = '1' then + -- INT (IM 2) + MCycles <= "101"; + case to_integer(unsigned(MCycle)) is + when 1 => + LDZ <= '1'; + TStates <= "101"; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1101"; + when 2 => + TStates <= "100"; + Write <= '1'; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1100"; + when 3 => + TStates <= "100"; + Write <= '1'; + when 4 => + Inc_PC <= '1'; + LDZ <= '1'; + when 5 => + Jump <= '1'; + when others => null; + end case; + else + -- NOP + end if; + when "01110110" => + -- HALT + Halt <= '1'; + when "11110011" => + -- DI + SetDI <= '1'; + when "11111011" => + -- EI + SetEI <= '1'; + +-- 16 BIT ARITHMETIC GROUP + when "00001001"|"00011001"|"00101001"|"00111001" => + -- ADD HL,ss + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + NoRead <= '1'; + ALU_Op <= "0000"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_BusA_To(2 downto 0) <= "101"; + case to_integer(unsigned(IR(5 downto 4))) is + when 0|1|2 => + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + Set_BusB_To(0) <= '1'; + when others => + Set_BusB_To <= "1000"; + end case; + TStates <= "100"; + Arith16 <= '1'; + when 3 => + NoRead <= '1'; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + ALU_Op <= "0001"; + Set_BusA_To(2 downto 0) <= "100"; + case to_integer(unsigned(IR(5 downto 4))) is + when 0|1|2 => + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + when others => + Set_BusB_To <= "1001"; + end case; + Arith16 <= '1'; + when others => + end case; + when "00000011"|"00010011"|"00100011"|"00110011" => + -- INC ss + TStates <= "110"; + IncDec_16(3 downto 2) <= "01"; + IncDec_16(1 downto 0) <= DPair; + when "00001011"|"00011011"|"00101011"|"00111011" => + -- DEC ss + TStates <= "110"; + IncDec_16(3 downto 2) <= "11"; + IncDec_16(1 downto 0) <= DPair; + +-- ROTATE AND SHIFT GROUP + when "00000111" + -- RLCA + |"00010111" + -- RLA + |"00001111" + -- RRCA + |"00011111" => + -- RRA + Set_BusA_To(2 downto 0) <= "111"; + ALU_Op <= "1000"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + +-- JUMP GROUP + when "11000011" => + -- JP nn + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Inc_PC <= '1'; + Jump <= '1'; + when others => null; + end case; + when "11000010"|"11001010"|"11010010"|"11011010"|"11100010"|"11101010"|"11110010"|"11111010" => + if IR(5) = '1' and Mode = 3 then + case IRB(4 downto 3) is + when "00" => + -- LD ($FF00+C),A + MCycles <= "010"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aBC; + Set_BusB_To <= "0111"; + when 2 => + Write <= '1'; + IORQ <= '1'; + when others => + end case; + when "01" => + -- LD (nn),A + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Set_Addr_To <= aZI; + Inc_PC <= '1'; + Set_BusB_To <= "0111"; + when 4 => + Write <= '1'; + when others => null; + end case; + when "10" => + -- LD A,($FF00+C) + MCycles <= "010"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aBC; + when 2 => + Read_To_Acc <= '1'; + IORQ <= '1'; + when others => + end case; + when "11" => + -- LD A,(nn) + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Set_Addr_To <= aZI; + Inc_PC <= '1'; + when 4 => + Read_To_Acc <= '1'; + when others => null; + end case; + end case; + else + -- JP cc,nn + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Inc_PC <= '1'; + if is_cc_true(F, to_bitvector(IR(5 downto 3))) then + Jump <= '1'; + end if; + when others => null; + end case; + end if; + when "00011000" => + if Mode /= 2 then + -- JR e + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + when 3 => + NoRead <= '1'; + JumpE <= '1'; + TStates <= "101"; + when others => null; + end case; + end if; + when "00111000" => + if Mode /= 2 then + -- JR C,e + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + if F(Flag_C) = '0' then + MCycles <= "010"; + end if; + when 3 => + NoRead <= '1'; + JumpE <= '1'; + TStates <= "101"; + when others => null; + end case; + end if; + when "00110000" => + if Mode /= 2 then + -- JR NC,e + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + if F(Flag_C) = '1' then + MCycles <= "010"; + end if; + when 3 => + NoRead <= '1'; + JumpE <= '1'; + TStates <= "101"; + when others => null; + end case; + end if; + when "00101000" => + if Mode /= 2 then + -- JR Z,e + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + if F(Flag_Z) = '0' then + MCycles <= "010"; + end if; + when 3 => + NoRead <= '1'; + JumpE <= '1'; + TStates <= "101"; + when others => null; + end case; + end if; + when "00100000" => + if Mode /= 2 then + -- JR NZ,e + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + if F(Flag_Z) = '1' then + MCycles <= "010"; + end if; + when 3 => + NoRead <= '1'; + JumpE <= '1'; + TStates <= "101"; + when others => null; + end case; + end if; + when "11101001" => + -- JP (HL) + JumpXY <= '1'; + when "00010000" => + if Mode = 3 then + I_DJNZ <= '1'; + elsif Mode < 2 then + -- DJNZ,e + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + TStates <= "101"; + I_DJNZ <= '1'; + Set_BusB_To <= "1010"; + Set_BusA_To(2 downto 0) <= "000"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + ALU_Op <= "0010"; + when 2 => + I_DJNZ <= '1'; + Inc_PC <= '1'; + when 3 => + NoRead <= '1'; + JumpE <= '1'; + TStates <= "101"; + when others => null; + end case; + end if; + +-- CALL AND RETURN GROUP + when "11001101" => + -- CALL nn + MCycles <= "101"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + IncDec_16 <= "1111"; + Inc_PC <= '1'; + TStates <= "100"; + Set_Addr_To <= aSP; + LDW <= '1'; + Set_BusB_To <= "1101"; + when 4 => + Write <= '1'; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1100"; + when 5 => + Write <= '1'; + Call <= '1'; + when others => null; + end case; + when "11000100"|"11001100"|"11010100"|"11011100"|"11100100"|"11101100"|"11110100"|"11111100" => + if IR(5) = '0' or Mode /= 3 then + -- CALL cc,nn + MCycles <= "101"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Inc_PC <= '1'; + LDW <= '1'; + if is_cc_true(F, to_bitvector(IR(5 downto 3))) then + IncDec_16 <= "1111"; + Set_Addr_TO <= aSP; + TStates <= "100"; + Set_BusB_To <= "1101"; + else + MCycles <= "011"; + end if; + when 4 => + Write <= '1'; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1100"; + when 5 => + Write <= '1'; + Call <= '1'; + when others => null; + end case; + end if; + when "11001001" => + -- RET + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + TStates <= "101"; + Set_Addr_TO <= aSP; + when 2 => + IncDec_16 <= "0111"; + Set_Addr_To <= aSP; + LDZ <= '1'; + when 3 => + Jump <= '1'; + IncDec_16 <= "0111"; + when others => null; + end case; + when "11000000"|"11001000"|"11010000"|"11011000"|"11100000"|"11101000"|"11110000"|"11111000" => + if IR(5) = '1' and Mode = 3 then + case IRB(4 downto 3) is + when "00" => + -- LD ($FF00+nn),A + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + Set_Addr_To <= aIOA; + Set_BusB_To <= "0111"; + when 3 => + Write <= '1'; + when others => null; + end case; + when "01" => + -- ADD SP,n + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + ALU_Op <= "0000"; + Inc_PC <= '1'; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_BusA_To <= "1000"; + Set_BusB_To <= "0110"; + when 3 => + NoRead <= '1'; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + ALU_Op <= "0001"; + Set_BusA_To <= "1001"; + Set_BusB_To <= "1110"; -- Incorrect unsigned !!!!!!!!!!!!!!!!!!!!! + when others => + end case; + when "10" => + -- LD A,($FF00+nn) + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + Set_Addr_To <= aIOA; + when 3 => + Read_To_Acc <= '1'; + when others => null; + end case; + when "11" => + -- LD HL,SP+n -- Not correct !!!!!!!!!!!!!!!!!!! + MCycles <= "101"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Set_Addr_To <= aZI; + Inc_PC <= '1'; + LDW <= '1'; + when 4 => + Set_BusA_To(2 downto 0) <= "101"; -- L + Read_To_Reg <= '1'; + Inc_WZ <= '1'; + Set_Addr_To <= aZI; + when 5 => + Set_BusA_To(2 downto 0) <= "100"; -- H + Read_To_Reg <= '1'; + when others => null; + end case; + end case; + else + -- RET cc + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + if is_cc_true(F, to_bitvector(IR(5 downto 3))) then + Set_Addr_TO <= aSP; + else + MCycles <= "001"; + end if; + TStates <= "101"; + when 2 => + IncDec_16 <= "0111"; + Set_Addr_To <= aSP; + LDZ <= '1'; + when 3 => + Jump <= '1'; + IncDec_16 <= "0111"; + when others => null; + end case; + end if; + when "11000111"|"11001111"|"11010111"|"11011111"|"11100111"|"11101111"|"11110111"|"11111111" => + -- RST p + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + TStates <= "101"; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1101"; + when 2 => + Write <= '1'; + IncDec_16 <= "1111"; + Set_Addr_To <= aSP; + Set_BusB_To <= "1100"; + when 3 => + Write <= '1'; + RstP <= '1'; + when others => null; + end case; + +-- INPUT AND OUTPUT GROUP + when "11011011" => + if Mode /= 3 then + -- IN A,(n) + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + Set_Addr_To <= aIOA; + when 3 => + Read_To_Acc <= '1'; + IORQ <= '1'; + when others => null; + end case; + end if; + when "11010011" => + if Mode /= 3 then + -- OUT (n),A + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + Set_Addr_To <= aIOA; + Set_BusB_To <= "0111"; + when 3 => + Write <= '1'; + IORQ <= '1'; + when others => null; + end case; + end if; + +------------------------------------------------------------------------------ +------------------------------------------------------------------------------ +-- MULTIBYTE INSTRUCTIONS +------------------------------------------------------------------------------ +------------------------------------------------------------------------------ + + when "11001011" => + if Mode /= 2 then + Prefix <= "01"; + end if; + + when "11101101" => + if Mode < 2 then + Prefix <= "10"; + end if; + + when "11011101"|"11111101" => + if Mode < 2 then + Prefix <= "11"; + end if; + + end case; + + when "01" => + +------------------------------------------------------------------------------ +-- +-- CB prefixed instructions +-- +------------------------------------------------------------------------------ + + Set_BusA_To(2 downto 0) <= IR(2 downto 0); + Set_BusB_To(2 downto 0) <= IR(2 downto 0); + + case IRB is + when "00000000"|"00000001"|"00000010"|"00000011"|"00000100"|"00000101"|"00000111" + |"00010000"|"00010001"|"00010010"|"00010011"|"00010100"|"00010101"|"00010111" + |"00001000"|"00001001"|"00001010"|"00001011"|"00001100"|"00001101"|"00001111" + |"00011000"|"00011001"|"00011010"|"00011011"|"00011100"|"00011101"|"00011111" + |"00100000"|"00100001"|"00100010"|"00100011"|"00100100"|"00100101"|"00100111" + |"00101000"|"00101001"|"00101010"|"00101011"|"00101100"|"00101101"|"00101111" + |"00110000"|"00110001"|"00110010"|"00110011"|"00110100"|"00110101"|"00110111" + |"00111000"|"00111001"|"00111010"|"00111011"|"00111100"|"00111101"|"00111111" => + -- RLC r + -- RL r + -- RRC r + -- RR r + -- SLA r + -- SRA r + -- SRL r + -- SLL r (Undocumented) / SWAP r + if MCycle = "001" then + ALU_Op <= "1000"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + end if; + when "00000110"|"00010110"|"00001110"|"00011110"|"00101110"|"00111110"|"00100110"|"00110110" => + -- RLC (HL) + -- RL (HL) + -- RRC (HL) + -- RR (HL) + -- SRA (HL) + -- SRL (HL) + -- SLA (HL) + -- SLL (HL) (Undocumented) / SWAP (HL) + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 | 7 => + Set_Addr_To <= aXY; + when 2 => + ALU_Op <= "1000"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_Addr_To <= aXY; + TStates <= "100"; + when 3 => + Write <= '1'; + when others => + end case; + when "01000000"|"01000001"|"01000010"|"01000011"|"01000100"|"01000101"|"01000111" + |"01001000"|"01001001"|"01001010"|"01001011"|"01001100"|"01001101"|"01001111" + |"01010000"|"01010001"|"01010010"|"01010011"|"01010100"|"01010101"|"01010111" + |"01011000"|"01011001"|"01011010"|"01011011"|"01011100"|"01011101"|"01011111" + |"01100000"|"01100001"|"01100010"|"01100011"|"01100100"|"01100101"|"01100111" + |"01101000"|"01101001"|"01101010"|"01101011"|"01101100"|"01101101"|"01101111" + |"01110000"|"01110001"|"01110010"|"01110011"|"01110100"|"01110101"|"01110111" + |"01111000"|"01111001"|"01111010"|"01111011"|"01111100"|"01111101"|"01111111" => + -- BIT b,r + if MCycle = "001" then + Set_BusB_To(2 downto 0) <= IR(2 downto 0); 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+ Read_To_Reg <= '1'; + Save_ALU <= '1'; + end if; + when "11000110"|"11001110"|"11010110"|"11011110"|"11100110"|"11101110"|"11110110"|"11111110" => + -- SET b,(HL) + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 | 7 => + Set_Addr_To <= aXY; + when 2 => + ALU_Op <= "1010"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_Addr_To <= aXY; + TStates <= "100"; + when 3 => + Write <= '1'; + when others => + end case; + when "10000000"|"10000001"|"10000010"|"10000011"|"10000100"|"10000101"|"10000111" + |"10001000"|"10001001"|"10001010"|"10001011"|"10001100"|"10001101"|"10001111" + |"10010000"|"10010001"|"10010010"|"10010011"|"10010100"|"10010101"|"10010111" + |"10011000"|"10011001"|"10011010"|"10011011"|"10011100"|"10011101"|"10011111" + |"10100000"|"10100001"|"10100010"|"10100011"|"10100100"|"10100101"|"10100111" + |"10101000"|"10101001"|"10101010"|"10101011"|"10101100"|"10101101"|"10101111" + |"10110000"|"10110001"|"10110010"|"10110011"|"10110100"|"10110101"|"10110111" + |"10111000"|"10111001"|"10111010"|"10111011"|"10111100"|"10111101"|"10111111" => + -- RES b,r + if MCycle = "001" then + ALU_Op <= "1011"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + end if; + when "10000110"|"10001110"|"10010110"|"10011110"|"10100110"|"10101110"|"10110110"|"10111110" => + -- RES b,(HL) + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 | 7 => + Set_Addr_To <= aXY; + when 2 => + ALU_Op <= "1011"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_Addr_To <= aXY; + TStates <= "100"; + when 3 => + Write <= '1'; + when others => + end case; + end case; + + when others => + +------------------------------------------------------------------------------ +-- +-- ED prefixed instructions +-- +------------------------------------------------------------------------------ + + case IRB is + when "00000000"|"00000001"|"00000010"|"00000011"|"00000100"|"00000101"|"00000110"|"00000111" + |"00001000"|"00001001"|"00001010"|"00001011"|"00001100"|"00001101"|"00001110"|"00001111" + |"00010000"|"00010001"|"00010010"|"00010011"|"00010100"|"00010101"|"00010110"|"00010111" + |"00011000"|"00011001"|"00011010"|"00011011"|"00011100"|"00011101"|"00011110"|"00011111" + |"00100000"|"00100001"|"00100010"|"00100011"|"00100100"|"00100101"|"00100110"|"00100111" + |"00101000"|"00101001"|"00101010"|"00101011"|"00101100"|"00101101"|"00101110"|"00101111" + |"00110000"|"00110001"|"00110010"|"00110011"|"00110100"|"00110101"|"00110110"|"00110111" + |"00111000"|"00111001"|"00111010"|"00111011"|"00111100"|"00111101"|"00111110"|"00111111" + + + |"10000000"|"10000001"|"10000010"|"10000011"|"10000100"|"10000101"|"10000110"|"10000111" + |"10001000"|"10001001"|"10001010"|"10001011"|"10001100"|"10001101"|"10001110"|"10001111" + |"10010000"|"10010001"|"10010010"|"10010011"|"10010100"|"10010101"|"10010110"|"10010111" + |"10011000"|"10011001"|"10011010"|"10011011"|"10011100"|"10011101"|"10011110"|"10011111" + | "10100100"|"10100101"|"10100110"|"10100111" + | "10101100"|"10101101"|"10101110"|"10101111" + | "10110100"|"10110101"|"10110110"|"10110111" + | "10111100"|"10111101"|"10111110"|"10111111" + |"11000000"|"11000001"|"11000010"|"11000011"|"11000100"|"11000101"|"11000110"|"11000111" + |"11001000"|"11001001"|"11001010"|"11001011"|"11001100"|"11001101"|"11001110"|"11001111" + |"11010000"|"11010001"|"11010010"|"11010011"|"11010100"|"11010101"|"11010110"|"11010111" + |"11011000"|"11011001"|"11011010"|"11011011"|"11011100"|"11011101"|"11011110"|"11011111" + |"11100000"|"11100001"|"11100010"|"11100011"|"11100100"|"11100101"|"11100110"|"11100111" + |"11101000"|"11101001"|"11101010"|"11101011"|"11101100"|"11101101"|"11101110"|"11101111" + |"11110000"|"11110001"|"11110010"|"11110011"|"11110100"|"11110101"|"11110110"|"11110111" + |"11111000"|"11111001"|"11111010"|"11111011"|"11111100"|"11111101"|"11111110"|"11111111" => + null; -- NOP, undocumented + when "01111110"|"01111111" => + -- NOP, undocumented + null; +-- 8 BIT LOAD GROUP + when "01010111" => + -- LD A,I + Special_LD <= "100"; + TStates <= "101"; + when "01011111" => + -- LD A,R + Special_LD <= "101"; + TStates <= "101"; + when "01000111" => + -- LD I,A + Special_LD <= "110"; + TStates <= "101"; + when "01001111" => + -- LD R,A + Special_LD <= "111"; + TStates <= "101"; +-- 16 BIT LOAD GROUP + when "01001011"|"01011011"|"01101011"|"01111011" => + -- LD dd,(nn) + MCycles <= "101"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Set_Addr_To <= aZI; + Inc_PC <= '1'; + LDW <= '1'; + when 4 => + Read_To_Reg <= '1'; + if IR(5 downto 4) = "11" then + Set_BusA_To <= "1000"; + else + Set_BusA_To(2 downto 1) <= IR(5 downto 4); + Set_BusA_To(0) <= '1'; + end if; + Inc_WZ <= '1'; + Set_Addr_To <= aZI; + when 5 => + Read_To_Reg <= '1'; + if IR(5 downto 4) = "11" then + Set_BusA_To <= "1001"; + else + Set_BusA_To(2 downto 1) <= IR(5 downto 4); + Set_BusA_To(0) <= '0'; + end if; + when others => null; + end case; + when "01000011"|"01010011"|"01100011"|"01110011" => + -- LD (nn),dd + MCycles <= "101"; + case to_integer(unsigned(MCycle)) is + when 2 => + Inc_PC <= '1'; + LDZ <= '1'; + when 3 => + Set_Addr_To <= aZI; + Inc_PC <= '1'; + LDW <= '1'; + if IR(5 downto 4) = "11" then + Set_BusB_To <= "1000"; + else + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + Set_BusB_To(0) <= '1'; + Set_BusB_To(3) <= '0'; + end if; + when 4 => + Inc_WZ <= '1'; + Set_Addr_To <= aZI; + Write <= '1'; + if IR(5 downto 4) = "11" then + Set_BusB_To <= "1001"; + else + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + Set_BusB_To(0) <= '0'; + Set_BusB_To(3) <= '0'; + end if; + when 5 => + Write <= '1'; + when others => null; + end case; + when "10100000" | "10101000" | "10110000" | "10111000" => + -- LDI, LDD, LDIR, LDDR + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aXY; + IncDec_16 <= "1100"; -- BC + when 2 => + Set_BusB_To <= "0110"; + Set_BusA_To(2 downto 0) <= "111"; + ALU_Op <= "0000"; + Set_Addr_To <= aDE; + if IR(3) = '0' then + IncDec_16 <= "0110"; -- IX + else + IncDec_16 <= "1110"; + end if; + when 3 => + I_BT <= '1'; + TStates <= "101"; + Write <= '1'; + if IR(3) = '0' then + IncDec_16 <= "0101"; -- DE + else + IncDec_16 <= "1101"; + end if; + when 4 => + NoRead <= '1'; + TStates <= "101"; + when others => null; + end case; + when "10100001" | "10101001" | "10110001" | "10111001" => + -- CPI, CPD, CPIR, CPDR + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aXY; + IncDec_16 <= "1100"; -- BC + when 2 => + Set_BusB_To <= "0110"; + Set_BusA_To(2 downto 0) <= "111"; + ALU_Op <= "0111"; + Save_ALU <= '1'; + PreserveC <= '1'; + if IR(3) = '0' then + IncDec_16 <= "0110"; + else + IncDec_16 <= "1110"; + end if; + when 3 => + NoRead <= '1'; + I_BC <= '1'; + TStates <= "101"; + when 4 => + NoRead <= '1'; + TStates <= "101"; + when others => null; + end case; + when "01000100"|"01001100"|"01010100"|"01011100"|"01100100"|"01101100"|"01110100"|"01111100" => + -- NEG + Alu_OP <= "0010"; + Set_BusB_To <= "0111"; + Set_BusA_To <= "1010"; + Read_To_Acc <= '1'; + Save_ALU <= '1'; + when "01000110"|"01001110"|"01100110"|"01101110" => + -- IM 0 + IMode <= "00"; + when "01010110"|"01110110" => + -- IM 1 + IMode <= "01"; + when "01011110"|"01110111" => + -- IM 2 + IMode <= "10"; +-- 16 bit arithmetic + when "01001010"|"01011010"|"01101010"|"01111010" => + -- ADC HL,ss + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + NoRead <= '1'; + ALU_Op <= "0001"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_BusA_To(2 downto 0) <= "101"; + case to_integer(unsigned(IR(5 downto 4))) is + when 0|1|2 => + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + Set_BusB_To(0) <= '1'; + when others => + Set_BusB_To <= "1000"; + end case; + TStates <= "100"; + when 3 => + NoRead <= '1'; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + ALU_Op <= "0001"; + Set_BusA_To(2 downto 0) <= "100"; + case to_integer(unsigned(IR(5 downto 4))) is + when 0|1|2 => + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + Set_BusB_To(0) <= '0'; + when others => + Set_BusB_To <= "1001"; + end case; + when others => + end case; + when "01000010"|"01010010"|"01100010"|"01110010" => + -- SBC HL,ss + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 2 => + NoRead <= '1'; + ALU_Op <= "0011"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_BusA_To(2 downto 0) <= "101"; + case to_integer(unsigned(IR(5 downto 4))) is + when 0|1|2 => + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + Set_BusB_To(0) <= '1'; + when others => + Set_BusB_To <= "1000"; + end case; + TStates <= "100"; + when 3 => + NoRead <= '1'; + ALU_Op <= "0011"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + Set_BusA_To(2 downto 0) <= "100"; + case to_integer(unsigned(IR(5 downto 4))) is + when 0|1|2 => + Set_BusB_To(2 downto 1) <= IR(5 downto 4); + when others => + Set_BusB_To <= "1001"; + end case; + when others => + end case; + when "01101111" => + -- RLD + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 2 => + NoRead <= '1'; + Set_Addr_To <= aXY; + when 3 => + Read_To_Reg <= '1'; + Set_BusB_To(2 downto 0) <= "110"; + Set_BusA_To(2 downto 0) <= "111"; + ALU_Op <= "1101"; + TStates <= "100"; + Set_Addr_To <= aXY; + Save_ALU <= '1'; + when 4 => + I_RLD <= '1'; + Write <= '1'; + when others => + end case; + when "01100111" => + -- RRD + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 2 => + Set_Addr_To <= aXY; + when 3 => + Read_To_Reg <= '1'; + Set_BusB_To(2 downto 0) <= "110"; + Set_BusA_To(2 downto 0) <= "111"; + ALU_Op <= "1110"; + TStates <= "100"; + Set_Addr_To <= aXY; + Save_ALU <= '1'; + when 4 => + I_RRD <= '1'; + Write <= '1'; + when others => + end case; + when "01000101"|"01001101"|"01010101"|"01011101"|"01100101"|"01101101"|"01110101"|"01111101" => + -- RETI, RETN + MCycles <= "011"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_TO <= aSP; + when 2 => + IncDec_16 <= "0111"; + Set_Addr_To <= aSP; + LDZ <= '1'; + when 3 => + Jump <= '1'; + IncDec_16 <= "0111"; + I_RETN <= '1'; + when others => null; + end case; + when "01000000"|"01001000"|"01010000"|"01011000"|"01100000"|"01101000"|"01110000"|"01111000" => + -- IN r,(C) + MCycles <= "010"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aBC; + when 2 => + IORQ <= '1'; + if IR(5 downto 3) /= "110" then + Read_To_Reg <= '1'; + Set_BusA_To(2 downto 0) <= IR(5 downto 3); + end if; + I_INRC <= '1'; + when others => + end case; + when "01000001"|"01001001"|"01010001"|"01011001"|"01100001"|"01101001"|"01110001"|"01111001" => + -- OUT (C),r + -- OUT (C),0 + MCycles <= "010"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aBC; + Set_BusB_To(2 downto 0) <= IR(5 downto 3); + if IR(5 downto 3) = "110" then + Set_BusB_To(3) <= '1'; + end if; + when 2 => + Write <= '1'; + IORQ <= '1'; + when others => + end case; + when "10100010" | "10101010" | "10110010" | "10111010" => + -- INI, IND, INIR, INDR + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 1 => + Set_Addr_To <= aBC; + Set_BusB_To <= "1010"; + Set_BusA_To <= "0000"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + ALU_Op <= "0010"; + when 2 => + IORQ <= '1'; + Set_BusB_To <= "0110"; + Set_Addr_To <= aXY; + when 3 => + if IR(3) = '0' then + IncDec_16 <= "0010"; + else + IncDec_16 <= "1010"; + end if; + TStates <= "100"; + Write <= '1'; + I_BTR <= '1'; + when 4 => + NoRead <= '1'; + TStates <= "101"; + when others => null; + end case; + when "10100011" | "10101011" | "10110011" | "10111011" => + -- OUTI, OUTD, OTIR, OTDR + MCycles <= "100"; + case to_integer(unsigned(MCycle)) is + when 1 => + TStates <= "101"; + Set_Addr_To <= aXY; + Set_BusB_To <= "1010"; + Set_BusA_To <= "0000"; + Read_To_Reg <= '1'; + Save_ALU <= '1'; + ALU_Op <= "0010"; + when 2 => + Set_BusB_To <= "0110"; + Set_Addr_To <= aBC; + when 3 => + if IR(3) = '0' then + IncDec_16 <= "0010"; + else + IncDec_16 <= "1010"; + end if; + IORQ <= '1'; + Write <= '1'; + I_BTR <= '1'; + when 4 => + NoRead <= '1'; + TStates <= "101"; + when others => null; + end case; + end case; + + end case; + + if Mode = 1 then + if MCycle = "001" then +-- TStates <= "100"; + else + TStates <= "011"; + end if; + end if; + + if Mode = 3 then + if MCycle = "001" then +-- TStates <= "100"; + else + TStates <= "100"; + end if; + end if; + + if Mode < 2 then + if MCycle = "110" then + Inc_PC <= '1'; + if Mode = 1 then + Set_Addr_To <= aXY; + TStates <= "100"; + Set_BusB_To(2 downto 0) <= SSS; + Set_BusB_To(3) <= '0'; + end if; + if IRB = "00110110" or IRB = "11001011" then + Set_Addr_To <= aNone; + end if; + end if; + if MCycle = "111" then + if Mode = 0 then + TStates <= "101"; + end if; + if ISet /= "01" then + Set_Addr_To <= aXY; + end if; + Set_BusB_To(2 downto 0) <= SSS; + Set_BusB_To(3) <= '0'; + if IRB = "00110110" or ISet = "01" then + -- LD (HL),n + Inc_PC <= '1'; + else + NoRead <= '1'; + end if; + end if; + end if; + + end process; + +end; diff --git a/Arcade_MiST/Bomb Jack/rtl/T80/T80_Pack.vhd b/Arcade_MiST/Bomb Jack/rtl/T80/T80_Pack.vhd new file mode 100644 index 00000000..ac7d34da --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/T80/T80_Pack.vhd @@ -0,0 +1,208 @@ +-- +-- Z80 compatible microprocessor core +-- +-- Version : 0242 +-- +-- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org) +-- +-- All rights reserved +-- +-- Redistribution and use in source and synthezised forms, with or without +-- modification, are permitted provided that the following conditions are met: +-- +-- Redistributions of source code must retain the above copyright notice, +-- this list of conditions and the following disclaimer. +-- +-- Redistributions in synthesized form must reproduce the above copyright +-- notice, this list of conditions and the following disclaimer in the +-- documentation and/or other materials provided with the distribution. +-- +-- Neither the name of the author nor the names of other contributors may +-- be used to endorse or promote products derived from this software without +-- specific prior written permission. +-- +-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" +-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, +-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR +-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE +-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR +-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF +-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS +-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN +-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) +-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE +-- POSSIBILITY OF SUCH DAMAGE. +-- +-- Please report bugs to the author, but before you do so, please +-- make sure that this is not a derivative work and that +-- you have the latest version of this file. +-- +-- The latest version of this file can be found at: +-- http://www.opencores.org/cvsweb.shtml/t80/ +-- +-- Limitations : +-- +-- File history : +-- + +library IEEE; +use IEEE.std_logic_1164.all; + +package T80_Pack is + + component T80 + generic( + Mode : integer := 0; -- 0 => Z80, 1 => Fast Z80, 2 => 8080, 3 => GB + IOWait : integer := 0; -- 1 => Single cycle I/O, 1 => Std I/O cycle + Flag_C : integer := 0; + Flag_N : integer := 1; + Flag_P : integer := 2; + Flag_X : integer := 3; + Flag_H : integer := 4; + Flag_Y : integer := 5; + Flag_Z : integer := 6; + Flag_S : integer := 7 + ); + port( + RESET_n : in std_logic; + CLK_n : in std_logic; + CEN : in std_logic; + WAIT_n : in std_logic; + INT_n : in std_logic; + NMI_n : in std_logic; + BUSRQ_n : in std_logic; + M1_n : out std_logic; + IORQ : out std_logic; + NoRead : out std_logic; + Write : out std_logic; + RFSH_n : out std_logic; + HALT_n : out std_logic; + BUSAK_n : out std_logic; + A : out std_logic_vector(15 downto 0); + DInst : in std_logic_vector(7 downto 0); + DI : in std_logic_vector(7 downto 0); + DO : out std_logic_vector(7 downto 0); + MC : out std_logic_vector(2 downto 0); + TS : out std_logic_vector(2 downto 0); + IntCycle_n : out std_logic; + IntE : out std_logic; + Stop : out std_logic + ); + end component; + + component T80_Reg + port( + Clk : in std_logic; + CEN : in std_logic; + WEH : in std_logic; + WEL : in std_logic; + AddrA : in std_logic_vector(2 downto 0); + AddrB : in std_logic_vector(2 downto 0); + AddrC : in std_logic_vector(2 downto 0); + DIH : in std_logic_vector(7 downto 0); + DIL : in std_logic_vector(7 downto 0); + DOAH : out std_logic_vector(7 downto 0); + DOAL : out std_logic_vector(7 downto 0); + DOBH : out std_logic_vector(7 downto 0); + DOBL : out std_logic_vector(7 downto 0); + DOCH : out std_logic_vector(7 downto 0); + DOCL : out std_logic_vector(7 downto 0) + ); + end component; + + component T80_MCode + generic( + Mode : integer := 0; + Flag_C : integer := 0; + Flag_N : integer := 1; + Flag_P : integer := 2; + Flag_X : integer := 3; + Flag_H : integer := 4; + Flag_Y : integer := 5; + Flag_Z : integer := 6; + Flag_S : integer := 7 + ); + port( + IR : in std_logic_vector(7 downto 0); + ISet : in std_logic_vector(1 downto 0); + MCycle : in std_logic_vector(2 downto 0); + F : in std_logic_vector(7 downto 0); + NMICycle : in std_logic; + IntCycle : in std_logic; + MCycles : out std_logic_vector(2 downto 0); + TStates : out std_logic_vector(2 downto 0); + Prefix : out std_logic_vector(1 downto 0); -- None,BC,ED,DD/FD + Inc_PC : out std_logic; + Inc_WZ : out std_logic; + IncDec_16 : out std_logic_vector(3 downto 0); -- BC,DE,HL,SP 0 is inc + Read_To_Reg : out std_logic; + Read_To_Acc : out std_logic; + Set_BusA_To : out std_logic_vector(3 downto 0); -- B,C,D,E,H,L,DI/DB,A,SP(L),SP(M),0,F + Set_BusB_To : out std_logic_vector(3 downto 0); -- B,C,D,E,H,L,DI,A,SP(L),SP(M),1,F,PC(L),PC(M),0 + ALU_Op : out std_logic_vector(3 downto 0); + -- ADD, ADC, SUB, SBC, AND, XOR, OR, CP, ROT, BIT, SET, RES, DAA, RLD, RRD, None + Save_ALU : out std_logic; + PreserveC : out std_logic; + Arith16 : out std_logic; + Set_Addr_To : out std_logic_vector(2 downto 0); -- aNone,aXY,aIOA,aSP,aBC,aDE,aZI + IORQ : out std_logic; + Jump : out std_logic; + JumpE : out std_logic; + JumpXY : out std_logic; + Call : out std_logic; + RstP : out std_logic; + LDZ : out std_logic; + LDW : out std_logic; + LDSPHL : out std_logic; + Special_LD : out std_logic_vector(2 downto 0); -- A,I;A,R;I,A;R,A;None + ExchangeDH : out std_logic; + ExchangeRp : out std_logic; + ExchangeAF : out std_logic; + ExchangeRS : out std_logic; + I_DJNZ : out std_logic; + I_CPL : out std_logic; + I_CCF : out std_logic; + I_SCF : out std_logic; + I_RETN : out std_logic; + I_BT : out std_logic; + I_BC : out std_logic; + I_BTR : out std_logic; + I_RLD : out std_logic; + I_RRD : out std_logic; + I_INRC : out std_logic; + SetDI : out std_logic; + SetEI : out std_logic; + IMode : out std_logic_vector(1 downto 0); + Halt : out std_logic; + NoRead : out std_logic; + Write : out std_logic + ); + end component; + + component T80_ALU + generic( + Mode : integer := 0; + Flag_C : integer := 0; + Flag_N : integer := 1; + Flag_P : integer := 2; + Flag_X : integer := 3; + Flag_H : integer := 4; + Flag_Y : integer := 5; + Flag_Z : integer := 6; + Flag_S : integer := 7 + ); + port( + Arith16 : in std_logic; + Z16 : in std_logic; + ALU_Op : in std_logic_vector(3 downto 0); + IR : in std_logic_vector(5 downto 0); + ISet : in std_logic_vector(1 downto 0); + BusA : in std_logic_vector(7 downto 0); + BusB : in std_logic_vector(7 downto 0); + F_In : in std_logic_vector(7 downto 0); + Q : out std_logic_vector(7 downto 0); + F_Out : out std_logic_vector(7 downto 0) + ); + end component; + +end; diff --git a/Arcade_MiST/Bomb Jack/rtl/T80/T80_Reg.vhd b/Arcade_MiST/Bomb Jack/rtl/T80/T80_Reg.vhd new file mode 100644 index 00000000..828485fb --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/T80/T80_Reg.vhd @@ -0,0 +1,105 @@ +-- +-- T80 Registers, technology independent +-- +-- Version : 0244 +-- +-- Copyright (c) 2002 Daniel Wallner (jesus@opencores.org) +-- +-- All rights reserved +-- +-- Redistribution and use in source and synthezised forms, with or without +-- modification, are permitted provided that the following conditions are met: +-- +-- Redistributions of source code must retain the above copyright notice, +-- this list of conditions and the following disclaimer. +-- +-- Redistributions in synthesized form must reproduce the above copyright +-- notice, this list of conditions and the following disclaimer in the +-- documentation and/or other materials provided with the distribution. +-- +-- Neither the name of the author nor the names of other contributors may +-- be used to endorse or promote products derived from this software without +-- specific prior written permission. +-- +-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" +-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, +-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR +-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE +-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR +-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF +-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS +-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN +-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) +-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE +-- POSSIBILITY OF SUCH DAMAGE. +-- +-- Please report bugs to the author, but before you do so, please +-- make sure that this is not a derivative work and that +-- you have the latest version of this file. +-- +-- The latest version of this file can be found at: +-- http://www.opencores.org/cvsweb.shtml/t51/ +-- +-- Limitations : +-- +-- File history : +-- +-- 0242 : Initial release +-- +-- 0244 : Changed to single register file +-- + +library IEEE; +use IEEE.std_logic_1164.all; +use IEEE.numeric_std.all; + +entity T80_Reg is + port( + Clk : in std_logic; + CEN : in std_logic; + WEH : in std_logic; + WEL : in std_logic; + AddrA : in std_logic_vector(2 downto 0); + AddrB : in std_logic_vector(2 downto 0); + AddrC : in std_logic_vector(2 downto 0); + DIH : in std_logic_vector(7 downto 0); + DIL : in std_logic_vector(7 downto 0); + DOAH : out std_logic_vector(7 downto 0); + DOAL : out std_logic_vector(7 downto 0); + DOBH : out std_logic_vector(7 downto 0); + DOBL : out std_logic_vector(7 downto 0); + DOCH : out std_logic_vector(7 downto 0); + DOCL : out std_logic_vector(7 downto 0) + ); +end T80_Reg; + +architecture rtl of T80_Reg is + + type Register_Image is array (natural range <>) of std_logic_vector(7 downto 0); + signal RegsH : Register_Image(0 to 7); + signal RegsL : Register_Image(0 to 7); + +begin + + process (Clk) + begin + if Clk'event and Clk = '1' then + if CEN = '1' then + if WEH = '1' then + RegsH(to_integer(unsigned(AddrA))) <= DIH; + end if; + if WEL = '1' then + RegsL(to_integer(unsigned(AddrA))) <= DIL; + end if; + end if; + end if; + end process; + + DOAH <= RegsH(to_integer(unsigned(AddrA))); + DOAL <= RegsL(to_integer(unsigned(AddrA))); + DOBH <= RegsH(to_integer(unsigned(AddrB))); + DOBL <= RegsL(to_integer(unsigned(AddrB))); + DOCH <= RegsH(to_integer(unsigned(AddrC))); + DOCL <= RegsL(to_integer(unsigned(AddrC))); + +end; diff --git a/Arcade_MiST/Bomb Jack/rtl/T80/T80sed.vhd b/Arcade_MiST/Bomb Jack/rtl/T80/T80sed.vhd new file mode 100644 index 00000000..40d70c4e --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/T80/T80sed.vhd @@ -0,0 +1,179 @@ +-- **** +-- T80(b) core. In an effort to merge and maintain bug fixes .... +-- +-- +-- Ver 300 started tidyup +-- MikeJ March 2005 +-- Latest version from www.fpgaarcade.com (original www.opencores.org) +-- +-- **** +-- ** CUSTOM 2 CLOCK MEMORY ACCESS FOR PACMAN, MIKEJ ** +-- +-- Z80 compatible microprocessor core, synchronous top level with clock enable +-- Different timing than the original z80 +-- Inputs needs to be synchronous and outputs may glitch +-- +-- Version : 0238 +-- +-- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org) +-- +-- All rights reserved +-- +-- Redistribution and use in source and synthezised forms, with or without +-- modification, are permitted provided that the following conditions are met: +-- +-- Redistributions of source code must retain the above copyright notice, +-- this list of conditions and the following disclaimer. +-- +-- Redistributions in synthesized form must reproduce the above copyright +-- notice, this list of conditions and the following disclaimer in the +-- documentation and/or other materials provided with the distribution. +-- +-- Neither the name of the author nor the names of other contributors may +-- be used to endorse or promote products derived from this software without +-- specific prior written permission. +-- +-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" +-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, +-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR +-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE +-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR +-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF +-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS +-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN +-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) +-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE +-- POSSIBILITY OF SUCH DAMAGE. +-- +-- Please report bugs to the author, but before you do so, please +-- make sure that this is not a derivative work and that +-- you have the latest version of this file. +-- +-- The latest version of this file can be found at: +-- http://www.opencores.org/cvsweb.shtml/t80/ +-- +-- Limitations : +-- +-- File history : +-- +-- 0235 : First release +-- +-- 0236 : Added T2Write generic +-- +-- 0237 : Fixed T2Write with wait state +-- +-- 0238 : Updated for T80 interface change +-- +-- 0242 : Updated for T80 interface change +-- + +library IEEE; +use IEEE.std_logic_1164.all; +use IEEE.numeric_std.all; +use work.T80_Pack.all; + +entity T80sed is + port( + RESET_n : in std_logic; + CLK_n : in std_logic; + CLKEN : in std_logic; + WAIT_n : in std_logic; + INT_n : in std_logic; + NMI_n : in std_logic; + BUSRQ_n : in std_logic; + M1_n : out std_logic; + MREQ_n : out std_logic; + IORQ_n : out std_logic; + RD_n : out std_logic; + WR_n : out std_logic; + RFSH_n : out std_logic; + HALT_n : out std_logic; + BUSAK_n : out std_logic; + A : out std_logic_vector(15 downto 0); + DI : in std_logic_vector(7 downto 0); + DO : out std_logic_vector(7 downto 0) + ); +end T80sed; + +architecture RTL of T80sed is + + signal IntCycle_n : std_logic; + signal NoRead : std_logic; + signal Write : std_logic; + signal IORQ : std_logic; + signal DI_Reg : std_logic_vector(7 downto 0); + signal MCycle : std_logic_vector(2 downto 0); + signal TState : std_logic_vector(2 downto 0); + +begin + + u0 : T80 + generic map( + Mode => 0, + IOWait => 1) + port map( + CEN => CLKEN, + M1_n => M1_n, + IORQ => IORQ, + NoRead => NoRead, + Write => Write, + RFSH_n => RFSH_n, + HALT_n => HALT_n, + WAIT_n => Wait_n, + INT_n => INT_n, + NMI_n => NMI_n, + RESET_n => RESET_n, + BUSRQ_n => BUSRQ_n, + BUSAK_n => BUSAK_n, + CLK_n => CLK_n, + A => A, + DInst => DI, + DI => DI_Reg, + DO => DO, + MC => MCycle, + TS => TState, + IntCycle_n => IntCycle_n); + + process (RESET_n, CLK_n) + begin + if RESET_n = '0' then + RD_n <= '1'; + WR_n <= '1'; + IORQ_n <= '1'; + MREQ_n <= '1'; + DI_Reg <= "00000000"; + elsif CLK_n'event and CLK_n = '1' then + if CLKEN = '1' then + RD_n <= '1'; + WR_n <= '1'; + IORQ_n <= '1'; + MREQ_n <= '1'; + if MCycle = "001" then + if TState = "001" or (TState = "010" and Wait_n = '0') then + RD_n <= not IntCycle_n; + MREQ_n <= not IntCycle_n; + IORQ_n <= IntCycle_n; + end if; + if TState = "011" then + MREQ_n <= '0'; + end if; + else + if (TState = "001" or TState = "010") and NoRead = '0' and Write = '0' then + RD_n <= '0'; + IORQ_n <= not IORQ; + MREQ_n <= IORQ; + end if; + if ((TState = "001") or (TState = "010")) and Write = '1' then + WR_n <= '0'; + IORQ_n <= not IORQ; + MREQ_n <= IORQ; + end if; + end if; + if TState = "010" and Wait_n = '1' then + DI_Reg <= DI; + end if; + end if; + end if; + end process; + +end; diff --git a/Arcade_MiST/Bomb Jack/rtl/YM2149_linmix.vhd b/Arcade_MiST/Bomb Jack/rtl/YM2149_linmix.vhd new file mode 100644 index 00000000..ebaf1a34 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/YM2149_linmix.vhd @@ -0,0 +1,714 @@ +-- +-- A simulation model of YM2149 (AY-3-8910 with bells on) + +-- Copyright (c) MikeJ - Jan 2005 +-- +-- All rights reserved +-- +-- Redistribution and use in source and synthezised forms, with or without +-- modification, are permitted provided that the following conditions are met: +-- +-- Redistributions of source code must retain the above copyright notice, +-- this list of conditions and the following disclaimer. +-- +-- Redistributions in synthesized form must reproduce the above copyright +-- notice, this list of conditions and the following disclaimer in the +-- documentation and/or other materials provided with the distribution. +-- +-- Neither the name of the author nor the names of other contributors may +-- be used to endorse or promote products derived from this software without +-- specific prior written permission. +-- +-- THIS CODE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" +-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, +-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR +-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE +-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR +-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF +-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS +-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN +-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) +-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE +-- POSSIBILITY OF SUCH DAMAGE. +-- +-- You are responsible for any legal issues arising from your use of this code. +-- +-- The latest version of this file can be found at: www.fpgaarcade.com +-- +-- Email support@fpgaarcade.com +-- +-- Revision list +-- +-- version 001 initial release +-- version 002 Bomb Jack customizations +-- commented out ports IOA and IOB +-- added support for IOA register to internally control master volume of all 3 audio channels +-- +-- Clues from MAME sound driver and Kazuhiro TSUJIKAWA +-- +-- These are the measured outputs from a real chip for a single Isolated channel into a 1K load (V) +-- vol 15 .. 0 +-- 3.27 2.995 2.741 2.588 2.452 2.372 2.301 2.258 2.220 2.198 2.178 2.166 2.155 2.148 2.141 2.132 +-- As the envelope volume is 5 bit, I have fitted a curve to the not quite log shape in order +-- to produced all the required values. +-- (The first part of the curve is a bit steeper and the last bit is more linear than expected) +-- +-- NOTE, this component uses LINEAR mixing of the three analogue channels, and is only +-- accurate for designs where the outputs are buffered and not simply wired together. +-- The ouput level is more complex in that case and requires a larger table. + +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_arith.all; + use ieee.std_logic_unsigned.all; + +entity YM2149 is + port ( + -- data bus + I_DA : in std_logic_vector(7 downto 0); + O_DA : out std_logic_vector(7 downto 0); +-- O_DA_OE_L : out std_logic; + -- control + I_A9_L : in std_logic; + I_A8 : in std_logic; + I_BDIR : in std_logic; + I_BC2 : in std_logic; + I_BC1 : in std_logic; + I_SEL_L : in std_logic; + + O_AUDIO : out std_logic_vector(7 downto 0) := (others => '0'); + I_CHEN : in std_logic_vector(2 downto 0) := (others => '0'); + -- port a +-- I_IOA : in std_logic_vector(7 downto 0); +-- O_IOA : out std_logic_vector(7 downto 0); +-- O_IOA_OE_L : out std_logic; + -- port b +-- I_IOB : in std_logic_vector(7 downto 0); +-- O_IOB : out std_logic_vector(7 downto 0); +-- O_IOB_OE_L : out std_logic; + + ENA : in std_logic; -- clock enable for higher speed operation + RESET_L : in std_logic; + CLK : in std_logic -- note 6 Mhz + ); +end; + +architecture RTL of YM2149 is + type array_16x8 is array (0 to 15) of std_logic_vector(7 downto 0); + type array_3x12 is array (1 to 3) of std_logic_vector(11 downto 0); + + signal cnt_div : std_logic_vector(3 downto 0) := (others => '0'); + signal noise_div : std_logic := '0'; + signal ena_div : std_logic; + signal ena_div_noise : std_logic; + signal poly17 : std_logic_vector(16 downto 0) := (others => '0'); + + -- registers + signal addr : std_logic_vector(7 downto 0); + signal busctrl_addr : std_logic; + signal busctrl_we : std_logic; + signal busctrl_re : std_logic; + + signal reg : array_16x8 := (others => (others => '0')); + signal env_reset : std_logic := '1'; +-- signal ioa_inreg : std_logic_vector(7 downto 0); +-- signal iob_inreg : std_logic_vector(7 downto 0); + + signal noise_gen_cnt : std_logic_vector(4 downto 0); + signal noise_gen_op : std_logic; + signal tone_gen_cnt : array_3x12 := (others => (others => '0')); + signal tone_gen_op : std_logic_vector(3 downto 1) := (others => '0'); + + signal env_gen_cnt : std_logic_vector(15 downto 0); + signal env_ena : std_logic; + signal env_hold : std_logic; + signal env_inc : std_logic; + signal env_vol : std_logic_vector(4 downto 0); + + signal tone_ena_l : std_logic; + signal tone_src : std_logic; + signal noise_ena_l : std_logic; + signal chan_vol : std_logic_vector(6 downto 0); + + signal dac_amp : std_logic_vector(7 downto 0); + signal audio_mix : std_logic_vector(9 downto 0); + signal audio_final : std_logic_vector(9 downto 0); + + -- psg, bdir, bc2, bc1 + type BUS_STATE_TYPE is ( nop0,AD0,nop1,RD,AD1,nop2,WR,AD2); +begin + -- cpu i/f + p_busdecode : process(I_BDIR, I_BC2, I_BC1, addr, I_A9_L, I_A8) + variable cs : std_logic; + variable sel : std_logic_vector(2 downto 0); + begin + -- BDIR BC2 BC1 MODE + -- 0 0 0 inactive + -- 0 0 1 address + -- 0 1 0 inactive + -- 0 1 1 read + -- 1 0 0 address + -- 1 0 1 inactive + -- 1 1 0 write + -- 1 1 1 read + busctrl_addr <= '0'; + busctrl_we <= '0'; + busctrl_re <= '0'; + + cs := '0'; + if (I_A9_L = '0') and (I_A8 = '1') and (addr(7 downto 4) = "0000") then + cs := '1'; + end if; + + sel := (I_BDIR & I_BC2 & I_BC1); + case sel is + when "000" => null; + when "001" => busctrl_addr <= '1'; + when "010" => null; + when "011" => busctrl_re <= cs; + when "100" => busctrl_addr <= '1'; + when "101" => null; + when "110" => busctrl_we <= cs; + when "111" => busctrl_addr <= '1'; + when others => null; + end case; + end process; + +-- p_oe : process(busctrl_re) +-- begin +-- -- if we are emulating a real chip, maybe clock this to fake up the tristate typ delay of 100ns +-- O_DA_OE_L <= not (busctrl_re); +-- end process; + + -- + -- CLOCKED + -- + p_waddr : process(RESET_L, CLK) + begin + -- looks like registers are latches in real chip, but the address is caught at the end of the address state. + if (RESET_L = '0') then + addr <= (others => '0'); + elsif rising_edge(CLK) then + if (ENA = '1') then + if (busctrl_addr = '1') then + addr <= I_DA; + end if; + end if; + end if; + end process; + + p_wdata : process(RESET_L, CLK) + begin + if (RESET_L = '0') then + reg <= (others => (others => '0')); + env_reset <= '1'; + elsif rising_edge(CLK) then + if (ENA = '1') then + env_reset <= '0'; + if (busctrl_we = '1') then + case addr(3 downto 0) is + when x"0" => reg(0) <= I_DA; + when x"1" => reg(1) <= I_DA; + when x"2" => reg(2) <= I_DA; + when x"3" => reg(3) <= I_DA; + when x"4" => reg(4) <= I_DA; + when x"5" => reg(5) <= I_DA; + when x"6" => reg(6) <= I_DA; + when x"7" => reg(7) <= I_DA; + when x"8" => reg(8) <= I_DA; + when x"9" => reg(9) <= I_DA; + when x"A" => reg(10) <= I_DA; + when x"B" => reg(11) <= I_DA; + when x"C" => reg(12) <= I_DA; + when x"D" => reg(13) <= I_DA; env_reset <= '1'; + when x"E" => reg(14) <= I_DA; + when x"F" => reg(15) <= I_DA; + when others => null; + end case; + end if; + end if; + end if; + end process; + + p_rdata : process(busctrl_re, addr, reg) --, ioa_inreg, iob_inreg) + begin + O_DA <= (others => '0'); -- 'X' + if (busctrl_re = '1') then -- not necessary, but useful for putting 'X's in the simulator + case addr(3 downto 0) is + when x"0" => O_DA <= reg(0); + when x"1" => O_DA <= reg(1); + when x"2" => O_DA <= reg(2); + when x"3" => O_DA <= reg(3); + when x"4" => O_DA <= reg(4); + when x"5" => O_DA <= reg(5); + when x"6" => O_DA <= reg(6); + when x"7" => O_DA <= reg(7); + when x"8" => O_DA <= reg(8); + when x"9" => O_DA <= reg(9); + when x"A" => O_DA <= reg(10); + when x"B" => O_DA <= reg(11); + when x"C" => O_DA <= reg(12); + when x"D" => O_DA <= reg(13); + when x"E" => +-- if (reg(7)(6) = '0') then -- input +-- O_DA <= ioa_inreg; +-- else + O_DA <= reg(14); -- read output reg +-- end if; + when x"F" => +-- if (Reg(7)(7) = '0') then +-- O_DA <= iob_inreg; +-- else + O_DA <= reg(15); +-- end if; + when others => null; + end case; + end if; + end process; + -- + p_divider : process + begin + wait until rising_edge(CLK); + -- / 8 when SEL is high and /16 when SEL is low + if (ENA = '1') then + ena_div <= '0'; + ena_div_noise <= '0'; + if (cnt_div = "0000") then + cnt_div <= (not I_SEL_L) & "111"; + ena_div <= '1'; + + noise_div <= not noise_div; + if (noise_div = '1') then + ena_div_noise <= '1'; + end if; + else + cnt_div <= cnt_div - "1"; + end if; + end if; + end process; + + p_noise_gen : process + variable noise_gen_comp : std_logic_vector(4 downto 0); + variable poly17_zero : std_logic; + begin + wait until rising_edge(CLK); + + if (reg(6)(4 downto 0) = "00000") then + noise_gen_comp := (others => '0'); + else + noise_gen_comp := (reg(6)(4 downto 0) - "1"); + end if; + + poly17_zero := '0'; + if (poly17 = "00000000000000000") then poly17_zero := '1'; end if; + + if (ENA = '1') then + + if (ena_div_noise = '1') then -- divider ena + if (noise_gen_cnt >= noise_gen_comp) then + noise_gen_cnt <= (others => '0'); + poly17 <= (poly17(0) xor poly17(2) xor poly17_zero) & poly17(16 downto 1); + else + noise_gen_cnt <= (noise_gen_cnt + "1"); + end if; + end if; + end if; + end process; + noise_gen_op <= poly17(0); + + p_tone_gens : process + variable tone_gen_freq : array_3x12; + variable tone_gen_comp : array_3x12; + begin + wait until rising_edge(CLK); + + -- looks like real chips count up - we need to get the Exact behaviour .. + tone_gen_freq(1) := reg(1)(3 downto 0) & reg(0); + tone_gen_freq(2) := reg(3)(3 downto 0) & reg(2); + tone_gen_freq(3) := reg(5)(3 downto 0) & reg(4); + -- period 0 = period 1 + for i in 1 to 3 loop + if (tone_gen_freq(i) = x"000") then + tone_gen_comp(i) := (others => '0'); + else + tone_gen_comp(i) := (tone_gen_freq(i) - "1"); + end if; + end loop; + + if (ENA = '1') then + for i in 1 to 3 loop + if (ena_div = '1') then -- divider ena + if (tone_gen_cnt(i) >= tone_gen_comp(i)) then + tone_gen_cnt(i) <= (others => '0'); + tone_gen_op(i) <= not tone_gen_op(i); + else + tone_gen_cnt(i) <= (tone_gen_cnt(i) + "1"); + end if; + end if; + end loop; + end if; + end process; + + p_envelope_freq : process + variable env_gen_freq : std_logic_vector(15 downto 0); + variable env_gen_comp : std_logic_vector(15 downto 0); + begin + wait until rising_edge(CLK); + env_gen_freq := reg(12) & reg(11); + -- envelope freqs 1 and 0 are the same. + if (env_gen_freq = x"0000") then + env_gen_comp := (others => '0'); + else + env_gen_comp := (env_gen_freq - "1"); + end if; + + if (ENA = '1') then + env_ena <= '0'; + if (ena_div = '1') then -- divider ena + if (env_gen_cnt >= env_gen_comp) then + env_gen_cnt <= (others => '0'); + env_ena <= '1'; + else + env_gen_cnt <= (env_gen_cnt + "1"); + end if; + end if; + end if; + end process; + + p_envelope_shape : process(env_reset, reg, CLK) + variable is_bot : boolean; + variable is_bot_p1 : boolean; + variable is_top_m1 : boolean; + variable is_top : boolean; + begin + -- envelope shapes + -- C AtAlH + -- 0 0 x x \___ + -- + -- 0 1 x x /___ + -- + -- 1 0 0 0 \\\\ + -- + -- 1 0 0 1 \___ + -- + -- 1 0 1 0 \/\/ + -- ___ + -- 1 0 1 1 \ + -- + -- 1 1 0 0 //// + -- ___ + -- 1 1 0 1 / + -- + -- 1 1 1 0 /\/\ + -- + -- 1 1 1 1 /___ + if (env_reset = '1') then + -- load initial state + if (reg(13)(2) = '0') then -- attack + env_vol <= (others => '1'); + env_inc <= '0'; -- -1 + else + env_vol <= (others => '0'); + env_inc <= '1'; -- +1 + end if; + env_hold <= '0'; + + elsif rising_edge(CLK) then + is_bot := (env_vol = "00000"); + is_bot_p1 := (env_vol = "00001"); + is_top_m1 := (env_vol = "11110"); + is_top := (env_vol = "11111"); + + if (ENA = '1') then + if (env_ena = '1') then + if (env_hold = '0') then + if (env_inc = '1') then + env_vol <= (env_vol + "00001"); + else + env_vol <= (env_vol + "11111"); + end if; + end if; + + -- envelope shape control. + if (reg(13)(3) = '0') then + if (env_inc = '0') then -- down + if is_bot_p1 then env_hold <= '1'; end if; + else + if is_top then env_hold <= '1'; end if; + end if; + else + if (reg(13)(0) = '1') then -- hold = 1 + if (env_inc = '0') then -- down + if (reg(13)(1) = '1') then -- alt + if is_bot then env_hold <= '1'; end if; + else + if is_bot_p1 then env_hold <= '1'; end if; + end if; + else + if (reg(13)(1) = '1') then -- alt + if is_top then env_hold <= '1'; end if; + else + if is_top_m1 then env_hold <= '1'; end if; + end if; + end if; + + elsif (reg(13)(1) = '1') then -- alternate + if (env_inc = '0') then -- down + if is_bot_p1 then env_hold <= '1'; end if; + if is_bot then env_hold <= '0'; env_inc <= '1'; end if; + else + if is_top_m1 then env_hold <= '1'; end if; + if is_top then env_hold <= '0'; env_inc <= '0'; end if; + end if; + end if; + + end if; + end if; + end if; + end if; + end process; + + p_chan_mixer : process(cnt_div, reg, tone_gen_op) + begin + tone_ena_l <= '1'; + noise_ena_l <= '1'; + tone_src <= '1'; + chan_vol <= (others => '0'); + case cnt_div(1 downto 0) is + when "00" => -- chan A + tone_ena_l <= reg(7)(0); + noise_ena_l <= reg(7)(3); + tone_src <= tone_gen_op(1); +-- chan_vol <= "11" & reg(8)(4 downto 0); + chan_vol <= reg(14)(1 downto 0) & reg(8)(4 downto 0); + when "01" => -- chan B + tone_ena_l <= reg(7)(1); + noise_ena_l <= reg(7)(4); + tone_src <= tone_gen_op(2); +-- chan_vol <= "11" & reg(9)(4 downto 0); + chan_vol <= reg(14)(3 downto 2) & reg(9)(4 downto 0); + when "10" => -- chan C + tone_ena_l <= reg(7)(2); + noise_ena_l <= reg(7)(5); + tone_src <= tone_gen_op(3); +-- chan_vol <= "11" & reg(10)(4 downto 0); + chan_vol <= reg(14)(5 downto 4) & reg(10)(4 downto 0); + when "11" => null; -- tone gen outputs become valid on this clock + when others => null; + end case; + end process; + + p_op_mixer : process + variable chan_mixed : std_logic; + variable chan_amp : std_logic_vector(6 downto 0); + begin + wait until rising_edge(CLK); + if (ENA = '1') then + +-- chan_mixed := (tone_ena_l or tone_src) and (noise_ena_l or noise_gen_op); + chan_mixed := ( (not tone_ena_l) and tone_src ) or ( (not noise_ena_l) and noise_gen_op ); + + chan_amp := (others => '0'); + if (chan_mixed = '1') then + if (chan_vol(4) = '0') then + if (chan_vol(3 downto 0) = "0000") then -- nothing is easy ! make sure quiet is quiet + chan_amp := (others => '0'); + else + chan_amp := chan_vol(6 downto 5) & chan_vol(3 downto 0) & '1'; -- make sure level 31 (env) = level 15 (tone) + end if; + else + chan_amp := chan_vol(6 downto 5) & env_vol(4 downto 0); + end if; + end if; + + -- volume tables that take into account the amplification factor set + -- by the IOA register 14 high/low bits through the external op-amps + dac_amp <= x"00"; + case chan_amp is + -- x1.8 table + when "1111111" => dac_amp <= x"FF"; + when "1111110" => dac_amp <= x"D9"; + when "1111101" => dac_amp <= x"BA"; + when "1111100" => dac_amp <= x"9F"; + when "1111011" => dac_amp <= x"88"; + when "1111010" => dac_amp <= x"74"; + when "1111001" => dac_amp <= x"63"; + when "1111000" => dac_amp <= x"54"; + when "1110111" => dac_amp <= x"48"; + when "1110110" => dac_amp <= x"3D"; + when "1110101" => dac_amp <= x"34"; + when "1110100" => dac_amp <= x"2C"; + when "1110011" => dac_amp <= x"25"; + when "1110010" => dac_amp <= x"1F"; + when "1110001" => dac_amp <= x"1A"; + when "1110000" => dac_amp <= x"16"; + when "1101111" => dac_amp <= x"13"; + when "1101110" => dac_amp <= x"10"; + when "1101101" => dac_amp <= x"0D"; + when "1101100" => dac_amp <= x"0B"; + when "1101011" => dac_amp <= x"09"; + when "1101010" => dac_amp <= x"08"; + when "1101001" => dac_amp <= x"07"; + when "1101000" => dac_amp <= x"06"; + when "1100111" => dac_amp <= x"05"; + when "1100110" => dac_amp <= x"04"; + when "1100101" => dac_amp <= x"03"; + when "1100100" => dac_amp <= x"03"; + when "1100011" => dac_amp <= x"02"; + when "1100010" => dac_amp <= x"02"; + when "1100001" => dac_amp <= x"01"; + when "1100000" => dac_amp <= x"00"; + -- x1.3 table + when "1011111" => dac_amp <= x"B8"; + when "1011110" => dac_amp <= x"9C"; + when "1011101" => dac_amp <= x"86"; + when "1011100" => dac_amp <= x"72"; + when "1011011" => dac_amp <= x"62"; + when "1011010" => dac_amp <= x"53"; + when "1011001" => dac_amp <= x"47"; + when "1011000" => dac_amp <= x"3C"; + when "1010111" => dac_amp <= x"34"; + when "1010110" => dac_amp <= x"2C"; + when "1010101" => dac_amp <= x"25"; + when "1010100" => dac_amp <= x"1F"; + when "1010011" => dac_amp <= x"1A"; + when "1010010" => dac_amp <= x"16"; + when "1010001" => dac_amp <= x"12"; + when "1010000" => dac_amp <= x"0F"; + when "1001111" => dac_amp <= x"0D"; + when "1001110" => dac_amp <= x"0B"; + when "1001101" => dac_amp <= x"09"; + when "1001100" => dac_amp <= x"07"; + when "1001011" => dac_amp <= x"06"; + when "1001010" => dac_amp <= x"05"; + when "1001001" => dac_amp <= x"05"; + when "1001000" => dac_amp <= x"04"; + when "1000111" => dac_amp <= x"03"; + when "1000110" => dac_amp <= x"02"; + when "1000101" => dac_amp <= x"02"; + when "1000100" => dac_amp <= x"02"; + when "1000011" => dac_amp <= x"01"; + when "1000010" => dac_amp <= x"01"; + when "1000001" => dac_amp <= x"00"; + when "1000000" => dac_amp <= x"00"; + -- x0.8 table + when "0111111" => dac_amp <= x"71"; + when "0111110" => dac_amp <= x"60"; + when "0111101" => dac_amp <= x"52"; + when "0111100" => dac_amp <= x"46"; + when "0111011" => dac_amp <= x"3C"; + when "0111010" => dac_amp <= x"33"; + when "0111001" => dac_amp <= x"2C"; + when "0111000" => dac_amp <= x"25"; + when "0110111" => dac_amp <= x"20"; + when "0110110" => dac_amp <= x"1B"; + when "0110101" => dac_amp <= x"17"; + when "0110100" => dac_amp <= x"13"; + when "0110011" => dac_amp <= x"10"; + when "0110010" => dac_amp <= x"0D"; + when "0110001" => dac_amp <= x"0B"; + when "0110000" => dac_amp <= x"09"; + when "0101111" => dac_amp <= x"08"; + when "0101110" => dac_amp <= x"07"; + when "0101101" => dac_amp <= x"05"; + when "0101100" => dac_amp <= x"04"; + when "0101011" => dac_amp <= x"04"; + when "0101010" => dac_amp <= x"03"; + when "0101001" => dac_amp <= x"03"; + when "0101000" => dac_amp <= x"02"; + when "0100111" => dac_amp <= x"02"; + when "0100110" => dac_amp <= x"01"; + when "0100101" => dac_amp <= x"01"; + when "0100100" => dac_amp <= x"01"; + when "0100011" => dac_amp <= x"00"; + when "0100010" => dac_amp <= x"00"; + when "0100001" => dac_amp <= x"00"; + when "0100000" => dac_amp <= x"00"; + -- x0.3 table + when "0011111" => dac_amp <= x"2A"; + when "0011110" => dac_amp <= x"24"; + when "0011101" => dac_amp <= x"1E"; + when "0011100" => dac_amp <= x"1A"; + when "0011011" => dac_amp <= x"16"; + when "0011010" => dac_amp <= x"13"; + when "0011001" => dac_amp <= x"10"; + when "0011000" => dac_amp <= x"0D"; + when "0010111" => dac_amp <= x"0C"; + when "0010110" => dac_amp <= x"0A"; + when "0010101" => dac_amp <= x"08"; + when "0010100" => dac_amp <= x"07"; + when "0010011" => dac_amp <= x"06"; + when "0010010" => dac_amp <= x"05"; + when "0010001" => dac_amp <= x"04"; + when "0010000" => dac_amp <= x"03"; + when "0001111" => dac_amp <= x"03"; + when "0001110" => dac_amp <= x"02"; + when "0001101" => dac_amp <= x"02"; + when "0001100" => dac_amp <= x"01"; + when "0001011" => dac_amp <= x"01"; + when "0001010" => dac_amp <= x"01"; + when "0001001" => dac_amp <= x"01"; + when "0001000" => dac_amp <= x"00"; + when "0000111" => dac_amp <= x"00"; + when "0000110" => dac_amp <= x"00"; + when "0000101" => dac_amp <= x"00"; + when "0000100" => dac_amp <= x"00"; + when "0000011" => dac_amp <= x"00"; + when "0000010" => dac_amp <= x"00"; + when "0000001" => dac_amp <= x"00"; + when "0000000" => dac_amp <= x"00"; + + when others => null; + end case; + + if (cnt_div(1 downto 0) = "10") then + audio_mix <= (others => '0'); + audio_final <= audio_mix; + else + case cnt_div(1 downto 0) is + when "01" => + if I_CHEN(0)='1' then + audio_mix <= audio_mix + ("00" & dac_amp); + end if; + when "00" => + if I_CHEN(1)='1' then + audio_mix <= audio_mix + ("00" & dac_amp); + end if; + when "11" => + if I_CHEN(2)='1' then + audio_mix <= audio_mix + ("00" & dac_amp); + end if; + when others => null; + end case; + end if; + end if; + end process; + + p_audio_output : process(RESET_L, CLK) + begin + if (RESET_L = '0') then + O_AUDIO <= (others => '0'); + elsif rising_edge(CLK) then + if (ENA = '1') then + O_AUDIO <= audio_final(9 downto 2); + end if; + end if; + end process; + +-- p_io_ports : process(reg) +-- begin +-- O_IOA <= reg(14); +-- O_IOA_OE_L <= not reg(7)(6); +-- O_IOB <= reg(15); +-- O_IOB_OE_L <= not reg(7)(7); +-- end process; + +-- p_io_ports_inreg : process +-- begin +-- wait until rising_edge(CLK); +-- if (ENA = '1') then -- resync +-- ioa_inreg <= I_IOA; +-- iob_inreg <= I_IOB; +-- end if; +-- end process; +end architecture RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/bombjack_mist.sv b/Arcade_MiST/Bomb Jack/rtl/bombjack_mist.sv new file mode 100644 index 00000000..24d5b9e1 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/bombjack_mist.sv @@ -0,0 +1,263 @@ +module bombjack_mist ( + output LED, + output [5:0] VGA_R, + output [5:0] VGA_G, + output [5:0] VGA_B, + output VGA_HS, + output VGA_VS, + output AUDIO_L, + output AUDIO_R, + input SPI_SCK, + output SPI_DO, + input SPI_DI, + input SPI_SS2, + input SPI_SS3, + input CONF_DATA0, + input CLOCK_27, + output [12:0] SDRAM_A, + inout [15:0] SDRAM_DQ, + output SDRAM_DQML, + output SDRAM_DQMH, + output SDRAM_nWE, + output SDRAM_nCAS, + output SDRAM_nRAS, + output SDRAM_nCS, + output [1:0] SDRAM_BA, + output SDRAM_CLK, + output SDRAM_CKE + +); + +`include "rtl\build_id.v" + +localparam CONF_STR = { + "BOMBJACK;ROM;", + "O2,Rotate Controls,Off,On;", + "O34,Scandoubler Fx,None,HQ2x,CRT 25%,CRT 50%;", + "T6,Reset;", + "V,v1.00.",`BUILD_DATE +}; + +assign LED = ~ioctl_dout; +assign AUDIO_R = AUDIO_L; +assign SDRAM_CLK = clock_48; +assign SDRAM_CKE = 1; + +wire clock_48, clock_12, clock_6, clock_4, pll_locked; +pll pll( + .inclk0(CLOCK_27), + .c0(clock_48), + .c1(clock_12), + .c2(clock_6), + .c3(clock_4), + .locked(pll_locked) + ); + +wire [31:0] status; +wire [1:0] buttons; +wire [1:0] switches; +wire [11:0] kbjoy; +wire [7:0] joystick_0; +wire [7:0] joystick_1; +wire scandoublerD; +wire ypbpr; +wire [7:0] audio; +wire hs, vs; +wire hb, vb; +wire blankn = ~(hb | vb); +wire [3:0] r, g, b; +wire key_strobe; +wire key_pressed; +wire [7:0] key_code; +wire [15:0] rom_addr; +wire [15:0] rom_do; +wire [12:0] bg_addr; +wire [31:0] bg_do; + +//wire rom_rd; +wire ioctl_downl; +wire [7:0] ioctl_index; +wire ioctl_wr; +wire [24:0] ioctl_addr; +wire [7:0] ioctl_dout; + +data_io data_io( + .clk_sys ( clock_48 ), + .SPI_SCK ( SPI_SCK ), + .SPI_SS2 ( SPI_SS2 ), + .SPI_DI ( SPI_DI ), + .ioctl_download( ioctl_downl ), + .ioctl_index ( ioctl_index ), + .ioctl_wr ( ioctl_wr ), + .ioctl_addr ( ioctl_addr ), + .ioctl_dout ( ioctl_dout ) +); +wire [24:0] bg_ioctl_addr = ioctl_addr - 16'he000; + +reg port1_req, port2_req; +sdram sdram( + .*, + .init_n ( pll_locked ), + .clk ( clock_48 ), + + // port1 used for main + sound CPU + .port1_req ( port1_req ), + .port1_ack ( ), + .port1_a ( ioctl_addr[23:1] ), + .port1_ds ( {ioctl_addr[0], ~ioctl_addr[0]} ), + .port1_we ( ioctl_downl ), + .port1_d ( {ioctl_dout, ioctl_dout} ), + .port1_q ( ), + + .cpu1_addr ( ioctl_downl ? 16'hffff : {1'b0, rom_addr[15:1]} ), + .cpu1_q ( rom_do ), + .cpu2_addr ( 16'hffff ), + .cpu2_q ( ), + + // port2 for sprite graphics + .port2_req ( port2_req ), + .port2_ack ( ), + .port2_a ( {bg_ioctl_addr[12:0], bg_ioctl_addr[14]} ), // merge sprite roms to 32-bit wide words + .port2_ds ( {bg_ioctl_addr[13], ~bg_ioctl_addr[13]} ), + .port2_we ( ioctl_downl ), + .port2_d ( {ioctl_dout, ioctl_dout} ), + .port2_q ( ), + + .sp_addr ( ioctl_downl ? 15'h7fff : bg_addr ), + .sp_q ( bg_do ) +); + +// ROM download controller +always @(posedge clock_48) begin + reg ioctl_wr_last = 0; + + ioctl_wr_last <= ioctl_wr; + if (ioctl_downl) begin + if (~ioctl_wr_last && ioctl_wr) begin + port1_req <= ~port1_req; + port2_req <= ~port2_req; + end + end +end + + +reg reset = 1; +reg rom_loaded = 0; +always @(posedge clock_48) begin + reg ioctl_downlD; + ioctl_downlD <= ioctl_downl; + if (ioctl_downlD & ~ioctl_downl) rom_loaded <= 1; + reset <= status[0] | buttons[1] | status[6] | ~rom_loaded; +end + +bombjack_top bombjack_top( + .O_VIDEO_R(r), + .O_VIDEO_G(g), + .O_VIDEO_B(b), + .O_HSYNC(hs), + .O_VSYNC(vs), + .O_HBLANK(hb), + .O_VBLANK(vb), + .p1_sw({"000",m_fire,m_down,m_up,m_left,m_right}), + .p2_sw({"000",m_fire,m_down,m_up,m_left,m_right}), + .s_sys({"1111",btn_two_players,btn_one_player,1'b1,btn_coin}), + .cpu_rom_addr(rom_addr), + .cpu_rom_data(rom_addr[0] ? rom_do[15:8] : rom_do[7:0]), + .bg_rom_addr(bg_addr), + .bg_rom_data(bg_do), + .s_audio(audio), + .RESETn(~reset), + .clk_4M_en(clock_4), + .clk_6M_en(clock_6), + .clk_12M(clock_12), + .clk_48M(clock_48) + ); + +mist_video #(.COLOR_DEPTH(4), .SD_HCNT_WIDTH(10)) mist_video( + .clk_sys ( clock_48 ), + .SPI_SCK ( SPI_SCK ), + .SPI_SS3 ( SPI_SS3 ), + .SPI_DI ( SPI_DI ), + .R ( blankn ? r : 0 ), + .G ( blankn ? g : 0 ), + .B ( blankn ? b : 0 ), + .HSync ( hs ), + .VSync ( vs ), + .VGA_R ( VGA_R ), + .VGA_G ( VGA_G ), + .VGA_B ( VGA_B ), + .VGA_VS ( VGA_VS ), + .VGA_HS ( VGA_HS ), +/// .ce_divider(1), + .rotate ( {1'b1,status[2]} ), + .scandoubler_disable( scandoublerD ), + .scanlines ( status[4:3] ), + .ypbpr ( ypbpr ) + ); + +user_io #(.STRLEN(($size(CONF_STR)>>3)))user_io( + .clk_sys (clock_48 ), + .conf_str (CONF_STR ), + .SPI_CLK (SPI_SCK ), + .SPI_SS_IO (CONF_DATA0 ), + .SPI_MISO (SPI_DO ), + .SPI_MOSI (SPI_DI ), + .buttons (buttons ), + .switches (switches ), + .scandoubler_disable (scandoublerD ), + .ypbpr (ypbpr ), + .key_strobe (key_strobe ), + .key_pressed (key_pressed ), + .key_code (key_code ), + .joystick_0 (joystick_0 ), + .joystick_1 (joystick_1 ), + .status (status ) + ); + +dac #(.C_bits(16))dac( + .clk_i(clock_48), + .res_n_i(1), + .dac_i({audio,audio}), + .dac_o(AUDIO_L) + ); + +// Rotated Normal +wire m_up = ~status[2] ? btn_left | joystick_0[1] | joystick_1[1] : btn_up | joystick_0[3] | joystick_1[3]; +wire m_down = ~status[2] ? btn_right | joystick_0[0] | joystick_1[0] : btn_down | joystick_0[2] | joystick_1[2]; +wire m_left = ~status[2] ? btn_down | joystick_0[2] | joystick_1[2] : btn_left | joystick_0[1] | joystick_1[1]; +wire m_right = ~status[2] ? btn_up | joystick_0[3] | joystick_1[3] : btn_right | joystick_0[0] | joystick_1[0]; +wire m_fire = btn_fire1 | joystick_0[4] | joystick_1[4]; +//wire m_bomb = btn_fire2 | joystick_0[5] | joystick_1[5]; + +reg btn_one_player = 0; +reg btn_two_players = 0; +reg btn_left = 0; +reg btn_right = 0; +reg btn_down = 0; +reg btn_up = 0; +reg btn_fire1 = 0; +//reg btn_fire2 = 0; +//reg btn_fire3 = 0; +reg btn_coin = 0; + +always @(posedge clock_48) begin + reg old_state; + old_state <= key_strobe; + if(old_state != key_strobe) begin + case(key_code) + 'h75: btn_up <= key_pressed; // up + 'h72: btn_down <= key_pressed; // down + 'h6B: btn_left <= key_pressed; // left + 'h74: btn_right <= key_pressed; // right + 'h76: btn_coin <= key_pressed; // ESC + 'h05: btn_one_player <= key_pressed; // F1 + 'h06: btn_two_players <= key_pressed; // F2 + // 'h14: btn_fire3 <= key_pressed; // ctrl + // 'h11: btn_fire2 <= key_pressed; // alt + 'h29: btn_fire1 <= key_pressed; // Space + endcase + end +end + + +endmodule diff --git a/Arcade_MiST/Bomb Jack/rtl/bombjack_top.vhd b/Arcade_MiST/Bomb Jack/rtl/bombjack_top.vhd new file mode 100644 index 00000000..7911b08d --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/bombjack_top.vhd @@ -0,0 +1,854 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- +-- This is a VHDL implementation of the game "Bomb Jack" (c) 1984 Tehkan +-- Translated from schematic to VHDL Q1 2012, d18c7db +-- +-- Implemented on a Papilio Plus board, basic h/w specs: +-- Spartan 6 LX9 +-- 32Mhz xtal oscillator +-- 256Kx16 SRAM 10ns access +-- 4Mbit serial Flash +-- +-- v0.1 Initial release +-- +-- added testbed folder and moved all testbed related files into it +-- changed UCF to use Megawing +-- split audio file into p9/p10 +-- fixed: sprites not showing, clock to sprite RAMS 4A,B,C,D had to be inverted +-- fixed: audio issue with PSG1 chan C, missing chip selects to RAM/ROM +-- fixed: Sometimes enemy robots get stuck inside a platform, clock to 6L,M had to be inverted +-- fixed: RAM4 fails self test, clock timing issue with 6L,M had to double clock frequency +-- fixed: Bomb Jack death animation sequence, wrongly inverting s_7C6 though 6M on page 4 +-- fixed: 32x32 tiles not showing correclty when running from SRAM but correct when running from BRAM, SRAM state machine needed to run continuously +-- +-- Known Issues +-- +-- Last 8 pixels of the last video line not showing, can be observed quring squares test pattern (not visible in game) +-- this issue is due to /vblank signal rising too early (see page 8 chips 8B, 7A) clearing the video output while +-- there are 8 pixels left to shift out. Unclear why this is happening as all video timing signals are derived from +-- the H and V counters and I have triple checked for errors, can't see the cause. Minor cosmetic issue. + +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_arith.all; + use ieee.std_logic_unsigned.all; + use ieee.numeric_std.all; + +entity bombjack_top is + port( + -- VGA monitor output + O_VIDEO_R : out std_logic_vector(3 downto 0); + O_VIDEO_G : out std_logic_vector(3 downto 0); + O_VIDEO_B : out std_logic_vector(3 downto 0); + O_HSYNC : out std_logic; + O_VSYNC : out std_logic; + O_HBLANK : out std_logic; + O_VBLANK : out std_logic; + + p1_sw : in std_logic_vector(7 downto 0);--"000",jump,down,up,left,right + p2_sw : in std_logic_vector(7 downto 0);--"000",jump,down,up,left,right + s_sys : in std_logic_vector(7 downto 0);--"1111",start2,start1,coin2,coin1 + + cpu_rom_addr : out std_logic_vector(15 downto 0) := (others => '0'); + cpu_rom_data : in std_logic_vector(7 downto 0) := (others => '0'); + + bg_rom_addr : out std_logic_vector(12 downto 0) := (others => '0'); + bg_rom_data : in std_logic_vector(23 downto 0) := (others => '0'); + + -- Sound out + s_audio : out std_logic_vector(7 downto 0); + + -- Active high external buttons + RESETn : in std_logic; + clk_4M_en : in std_logic := '0'; + clk_6M_en : in std_logic := '0'; + clk_12M : in std_logic := '0'; + clk_48M : in std_logic := '0' + ); +end bombjack_top; + +architecture RTL of bombjack_top is + -- bootstrap control of SRAM, these signals connect to SRAM when bootstrap_done = '0' + signal bs_A : std_logic_vector(17 downto 0) := (others => '0'); + signal bs_Dout : std_logic_vector( 7 downto 0) := (others => '0'); + signal bs_nCS : std_logic := '1'; + signal bs_nWE : std_logic := '1'; + signal bs_nOE : std_logic := '1'; + +-- Bomb Jack signals + signal clk_4M_en_n : std_logic := '0'; + signal s_flip : std_logic := '0'; + signal s_merd_n : std_logic := '1'; + signal s_mewr_n : std_logic := '1'; + signal s_mewr : std_logic := '0'; + signal s_cs_9000_n : std_logic := '1'; + signal s_cs_9800_n : std_logic := '1'; + signal s_cs_9a00_n : std_logic := '1'; + signal s_cs_9c00_n : std_logic := '1'; + signal s_cs_9e00_n : std_logic := '1'; + signal s_cs_b000_n : std_logic := '1'; + signal s_cs_b800_n : std_logic := '1'; + signal cs_80_n : std_logic := '0'; + signal cs_98_n : std_logic := '0'; + signal VIDEOR : std_logic_vector(3 downto 0); + signal VIDEOG : std_logic_vector(3 downto 0); + signal VIDEOB : std_logic_vector(3 downto 0); + signal HSYNC : std_logic; + signal VSYNC : std_logic; + + signal s_red : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_grn : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_blu : std_logic_vector( 3 downto 0) := (others => '0'); + signal dummy : std_logic_vector( 3 downto 0) := (others => '0'); + + signal i_rom_4P_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal o_rom_4P_addr : std_logic_vector(12 downto 0) := (others => '0'); + signal o_rom_4P_ena : std_logic := '1'; + + signal i_rom_7JLM_data : std_logic_vector(23 downto 0) := (others => '0'); + signal o_rom_7JLM_addr : std_logic_vector(12 downto 0) := (others => '0'); +-- signal o_rom_7JLM_ena : std_logic := '1'; + + signal i_rom_8KHE_data : std_logic_vector(23 downto 0) := (others => '0'); + signal o_rom_8KHE_addr : std_logic_vector(12 downto 0) := (others => '0'); + signal o_rom_8KHE_ena : std_logic := '1'; + + signal i_rom_8RNL_data : std_logic_vector(23 downto 0) := (others => '0'); + signal o_rom_8RNL_addr : std_logic_vector(12 downto 0) := (others => '0'); + signal o_rom_8RNL_ena : std_logic := '1'; + + signal ram_state_ctr : std_logic_vector( 5 downto 0) := (others => '0'); + + -- player controls + signal s_sw1 : std_logic_vector( 7 downto 0) := (others => '1'); + signal s_sw2 : std_logic_vector( 7 downto 0) := (others => '1'); + signal psg_data_out : std_logic_vector( 7 downto 0) := (others => '0'); + signal psg_data_in : std_logic_vector( 7 downto 0) := (others => '0'); + + signal cpu_addr : std_logic_vector(15 downto 0) := (others => '0'); + signal cpu_data_in : std_logic_vector( 7 downto 0) := (others => '0'); + signal cpu_data_out : std_logic_vector( 7 downto 0) := (others => '0'); + signal ram0_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal ram1_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal rom_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal io_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal rom_sel : std_logic_vector( 4 downto 0) := (others => '0'); + signal wd_ctr : std_logic_vector( 3 downto 0) := (others => '0'); + signal cpu_rd_n : std_logic := '0'; + signal cpu_wr_n : std_logic := '0'; + signal cpu_rfsh_n : std_logic := '0'; + signal cpu_mreq_n : std_logic := '0'; + signal cpu_reset_n : std_logic := '0'; +-- signal RESETn : std_logic := '1'; + + signal s_wait : std_logic := '0'; + signal s_wait_n : std_logic := '1'; + signal s_wram0 : std_logic := '0'; + signal s_wram0_n : std_logic := '1'; + signal s_wram1 : std_logic := '0'; + signal s_wram1_n : std_logic := '1'; + signal s_ram0_n : std_logic := '1'; + signal s_ram1_n : std_logic := '1'; + signal s_ram2_n : std_logic := '1'; + signal s_csen_n : std_logic := '0'; + signal s_7P5 : std_logic := '0'; + signal s_7P9 : std_logic := '0'; + signal s_nmi_n : std_logic := '1'; + signal s_nmion : std_logic := '0'; + signal s_wdclr : std_logic := '0'; + signal s_mhflip : std_logic := '0'; + signal s_psg1_n : std_logic := '0'; + signal s_psg2_n : std_logic := '0'; + signal s_psg3_n : std_logic := '0'; + signal s_swr_n : std_logic := '0'; + signal s_srd_n : std_logic := '0'; + signal s_sa0 : std_logic := '0'; + + signal palette_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal sprite_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal char_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_t_bus : std_logic_vector( 4 downto 0) := (others => '0'); + signal s_4p_bus : std_logic_vector( 8 downto 0) := (others => '0'); + signal s_5ef_bus : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_6lm_bus : std_logic_vector(10 downto 0) := (others => '0'); + signal s_6p_bus : std_logic_vector( 2 downto 0) := (others => '0'); + signal s_oc : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_ov : std_logic_vector( 2 downto 0) := (others => '0'); + signal s_sc : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_sv : std_logic_vector( 2 downto 0) := (others => '0'); + signal s_bc : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_bv : std_logic_vector( 2 downto 0) := (others => '0'); + signal s_mc : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_mv : std_logic_vector( 2 downto 0) := (others => '0'); + signal s_dac_out : std_logic := '1'; + signal s_hsync_n : std_logic := '1'; + signal s_cmpblk_n_r : std_logic := '1'; + signal s_hblank_n : std_logic := '1'; + signal s_hblank : std_logic := '1'; + signal s_vblank_n : std_logic := '1'; + signal s_vblank : std_logic := '1'; + signal s_cmpblk_n : std_logic := '1'; + signal s_cmpblk_n_last : std_logic := '1'; + signal s_sw_n : std_logic := '1'; + signal s_hbl : std_logic := '0'; + signal s_vpl_n : std_logic := '1'; + signal s_cdl_n : std_logic := '1'; + signal s_mdl_n : std_logic := '1'; + signal s_sel : std_logic := '0'; + signal s_ss : std_logic := '0'; + signal s_sload_n : std_logic := '1'; + signal s_sl1_n : std_logic := '1'; + signal s_sl2_n : std_logic := '1'; + + signal s_1H : std_logic := '0'; + signal s_2H : std_logic := '0'; + signal s_4H : std_logic := '0'; + signal s_8H : std_logic := '0'; + signal s_16H : std_logic := '0'; + signal s_32H : std_logic := '0'; + signal s_64H : std_logic := '0'; + signal s_128H : std_logic := '0'; + signal s_256H_n : std_logic := '1'; + + signal s_8H_x : std_logic := '0'; + signal s_16H_x : std_logic := '0'; + signal s_32H_x : std_logic := '0'; + signal s_64H_x : std_logic := '0'; + signal s_128H_x : std_logic := '0'; + + signal s_1V_x : std_logic := '0'; + signal s_2V_x : std_logic := '0'; + signal s_4V_x : std_logic := '0'; + signal s_8V_x : std_logic := '0'; + signal s_16V_x : std_logic := '0'; + signal s_32V_x : std_logic := '0'; + signal s_64V_x : std_logic := '0'; + signal s_128V_x : std_logic := '0'; + signal s_vsync_n : std_logic := '1'; + + signal s_1V_r : std_logic := '0'; + signal s_1V_n_r : std_logic := '1'; + signal s_256H_r : std_logic := '0'; + signal s_contrlda_n : std_logic := '1'; + signal s_contrldb_n : std_logic := '1'; +begin + +------------------------------------------------------------------------------ +------------------------------------------------------------------------------ +-- USER portion begins here +------------------------------------------------------------------------------ +---------------------------------------------------------------------------- + O_VIDEO_R <= VideoR; + O_VIDEO_G <= VideoG; + O_VIDEO_B <= VideoB; + O_HSYNC <= s_hsync_n; + O_VSYNC <= s_vsync_n; + O_HBLANK <= s_hblank; + O_VBLANK <= s_vblank; + + -- SW1 presets + s_sw1(7) <= '1'; -- demo sounds 1=on, 0=off + s_sw1(6) <= '1'; -- orientation 1=upright, 0=cocktail + s_sw1(5 downto 4) <= "10"; -- lives 00=3, 01=4, 10=5, 11=2 + s_sw1(3 downto 2) <= "00"; -- coin b 00=1Coin/1Credit, 01=2Coins/1Credit, 10=1Coin/2Credits, 11=1Coin/3Credits + s_sw1(1 downto 0) <= "00"; -- coin a 00=1Coin/1Credit, 01=1Coin/2Credits, 10=1Coin/3Credits, 11=1Coin/6Credits + -- sw2 presets + s_sw2(7) <= '0'; -- special coin 0=easy, 1=hard + s_sw2(6 downto 5) <= "00"; -- enemies number and speed 00=easy, 01=medium, 10=hard, 11=insane + s_sw2(4 downto 3) <= "00"; -- bird speed 00=easy, 01=medium, 10=hard, 11=insane + s_sw2(2 downto 0) <= "010"; -- bonus life 000=none, 001=every 100k, 010=every 30k, 011=50k only, 100=100k only, 101=50k and 100k, 110=100k and 300k, 111=50k and 100k and 300k + + ---------------------------------------------------------------------------- + -- concatenate some signals so we can pass them to modules as a logic vector + ---------------------------------------------------------------------------- + s_6p_bus <= s_4V_x & s_2V_x & s_1V_x; + s_t_bus <= s_4V_x & s_2V_x & s_1V_x & s_8V_x & s_8H_x; + s_4p_bus <= s_4H & s_128V_x & s_64V_x & s_32V_x & s_16V_x & s_128H_x & s_64H_x & s_32H_x & s_16H_x; + s_5ef_bus <= s_128V_x & s_64V_x & s_32V_x & s_16V_x & s_8V_x & s_4V_x & s_2V_x & s_1V_x; + s_6lm_bus <= s_2H & s_128V_x & s_64V_x & s_32V_x & s_16V_x & s_8V_x & s_128H_x & s_64H_x & s_32H_x & s_16H_x & s_8H_x; + + clk_4M_en_n <= not clk_4M_en; + + -- chip 4L6 page 1 + cpu_reset_n <= RESETn and (not wd_ctr(3)); + + -- chip 5N page 1 + watchdog : process(s_vblank, s_wdclr) + begin + if (s_wdclr = '1') then + wd_ctr <= "0000"; + elsif falling_edge(s_vblank) then + wd_ctr <= wd_ctr + 1; + end if; + end process; + + -- chip 3H3 page 1 + s_merd_n <= cpu_mreq_n or cpu_rd_n; + + -- chip 3H11 page 1 + s_mewr_n <= cpu_mreq_n or cpu_wr_n; + + -- chip 1C12 page 1 + s_wait <= not (s_ram2_n or s_sw_n or s_hbl); + + -- chip 4L3 page 1 + s_csen_n <= s_wait and s_7P5; + + -- chip 6P10 page 1 + s_wait_n <= not (s_wait or s_7P9); + + -- chip 5P5 page 1 + U5P5 : process(s_vblank, s_nmion) + begin + if s_nmion = '0' then + s_nmi_n <= '1'; + elsif rising_edge(s_vblank) then + s_nmi_n <= '0'; + end if; + end process; + + -- chip 7P page 1 + U7P5 : process(clk_4M_en, s_vblank) + begin + if s_vblank = '1' then + s_7P5 <= '0'; + elsif rising_edge(clk_4M_en) then + s_7P5 <= s_wait; + end if; + end process; + + U7P9 : process(clk_4M_en) + begin + if rising_edge(clk_4M_en) then + s_7P9 <= s_7P5; + end if; + end process; + +cpu_rom_addr <= cpu_addr(15 downto 0); +rom_data <= cpu_rom_data; + + ----------- + -- CPU RAMs + ----------- + -- our BRAM signals are opposite polarity from real SRAMs + s_wram0 <= not s_wram0_n; + s_wram1 <= not s_wram1_n; + s_mewr <= not s_mewr_n; + + -- CPU RAM 0x8000 - 0x87ff + -- chip 1E page 1 + ram_1E : entity work.gen_ram + generic map( + dWidth => 8, + aWidth => 11) + port map( + clk => clk_4M_en_n and s_wram0, + we => s_mewr, + addr => cpu_addr(10 downto 0), + d => cpu_data_out, + q => ram0_data + ); + + ram_1H : entity work.gen_ram + generic map( + dWidth => 8, + aWidth => 11) + port map( + clk => clk_4M_en_n and s_wram1, + we => s_mewr, + addr => cpu_addr(10 downto 0), + d => cpu_data_out, + q => ram1_data + ); + + ------------------------------------------------------------------------------------------------------------- + -- CPU data bus mux: depending on address decoding logic connects a specific source to the cpu data bus input + ------------------------------------------------------------------------------------------------------------- + cpu_data_in <= + ram0_data when (s_ram0_n = '0') else -- chips 2H, 6N8 page 1 + ram1_data when (s_ram1_n = '0') else -- chips 2H, 6N8 page 1 + rom_data when (s_merd_n = '0') and (rom_sel /= "11111") else -- chips 2H, 6N8 page 1 + char_data when (s_merd_n = '0') and (s_cs_9000_n = '0') else -- chips 3L, 2R6, 8C6, 6N11 page 6 + sprite_data when (s_merd_n = '0') and (s_cs_9800_n = '0') else -- chips 2F, 7C8, 3H6 page 4 + palette_data when (s_merd_n = '0') and (s_cs_9c00_n = '0') else -- chips 7B, 7C, 8C11, 8C8 page 8 + io_data when (s_merd_n = '0') and (s_cs_b000_n = '0') else -- chips 3N3, 3N11, 3P page 2 + (others => '0'); + + -------------------------------------------------------------------------------- + -- memory decoder generates active low select signals for various memory regions + -------------------------------------------------------------------------------- + + + -- chip 3M page 1 + rom_sel(0) <= '0' when ( cpu_addr(15 downto 13) = "000" ) else '1'; -- 0x0000 - 0x1fff + rom_sel(1) <= '0' when ( cpu_addr(15 downto 13) = "001" ) else '1'; -- 0x2000 - 0x3fff + rom_sel(2) <= '0' when ( cpu_addr(15 downto 13) = "010" ) else '1'; -- 0x4000 - 0x5fff + rom_sel(3) <= '0' when ( cpu_addr(15 downto 13) = "011" ) else '1'; -- 0x6000 - 0x7fff + + rom_sel(4) <= '0' when ( cpu_mreq_n = '0' and cpu_addr(15 downto 13) = "110" ) else '1'; -- 0xc000 - 0xdfff + + -- chip 5M page 1 + s_ram0_n <= '0' when ( cpu_mreq_n = '0' and cpu_addr(15 downto 11) = "10000" ) else '1'; -- 0x8000 - 0x87ff + s_ram1_n <= '0' when ( cpu_mreq_n = '0' and cpu_addr(15 downto 11) = "10001" ) else '1'; -- 0x8800 - 0x8fff + s_ram2_n <= '0' when ( cpu_mreq_n = '0' and cpu_addr(15 downto 11) = "10010" ) else '1'; -- 0x9000 - 0x97ff + + -- chip 4M page 1 + s_wram0_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 11) = "10000" ) else '1'; -- 0x8000 - 0x87ff + s_wram1_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 11) = "10001" ) else '1'; -- 0x8800 - 0x8fff + s_cs_9000_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 11) = "10010" ) else '1'; -- 0x9000 - 0x97ff + s_cs_b000_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 11) = "10110" ) else '1'; -- 0xb000 - 0xb7ff + s_cs_b800_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 11) = "10111" ) else '1'; -- 0xb800 - 0xbfff + + -- chip 2S page 1 + s_cs_9800_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 9) = "1001100" ) else '1'; -- 0x9800 - 0x99ff + s_cs_9a00_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 9) = "1001101" ) else '1'; -- 0x9a00 - 0x9bff + s_cs_9c00_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 9) = "1001110" ) else '1'; -- 0x9c00 - 0x9dff + s_cs_9e00_n <= '0' when ( cpu_mreq_n = '0' and cpu_rfsh_n = '1' and s_csen_n = '0' and cpu_addr(15 downto 9) = "1001111" ) else '1'; -- 0x9e00 - 0x9fff + +VideoR <= s_red; +VideoG <= s_grn; +VideoB <= s_blu; +O_HSYNC <= s_hsync_n; +O_VSYNC <= s_vsync_n; + ------------------------ + -- Z80 CPU on main board + ------------------------ + -- chip 3K page 1 + cpu_3K : entity work.T80sed + port map ( + -- inputs + WAIT_n => s_wait_n, + NMI_n => s_nmi_n, + DI => cpu_data_in, + RESET_n => cpu_reset_n, + CLK_n => clk_4M_en, + CLKEN => '1', + INT_n => '1', -- unused + BUSRQ_n => '1', -- unused + -- outputs + RFSH_n => cpu_rfsh_n, + MREQ_n => cpu_mreq_n, + RD_n => cpu_rd_n, + WR_n => cpu_wr_n, + A => cpu_addr, + DO => cpu_data_out, + M1_n => open, -- unused + IORQ_n => open, -- unused + HALT_n => open, -- unused + BUSAK_n => open -- unused + ); + + ------------------------------------------------------------------------- + -- page 2 schematic - input switches, watchdog and non-maskable interrupt + ------------------------------------------------------------------------- + p2 : entity work.switches + port map ( + I_AB => cpu_addr(2 downto 0), + I_DB0 => cpu_data_out(0), + I_CLK => clk_6M_en, + I_CS_B000_n => s_cs_b000_n, -- mem select region 0xb000 - 0xb7ff + I_MERD_n => s_merd_n, -- mem rd signal + I_MEWR_n => s_mewr_n, -- mem wr signal + -- + I_P1 => p1_sw, -- Player 1 active low switches + I_P2 => p2_sw, -- Player 2 active low switches + I_SYS => s_sys, -- System active low switches + I_SW1 => s_sw1, -- SW1 presets + I_SW2 => s_sw2, -- SW2 presets + -- + O_DB => io_data, + O_WDCLR => s_wdclr, + O_NMION => s_nmion, + O_FLIP => s_flip + ); + + ------------------------------------------------------- + -- page 3 schematic - video and timing signal generator + ------------------------------------------------------- + p3 : entity work.timing + port map ( + I_CLK_6M_EN => clk_6M_en, + I_FLIP => s_flip, + I_CS_9A00_n => s_cs_9a00_n, + I_MEWR_n => s_mewr_n, + I_AB => cpu_addr(0), + I_DB => cpu_data_out( 3 downto 0), + -- + O_SLOAD_n => s_sload_n, +-- O_SLOAD => open, + O_SL1_n => s_sl1_n, + O_SL2_n => s_sl2_n, + O_SW_n => s_sw_n, + O_SS => s_ss, + O_HBL => s_hbl, + O_CONTROLDB_n => s_contrldb_n, + O_CONTROLDA_n => s_contrlda_n, + O_VPL_n => s_vpl_n, + O_CDL_n => s_cdl_n, + O_MDL_n => s_mdl_n, + O_SEL => s_sel, + O_1V_r => s_1V_r, + O_1V_n_r => s_1V_n_r, + O_256H_r => s_256H_r, + O_CMPBLK_n_r => s_cmpblk_n_r, + O_CMPBLK_n => s_cmpblk_n, +-- O_CMPBLK => open, + O_HBLANK_n => s_hblank_n, + O_HBLANK => s_hblank, + O_VBLANK_n => s_vblank_n, + O_VBLANK => s_vblank, + O_TVSYNC_n => open, + O_HSYNC_n => s_hsync_n, + + O_1H => s_1H, + O_2H => s_2H, + O_4H => s_4H, + O_8H => s_8H, + O_16H => s_16H, + O_32H => s_32H, + O_64H => s_64H, + O_128H => s_128H, + O_256H_n => s_256H_n, + + O_8H_X => s_8H_x, + O_16H_X => s_16H_x, + O_32H_X => s_32H_x, + O_64H_X => s_64H_x, + O_128H_X => s_128H_x, + + O_1V_X => s_1V_x, + O_2V_X => s_2V_x, + O_4V_X => s_4V_x, + O_8V_X => s_8V_x, + O_16V_X => s_16V_x, + O_32V_X => s_32V_x, + O_64V_X => s_64V_x, + O_128V_X => s_128V_x, + O_VSYNC_n => s_vsync_n + ); + + -------------------------------------- + -- page 4 schematic - sprite generator + -------------------------------------- + p4 : entity work.sprite_gen + port map ( + I_CLK_6M_EN => clk_6M_en, +-- I_CLK_12M => clk_12M, + I_CS_9800_n => s_cs_9800_n, + I_MEWR_n => s_mewr_n, + I_MDL_n => s_mdl_n, + I_CDL_n => s_cdl_n, + I_VPL_n => s_vpl_n, + I_SLOAD_n => s_sload_n, + I_SEL => s_sel, + + I_2H => s_2H, + I_4H => s_4H, + I_8H => s_8H, + I_16H => s_16H, + I_32H => s_32H, + I_64H => s_64H, + I_128H => s_128H, + I_256H_n => s_256H_n, + + I_5EF_BUS => s_5ef_bus, + I_AB => cpu_addr( 6 downto 0), + I_DB => cpu_data_out, + I_ROM_7JLM_DATA => i_rom_7JLM_data, + -- +-- O_ROM_7JLM_ENA => o_rom_7JLM_ena, + O_ROM_7JLM_ADDR => o_rom_7JLM_addr, + O_MHFLIP => s_mhflip, + O_MC => s_mc, + O_MV => s_mv, + O_DB => sprite_data + ); + + ---------------------------------------- + -- page 5 schematic - sprite positioning + ---------------------------------------- + p5 : entity work.sprite_position + port map ( + I_CLK_6M_EN => clk_6M_en, + I_CLK_12M => clk_12M, + I_FLIP => s_flip, + I_CONTRLDA_n => s_contrlda_n, + I_CONTRLDB_n => s_contrldb_n, + I_MHFLIP => s_mhflip, + I_1V_r => s_1V_r, + I_1V_n_r => s_1V_n_r, + I_256H_r => s_256H_r, + I_CTR => sprite_data, + I_MC => s_mc, + I_MV => s_mv, + -- + O_OC => s_oc, + O_OV => s_ov + ); + + ----------------------------------------- + -- page 6 schematic - character generator + ----------------------------------------- + p6 : entity work.char_gen + port map ( + I_CLK_6M_EN => clk_6M_en, + I_CLK_12M => clk_12M, + I_CS_9000_n => s_cs_9000_n, + I_MEWR_n => s_mewr_n, + I_CMPBLK_n => s_cmpblk_n, + I_FLIP => s_flip, + I_SS => s_ss, + I_SL1_n => s_sl1_n, + I_SL2_n => s_sl2_n, + I_SLOAD_n => s_sload_n, + I_6LM_BUS => s_6lm_bus, + I_DB => cpu_data_out, + I_AB => cpu_addr(10 downto 0), + I_ROM_8KHE_DATA => i_rom_8KHE_data, + I_6P_BUS => s_6p_bus, + -- + O_SV => s_sv, + O_SC => s_sc, + O_DB => char_data, + O_ROM_8KHE_ENA => o_rom_8KHE_ena, + O_ROM_8KHE_ADDR => o_rom_8KHE_addr + ); + + ------------------------------------------------ + -- page 7 schematic - background image generator + ------------------------------------------------ + p7 : entity work.bgnd_tiles + port map ( + I_CLK_6M_EN => clk_6M_en, + I_CS_9E00_n => s_cs_9e00_n, + I_MEWR_n => s_mewr_n, + I_CMPBLK_n => s_cmpblk_n, + I_SLOAD_n => s_sload_n, + I_SL2_n => s_sl2_n, + I_FLIP => s_flip, + I_4P_BUS => s_4p_bus, + I_T_BUS => s_t_bus, + I_DB => cpu_data_out(4 downto 0), + I_ROM_4P_DATA => i_rom_4P_data, + I_ROM_8RNL_DATA => i_rom_8RNL_data, + -- + O_ROM_4P_ENA => o_rom_4P_ena, + O_ROM_4P_ADDR => o_rom_4P_addr, + O_ROM_8RNL_ENA => o_rom_8RNL_ena, + O_ROM_8RNL_ADDR => o_rom_8RNL_addr, + O_BC => s_bc, + O_BV => s_bv + ); + + ---------------------------------------------------- + -- page 8 schematic - color palette and video output + ---------------------------------------------------- + p8 : entity work.palette + port map ( + I_CLK_6M_EN => clk_6M_en, + I_CS_9C00_n => s_cs_9c00_n, + I_MEWR_n => s_mewr_n, + I_MERD_n => s_merd_n, + I_CMPBLK_n_r => s_cmpblk_n_r, + I_VBLANK_n => s_vblank_n, + I_OC => s_oc, + I_OV => s_ov, + I_SC => s_sc, + I_SV => s_sv, + I_BC => s_bc, + I_BV => s_bv, + I_AB => cpu_addr(8 downto 0), + I_DB => cpu_data_out, + -- + O_DB => palette_data, + O_R => s_red, + O_G => s_grn, + O_B => s_blu + ); + + ----------------------------------------- + -- page 9 schematic - audio CPU, ROM, RAM + ----------------------------------------- + p9 : entity work.audio + port map ( + I_RESET_n => RESETn, + I_CLK_3M => s_1H, + I_VSYNC_n => s_vsync_n, + I_CS_B800_n => s_cs_b800_n, + I_MERW_n => s_mewr_n, + I_DB_CPU => cpu_data_out, + I_SD => psg_data_out, + O_SD => psg_data_in, + O_SA0 => s_sa0, + O_PSG1_n => s_psg1_n, + O_PSG2_n => s_psg2_n, + O_PSG3_n => s_psg3_n, + O_SWR_n => s_swr_n, + O_SRD_n => s_srd_n + ); + + ---------------------------------------------------- + -- page 10 schematic - programmable sound generators + ---------------------------------------------------- + p10 : entity work.psgs + port map ( + I_RST_n => RESETn, + I_CLK => s_1H, + I_SWR_n => s_swr_n, + I_SRD_n => s_srd_n, + I_SA0 => s_sa0, + I_PSG1_n => s_psg1_n, + I_PSG2_n => s_psg2_n, + I_PSG3_n => s_psg3_n, + I_CHEN => "111111111", + I_SD => psg_data_in, + O_SD => psg_data_out, + O_AUDIO => s_audio + ); + +-- --------------------------------- +-- -- page 4 schematic - sprite ROMS +-- --------------------------------- +-- -- chip 7J page 4 + ROM_7J : entity work.ROM_7J + port map ( + CLK => clk_6M_en, +-- ENA => o_rom_7JLM_ena, + ADDR => o_rom_7JLM_addr, + DATA => i_rom_7JLM_data(23 downto 16) + ); + +-- -- chip 7L page 4 + ROM_7L : entity work.ROM_7L + port map ( + CLK => clk_6M_en, +-- ENA => o_rom_7JLM_ena, + ADDR => o_rom_7JLM_addr, + DATA => i_rom_7JLM_data(15 downto 8) + ); + +-- -- chip 7M page 4 + ROM_7M : entity work.ROM_7M + port map ( + CLK => clk_6M_en, +-- ENA => o_rom_7JLM_ena, + ADDR => o_rom_7JLM_addr, + DATA => i_rom_7JLM_data( 7 downto 0) + ); +-- +-- ---------------------------------------------- +-- -- page 6 schematic - character generator ROMs +-- ---------------------------------------------- +-- -- chip 8K page 6 + ROM_8K : entity work.ROM_8K + port map ( + CLK => clk_6M_en and o_rom_8KHE_ena, +-- ENA => o_rom_8KHE_ena, + ADDR => o_rom_8KHE_addr(11 downto 0), + DATA => i_rom_8KHE_data(23 downto 16) + ); +-- +-- -- chip 8H page 6 + ROM_8H : entity work.ROM_8H + port map ( + CLK => clk_6M_en and o_rom_8KHE_ena, +-- ENA => o_rom_8KHE_ena, + ADDR => o_rom_8KHE_addr(11 downto 0), + DATA => i_rom_8KHE_data(15 downto 8) + ); +-- +-- -- chip 8E page 6 + ROM_8E : entity work.ROM_8E + port map ( + CLK => clk_6M_en and o_rom_8KHE_ena, +-- ENA => o_rom_8KHE_ena, + ADDR => o_rom_8KHE_addr(11 downto 0), + DATA => i_rom_8KHE_data( 7 downto 0) + ); +-- +-- ------------------------------------------- +-- -- page 7 schematic - background tiles ROMs +-- ------------------------------------------- +bg_rom_addr <= o_rom_8RNL_addr; +i_rom_8RNL_data <= bg_rom_data; +-- -- chip 4P page 7 + ROM_4P : entity work.ROM_4P + port map ( + clk => clk_6M_en, +-- ENA => o_rom_4P_ena, + addr => o_rom_4P_addr(11 downto 0), + data => i_rom_4P_data + ); +-- +-- -- chip 8R page 7 +-- ROM_8R : entity work.ROM_8R +-- port map ( +-- CLK => clk_6M_en, +-- ENA => o_rom_8RNL_ena, +-- ADDR => o_rom_8RNL_addr, +-- DATA => i_rom_8RNL_data(23 downto 16) +-- ); +-- +-- -- chip 8N page 7 +-- ROM_8N : entity work.ROM_8N +-- port map ( +-- CLK => clk_6M_en, +-- ENA => o_rom_8RNL_ena, +-- ADDR => o_rom_8RNL_addr, +-- DATA => i_rom_8RNL_data(15 downto 8) +-- ); +-- +-- -- chip 8L page 7 +-- ROM_8L : entity work.ROM_8L +-- port map ( +-- CLK => clk_6M_en, +-- ENA => o_rom_8RNL_ena, +-- ADDR => o_rom_8RNL_addr, +-- DATA => i_rom_8RNL_data( 7 downto 0) +-- ); + + + -- The following state machine implements all the 10 separate video ROMs (4P, 7J, 7L, 7M, 8K, 8H, 8E, 8R, 8N, 8L) + -- by reading the external SRAM on a 48Mhz clock and presenting the data just in time to the video circuitry which + -- thinks it's accessing 10 discrete ROM chips + + -- all the video signals are in syc with each other as they are derived from vcount and hcount. + -- hcount is free running off the 6Mhz clock and vcount is clocked off hcount's MSB (256H) + -- because of that we can rely on ram_state_ctr to identify what signal is active and when + -- /MDL is low when ram_state_ctr = 4, 5, 6, 7, 8, 9, a, b + -- /SL1 is low when ram_state_ctr = 8, 9, a, b, c, d, e, f + -- /CDL is low when ram_state_ctr = 14,15,16,17,18,19,1a,1b + -- /SL2 is low when ram_state_ctr = 18,19,1a,1b,1c,1d,1e,1f + -- /VPL is low when ram_state_ctr = 24,25,26,27,28,29,2a,2b + -- /SLOAD is low when ram_state_ctr = 38,39,3a,3b,3c,3d,3e,3f + + -- TIMING CHECKS from simulation + -- background generator - 4P latched @0 and again @20, 8RNL latched @0 + -- character generator - 8KHE can be read as early as state @20 because T0,T1,T2 only ever change at @0 and 5L is latched @10 and 4L is latched @20 + -- sprite generator - 7JLM address always stable from rise of /VPL @2C to rise of /SLOAD @00 + + -- sync the state machine to rising edge of /CMPBLK and advance + ram_state : process(clk_48M, s_cmpblk_n) + begin + if rising_edge(clk_48M) then + s_cmpblk_n_last <= s_cmpblk_n; + if (s_cmpblk_n_last = '0') and (s_cmpblk_n = '1') then -- rising edge of s_cmpblk_n + ram_state_ctr <= (others => '0'); + else + ram_state_ctr <= ram_state_ctr + 1; + end if; + end if; + end process; + +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/build_id.tcl b/Arcade_MiST/Bomb Jack/rtl/build_id.tcl new file mode 100644 index 00000000..938515d8 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/build_id.tcl @@ -0,0 +1,35 @@ +# ================================================================================ +# +# Build ID Verilog Module Script +# Jeff Wiencrot - 8/1/2011 +# +# Generates a Verilog module that contains a timestamp, +# from the current build. These values are available from the build_date, build_time, +# physical_address, and host_name output ports of the build_id module in the build_id.v +# Verilog source file. +# +# ================================================================================ + +proc generateBuildID_Verilog {} { + + # Get the timestamp (see: http://www.altera.com/support/examples/tcl/tcl-date-time-stamp.html) + set buildDate [ clock format [ clock seconds ] -format %y%m%d ] + set buildTime [ clock format [ clock seconds ] -format %H%M%S ] + + # Create a Verilog file for output + set outputFileName "rtl/build_id.v" + set outputFile [open $outputFileName "w"] + + # Output the Verilog source + puts $outputFile "`define BUILD_DATE \"$buildDate\"" + puts $outputFile "`define BUILD_TIME \"$buildTime\"" + close $outputFile + + # Send confirmation message to the Messages window + post_message "Generated build identification Verilog module: [pwd]/$outputFileName" + post_message "Date: $buildDate" + post_message "Time: $buildTime" +} + +# Comment out this line to prevent the process from automatically executing when the file is sourced: +generateBuildID_Verilog \ No newline at end of file diff --git a/Arcade_MiST/Bomb Jack/rtl/gen_ram.vhd b/Arcade_MiST/Bomb Jack/rtl/gen_ram.vhd new file mode 100644 index 00000000..f1a95608 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/gen_ram.vhd @@ -0,0 +1,84 @@ +-- ----------------------------------------------------------------------- +-- +-- Syntiac's generic VHDL support files. +-- +-- ----------------------------------------------------------------------- +-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com) +-- http://www.syntiac.com/fpga64.html +-- +-- Modified April 2016 by Dar (darfpga@aol.fr) +-- http://darfpga.blogspot.fr +-- Remove address register when writing +-- +-- ----------------------------------------------------------------------- +-- +-- gen_rwram.vhd +-- +-- ----------------------------------------------------------------------- +-- +-- generic ram. +-- +-- ----------------------------------------------------------------------- + +library IEEE; +use IEEE.STD_LOGIC_1164.ALL; +use IEEE.numeric_std.ALL; + +-- ----------------------------------------------------------------------- + +entity gen_ram is + generic ( + dWidth : integer := 8; + aWidth : integer := 10 + ); + port ( + clk : in std_logic; + we : in std_logic; + addr : in std_logic_vector((aWidth-1) downto 0); + d : in std_logic_vector((dWidth-1) downto 0); + q : out std_logic_vector((dWidth-1) downto 0) + ); +end entity; + +-- ----------------------------------------------------------------------- + +architecture rtl of gen_ram is + subtype addressRange is integer range 0 to ((2**aWidth)-1); + type ramDef is array(addressRange) of std_logic_vector((dWidth-1) downto 0); + signal ram: ramDef; + + signal rAddrReg : std_logic_vector((aWidth-1) downto 0); + signal qReg : std_logic_vector((dWidth-1) downto 0); +begin +-- ----------------------------------------------------------------------- +-- Signals to entity interface +-- ----------------------------------------------------------------------- +-- q <= qReg; + +-- ----------------------------------------------------------------------- +-- Memory write +-- ----------------------------------------------------------------------- + process(clk) + begin + if rising_edge(clk) then + if we = '1' then + ram(to_integer(unsigned(addr))) <= d; + end if; + end if; + end process; + +-- ----------------------------------------------------------------------- +-- Memory read +-- ----------------------------------------------------------------------- +process(clk) + begin + if rising_edge(clk) then +-- qReg <= ram(to_integer(unsigned(rAddrReg))); +-- rAddrReg <= addr; +---- qReg <= ram(to_integer(unsigned(addr))); + q <= ram(to_integer(unsigned(addr))); + end if; + end process; +--q <= ram(to_integer(unsigned(addr))); +end architecture; + diff --git a/Arcade_MiST/Bomb Jack/rtl/p10_psgs.vhd b/Arcade_MiST/Bomb Jack/rtl/p10_psgs.vhd new file mode 100644 index 00000000..eb26c5f4 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p10_psgs.vhd @@ -0,0 +1,167 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- +-- Each analog sound output is fed through a programmable inverting +-- amplifier implemented with 4066 switches and LM324 op-amps +-- +-- There are three resistors, 68K (always connected) then 47K and 22K +-- which can be independently switched on in parallel with the 68K +-- +-- The total resistance (Rt) of these determines the amplification of +-- the op-amp based on its 22K feedback resistor Rf as: Vout = -Vin * (Rf/Rt) +-- +-- Two digital output lines per analog channel control the amplification factor as: +-- IOA_hi IOA_lo Resistance Total resistance Amplification +-- 0 0 68K 68K x0.3 +-- 0 1 68K || 47K 27.8K x0.8 +-- 1 0 68K || 22K 16.6K x1.3 +-- 1 1 68K || 47K || 22K 12.3K x1.8 +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 10 schema - programmable sound generators ##### +-- ########################################################################### + +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_unsigned.all; + use ieee.std_logic_arith.all; + +entity psgs is + port ( + I_RST_n : in std_logic; + I_CLK : in std_logic; + I_SWR_n : in std_logic; + I_SRD_n : in std_logic; + I_SA0 : in std_logic; + I_PSG1_n : in std_logic; + I_PSG2_n : in std_logic; + I_PSG3_n : in std_logic; + I_CHEN : in std_logic_vector( 8 downto 0); + I_SD : in std_logic_vector (7 downto 0); + O_SD : out std_logic_vector (7 downto 0); + O_AUDIO : out std_logic_vector (7 downto 0) + ); +end psgs; + +architecture RTL of psgs is + signal s_5C4 : std_logic := '0'; + signal s_5A1 : std_logic := '0'; + signal s_5A10 : std_logic := '0'; + signal s_5A13 : std_logic := '0'; + signal s_5B1 : std_logic := '0'; + signal s_5B10 : std_logic := '0'; + signal s_5B13 : std_logic := '0'; + signal s_5C1 : std_logic := '0'; + signal s_5C10 : std_logic := '0'; + signal s_5C13 : std_logic := '0'; + signal s_dac_out : std_logic := '0'; + signal s_audio_sum : std_logic_vector( 9 downto 0) := (others => '0'); + signal s_34A_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_34C_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_34D_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_psg1_out : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_psg2_out : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_psg3_out : std_logic_vector( 7 downto 0) := (others => '0'); + +begin + -- CPU data bus mux + O_SD <= + s_34A_data when (I_PSG3_n = '0') else + s_34C_data when (I_PSG2_n = '0') else + s_34D_data when (I_PSG1_n = '0') else + (others => '0'); + + -- chips 5A, 5B, 5C page 10 + s_5C4 <= not I_SA0; + s_5A1 <= I_PSG3_n nor I_SWR_n; + s_5A13 <= I_PSG3_n nor I_SRD_n; + s_5A10 <= I_PSG3_n nor s_5C4; + s_5B1 <= I_PSG2_n nor I_SWR_n; + s_5B13 <= I_PSG2_n nor I_SRD_n; + s_5B10 <= I_PSG2_n nor s_5C4; + s_5C1 <= I_PSG1_n nor I_SWR_n; + s_5C13 <= I_PSG1_n nor I_SRD_n; + s_5C10 <= I_PSG1_n nor s_5C4; + + U34D : entity work.ym2149 + port map ( + ENA => '1', + RESET_L => I_RST_n, + CLK => I_CLK, + -- data bus + I_DA => I_SD, + O_DA => s_34D_data, + -- control + I_A9_L => '0', + I_A8 => '1', + I_SEL_L => '0', -- low to halve the 3Mhz clock + + I_BDIR => s_5C1, + I_BC2 => s_5C10, + I_BC1 => s_5C13, + + I_CHEN => I_CHEN(8 downto 6), + O_AUDIO => s_psg1_out + ); + + U34C : entity work.ym2149 + port map ( + ENA => '1', + RESET_L => I_RST_n, + CLK => I_CLK, + -- data bus + I_DA => I_SD, + O_DA => s_34C_data, + -- control + I_A9_L => '0', + I_A8 => '1', + I_SEL_L => '0', -- low to halve the 3Mhz clock + + I_BDIR => s_5B1, + I_BC2 => s_5B10, + I_BC1 => s_5B13, + + I_CHEN => I_CHEN(5 downto 3), + O_AUDIO => s_psg2_out + ); + + U34A : entity work.ym2149 + port map ( + ENA => '1', + RESET_L => I_RST_n, + CLK => I_CLK, + -- data bus + I_DA => I_SD, + O_DA => s_34A_data, + -- control + I_A9_L => '0', + I_A8 => '1', + I_SEL_L => '0', -- low to halve the 3Mhz clock + + I_BDIR => s_5A1, + I_BC2 => s_5A10, + I_BC1 => s_5A13, + + I_CHEN => I_CHEN(2 downto 0), + O_AUDIO => s_psg3_out + ); + + s_audio_sum <= + (("00" & s_psg1_out) + ("00" & s_psg2_out)) + ("00" & s_psg3_out); + + O_AUDIO <= s_audio_sum(9 downto 2); + + +end RTL; + diff --git a/Arcade_MiST/Bomb Jack/rtl/p2_switches.vhd b/Arcade_MiST/Bomb Jack/rtl/p2_switches.vhd new file mode 100644 index 00000000..e474552c --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p2_switches.vhd @@ -0,0 +1,93 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 2 schema - input switches, watchdog and NMI ##### +-- ########################################################################### +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_unsigned.all; + use ieee.numeric_std.all; + +entity switches is + port ( + I_AB : in std_logic_vector(2 downto 0); + I_CLK : in std_logic; + I_DB0 : in std_logic; + I_CS_B000_n : in std_logic; + I_MERD_n : in std_logic; + I_MEWR_n : in std_logic; + I_SW1 : in std_logic_vector(7 downto 0); -- DIP switch 1 + I_SW2 : in std_logic_vector(7 downto 0); -- DIP switch 2 + I_P1 : in std_logic_vector(7 downto 0); -- Player 1 controls + I_P2 : in std_logic_vector(7 downto 0); -- Player 2 controls + I_SYS : in std_logic_vector(7 downto 0); -- Coin1/2, Start1/2 contacts + -- + O_DB : out std_logic_vector(7 downto 0) := (others => '0'); + O_WDCLR : out std_logic := '0'; + O_NMION : out std_logic := '0'; + O_FLIP : out std_logic := '0' + ); +end switches; + +architecture RTL of switches is + signal s_b0001wr_n : std_logic := '1'; -- 0xb000 - 0xb001 wr io select + signal s_b0001rd_n : std_logic := '1'; -- 0xb000 - 0xb001 rd io select + signal s_b0023wr_n : std_logic := '1'; -- 0xb002 - 0xb003 wr io select + signal s_b0023rd_n : std_logic := '1'; -- 0xb002 - 0xb003 rd io select + signal s_b0045wr_n : std_logic := '1'; -- 0xb004 - 0xb005 wr io select + signal s_b0045rd_n : std_logic := '1'; -- 0xb004 - 0xb005 rd io select +begin + -- chip 3N6 moved to p9 audio board + + -- chips 3S page 2 + U3S5 : process(I_CLK) + begin + if rising_edge(I_CLK) then + if s_b0045wr_n = '0' then + O_FLIP <= I_DB0; + end if; + end if; + end process; + + U3S9 : process(I_CLK) + begin + if rising_edge(I_CLK) then + if s_b0001wr_n = '0' then + O_NMION <= I_DB0; + end if; + end if; + end process; + + -- chip 3R8 page 2 + O_WDCLR <= not (s_b0023rd_n and s_b0023wr_n); + + -- chips 3N3, 3N11, 3P page 2 + s_b0001rd_n <= ( I_MERD_n or I_CS_B000_n or I_AB(2) or I_AB(1) ); + s_b0023rd_n <= ( I_MERD_n or I_CS_B000_n or I_AB(2) or (not I_AB(1)) ); + s_b0045rd_n <= ( I_MERD_n or I_CS_B000_n or (not I_AB(2)) or I_AB(1) ); + + s_b0001wr_n <= ( I_MEWR_n or I_CS_B000_n or I_AB(2) or I_AB(1) ); + s_b0023wr_n <= ( I_MEWR_n or I_CS_B000_n or I_AB(2) or (not I_AB(1)) ); + s_b0045wr_n <= ( I_MEWR_n or I_CS_B000_n or (not I_AB(2)) or I_AB(1) ); + + -- chips 2N, 2P, 2M, 2S, 2R page 2 + O_DB <= + I_P1 when (s_b0001rd_n = '0') and (I_AB(0) = '0') else + I_P2 when (s_b0001rd_n = '0') and (I_AB(0) = '1') else + I_SYS when (s_b0023rd_n = '0') and (I_AB(0) = '0') else + I_SW1 when (s_b0045rd_n = '0') and (I_AB(0) = '0') else + I_SW2 when (s_b0045rd_n = '0') and (I_AB(0) = '1') else + x"FF"; +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/p3_timing.vhd b/Arcade_MiST/Bomb Jack/rtl/p3_timing.vhd new file mode 100644 index 00000000..70102ac3 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p3_timing.vhd @@ -0,0 +1,333 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 3 schema - timing signals ##### +-- ########################################################################### +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_unsigned.all; + +entity timing is + port ( + I_CLK_6M_EN : in std_logic; + I_FLIP : in std_logic; + I_CS_9A00_n : in std_logic; + I_MEWR_n : in std_logic; + I_AB : in std_logic; + I_DB : in std_logic_vector ( 3 downto 0); + -- + O_SLOAD_n : out std_logic; + O_SLOAD : out std_logic; + O_SL1_n : out std_logic; + O_SL2_n : out std_logic; + O_SW_n : out std_logic; + O_SS : out std_logic; + O_HBL : out std_logic; + O_CONTROLDB_n : out std_logic; + O_CONTROLDA_n : out std_logic; + O_VPL_n : out std_logic; + O_CDL_n : out std_logic; + O_MDL_n : out std_logic; + O_SEL : out std_logic; + O_1V_r : out std_logic; + O_1V_n_r : out std_logic; + O_256H_r : out std_logic; + O_CMPBLK_n_r : out std_logic; + O_CMPBLK_n : out std_logic; + O_CMPBLK : out std_logic; + O_HBLANK_n : out std_logic; + O_HBLANK : out std_logic; + O_VBLANK_n : out std_logic; + O_VBLANK : out std_logic; + O_TVSYNC_n : out std_logic; + O_HSYNC_n : out std_logic; + + O_1H : out std_logic; + O_2H : out std_logic; + O_4H : out std_logic; + O_8H : out std_logic; + O_16H : out std_logic; + O_32H : out std_logic; + O_64H : out std_logic; + O_128H : out std_logic; + O_256H_n : out std_logic; + + O_8H_X : out std_logic; + O_16H_X : out std_logic; + O_32H_X : out std_logic; + O_64H_X : out std_logic; + O_128H_X : out std_logic; + + O_1V_X : out std_logic; + O_2V_X : out std_logic; + O_4V_X : out std_logic; + O_8V_X : out std_logic; + O_16V_X : out std_logic; + O_32V_X : out std_logic; + O_64V_X : out std_logic; + O_128V_X : out std_logic; + O_VSYNC_n : out std_logic + ); + +end timing; + +architecture RTL of timing is +-- Page 3 + signal s_1H : std_logic := '0'; + signal s_2H : std_logic := '0'; + signal s_4H : std_logic := '0'; + signal s_8H : std_logic := '0'; + signal s_16H : std_logic := '0'; + signal s_32H : std_logic := '0'; + signal s_64H : std_logic := '0'; + signal s_128H : std_logic := '0'; + signal s_256H_n : std_logic := '0'; + + signal s_1V : std_logic := '0'; + signal s_2V : std_logic := '0'; + signal s_4V : std_logic := '0'; + signal s_8V : std_logic := '0'; + signal s_16V : std_logic := '0'; + signal s_32V : std_logic := '0'; + signal s_64V : std_logic := '0'; + signal s_128V : std_logic := '0'; + + signal s_hsync_n : std_logic := '1'; + signal s_vsync_n : std_logic := '1'; + signal s_sload_n : std_logic := '1'; + signal s_vblank_n : std_logic := '1'; + signal s_cmpblk_n : std_logic := '1'; + + signal hcount : std_logic_vector( 8 downto 0) := (others => '1'); + signal vcount : std_logic_vector( 8 downto 0) := (others => '1'); + signal s_9a00 : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_9a01 : std_logic_vector( 3 downto 0) := (others => '0'); + + signal s_7T8 : std_logic := '0'; + signal s_9a00_wr_n : std_logic := '0'; + signal s_9a01_wr_n : std_logic := '0'; + signal s_6T4 : std_logic := '0'; + signal s_5T8 : std_logic := '0'; + signal s_5R7 : std_logic := '0'; + signal s_5S7 : std_logic := '0'; + +begin + -- chips 4T, 3T5 not required as clock generated by DCM externally + + -- chips 3T9, 3S, 3R, 4R8 page 3 + -- horizontal counter counts x080 to x1ff = 384 (6Mhz/384 = 15625 Hz) + hcnt : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if hcount = "111111111" then + hcount <= "010000000"; + else + hcount <= hcount + 1; + end if; + end if; + end process; + + -- chips 4P5, 3P, 3N, 2T12 page 3 + -- vertical counter counts 0xf8 to x1ff = 264 (15625/264 = 59.185 Hz) + vcnt : process(s_256H_n) + begin + if falling_edge(s_256H_n) then -- falling edge means run off inverted s_256H_n + if vcount = "111111111" then + vcount <= "011111000"; + else + vcount <= vcount + 1; + end if; + end if; + end process; + + -- H counter signal outputs + s_1H <= hcount(0); + s_2H <= hcount(1); + s_4H <= hcount(2); + s_8H <= hcount(3); + s_16H <= hcount(4); + s_32H <= hcount(5); + s_64H <= hcount(6); + s_128H <= hcount(7); + s_256H_n <= hcount(8); + + O_1H <= hcount(0); + O_2H <= hcount(1); + O_4H <= hcount(2); + O_8H <= hcount(3); + O_16H <= hcount(4); + O_32H <= hcount(5); + O_64H <= hcount(6); + O_128H <= hcount(7); + O_256H_n <= hcount(8); + + -- V counter signal outputs + s_1V <= vcount(0); + s_2V <= vcount(1); + s_4V <= vcount(2); + s_8V <= vcount(3); + s_16V <= vcount(4); + s_32V <= vcount(5); + s_64V <= vcount(6); + s_128V <= vcount(7); + s_vsync_n <= vcount(8); + + O_HSYNC_n <= s_hsync_n; + O_VSYNC_n <= s_vsync_n; + + O_VBLANK_n <= s_vblank_n; + O_VBLANK <= not s_vblank_n; + O_HBLANK_n <= s_256H_n; + O_HBLANK <= not s_256H_n; + + -- chip 4P9 page 3 + U4P9 : process(s_16H, s_256h_n) + begin + -- chip 4R6 page 3 + if s_256h_n = '1' then + s_hsync_n <= '1'; + elsif rising_edge(s_16H) then + -- chip 4R2, 4N12 page 3 + s_hsync_n <= (not s_32H) or s_64H; + end if; + end process; + + -- chip 5P9 page 3 + U5P9 : process(s_16V) + begin + if rising_edge(s_16V) then + -- chip 4N8 page 3 + s_vblank_n <= not (s_32V and s_64V and s_128V); + end if; + end process; + + -- chip 1T6 page 3 + s_cmpblk_n <= s_vblank_n and s_256H_n; + O_CMPBLK_n <= s_cmpblk_n; + + -- chip 1T8 page 3 (not used) + O_TVSYNC_n <= s_hsync_n and s_vsync_n; + + -- chip 2T10 page 3 + O_CMPBLK <= not s_cmpblk_n; + + -- chip 1S6 page 3 + s_sload_n <= not ( s_1H and s_2H and s_4H); + O_SLOAD_n <= s_sload_n; + O_SLOAD <= not s_sload_n; + + -- chip 1S12 page 3 + O_SL1_n <= not (s_1H and (not s_2H) and (not s_4H)); + -- chip 1S8 page 3 + O_SL2_n <= not (s_1H and s_2H and (not s_4H) ); + -- chip 1T3 page 3 + O_SW_n <= (not s_2H) and s_4H; + -- chip 1T11 page 3 + O_SS <= (not s_4H) and s_cmpblk_n; + + -- chips 2R, 2N, 2P, 5T11 and 5T3 page 3 + O_128H_X <= I_FLIP xor s_128H; + O_64H_X <= I_FLIP xor s_64H; + O_32H_X <= I_FLIP xor s_32H; + O_16H_X <= I_FLIP xor s_16H; + O_8H_X <= I_FLIP xor s_8H; + O_128V_X <= I_FLIP xor s_128V; + O_64V_X <= I_FLIP xor s_64V; + O_32V_X <= I_FLIP xor s_32V; + O_16V_X <= I_FLIP xor s_16V; + O_8V_X <= I_FLIP xor s_8V; + O_4V_X <= I_FLIP xor s_4V; + O_2V_X <= I_FLIP xor s_2V; + O_1V_X <= I_FLIP xor s_1V; + + -- chip 7N, s_7T8 page 3 + U7N : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if s_sload_n = '0' then + O_1V_r <= s_1V; + O_1V_n_r <= not s_1V; + O_256H_r <= not s_256H_n; + O_CMPBLK_n_r <= s_cmpblk_n; + end if; + end if; + end process; + + -- chip 4S5 page 3 + U4S5 : process(s_2H, s_256H_n) + begin + -- chip 4R6 page 3 + if s_256H_n = '1' then -- active low, so really s_256H + O_HBL <= '0'; + elsif rising_edge(s_2H) then + -- chips 7D8, 4R4 page 3 + O_HBL <= not (s_64H and s_32H and s_16H and s_8H); + end if; + end process; + + + -- chip 7R, 4S9 page 3 + U7R : process(I_CLK_6M_EN) + begin + if falling_edge(I_CLK_6M_EN) then -- inverted because we need /6MHz + O_MDL_n <= ( s_1H or ( s_2H) or ( s_4H) ); + O_CDL_n <= ( s_1H or (not s_2H) or ( s_4H) ); + O_VPL_n <= ( s_1H or ( s_2H) or (not s_4H) ); + end if; + end process; + + -- chip 7S page 3 + O_CONTROLDA_n <= s_sload_n or s_8H or s_6T4 or s_1V; + O_CONTROLDB_n <= s_sload_n or s_8H or s_6T4 or (not s_1V); + + -- chip 6T4 page 3 + s_6T4 <= s_5T8 and s_16H; + + -- chip 5T8 page 3 + s_5T8 <= s_5R7 xor s_5S7; + O_SEL <= s_5T8; + + -- chip 5R page 3 + s_5R7 <= '0' when (hcount(8 downto 5) > s_9a01) else '1'; -- high when less than or equal + + -- chip 5S page 3 + s_5S7 <= '0' when (hcount(8 downto 5) > s_9a00) else '1'; -- high when less than or equal + + -- chip 6R page 3 + U6R : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if s_9a01_wr_n = '0' then + s_9a01 <= I_DB; + end if; + end if; + end process; + + -- chip 6S page 3 + U6S : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if s_9a00_wr_n = '0' then + s_9a00 <= I_DB; + end if; + end if; + end process; + + -- chip 7R6 page 3 + s_9a01_wr_n <= I_CS_9A00_n or I_MEWR_n or (not I_AB); + -- chip 7R4 page 3 + s_9a00_wr_n <= I_CS_9A00_n or I_MEWR_n or I_AB; + +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/p4_sprites.vhd b/Arcade_MiST/Bomb Jack/rtl/p4_sprites.vhd new file mode 100644 index 00000000..4bcc6ad0 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p4_sprites.vhd @@ -0,0 +1,225 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 4 schema - Sprite Generator ##### +-- ########################################################################### +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_unsigned.all; + +entity sprite_gen is + port ( + I_CLK_6M_EN : in std_logic; +-- I_CLK_12M : in std_logic; + I_CS_9800_n : in std_logic; + I_MEWR_n : in std_logic; + I_MDL_N : in std_logic; + I_CDL_n : in std_logic; + I_VPL_n : in std_logic; + I_SLOAD_n : in std_logic; + I_SEL : in std_logic; + I_2H : in std_logic; + I_4H : in std_logic; + I_8H : in std_logic; + I_16H : in std_logic; + I_32H : in std_logic; + I_64H : in std_logic; + I_128H : in std_logic; + I_256H_n : in std_logic; + I_5EF_BUS : in std_logic_vector ( 7 downto 0); + I_AB : in std_logic_vector ( 6 downto 0); + I_DB : in std_logic_vector ( 7 downto 0); + I_ROM_7JLM_DATA : in std_logic_vector (23 downto 0); + -- + O_ROM_7JLM_ENA : out std_logic; + O_ROM_7JLM_ADDR : out std_logic_vector (12 downto 0); + O_MHFLIP : out std_logic; + O_MC : out std_logic_vector (3 downto 0) := (others => '0'); + O_MV : out std_logic_vector (2 downto 0) := (others => '0'); + O_DB : out std_logic_vector (7 downto 0) + ); +end sprite_gen; + +architecture RTL of sprite_gen is + +-- Page 4 + signal s_mhflip : std_logic := '0'; + signal s_3EF_data : std_logic_vector( 7 downto 0) := (others => '1'); + signal s_3EF_addr : std_logic_vector( 6 downto 0) := (others => '1'); + signal s_9800_wr : std_logic := '0'; + signal s_4H11 : std_logic := '0'; + signal s_4H6 : std_logic := '0'; + signal s_4H8 : std_logic := '0'; + signal s_5H_bus : std_logic_vector( 7 downto 0) := (others => '1'); + signal s_6E_bus : std_logic_vector( 7 downto 0) := (others => '1'); + signal s_6F_bus : std_logic_vector( 7 downto 0) := (others => '1'); + signal s_6H11 : std_logic := '0'; + signal s_6H3 : std_logic := '0'; + signal s_6H6 : std_logic := '0'; + signal s_6H8 : std_logic := '0'; + signal s_6T7 : std_logic := '0'; + signal s_6T9 : std_logic := '0'; + signal s_7C6 : std_logic := '0'; + signal s_7D6 : std_logic := '0'; + signal s_7FH_bus : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_7T6 : std_logic := '0'; + signal s_mv_s1_s0 : std_logic_vector( 1 downto 0) := (others => '0'); + signal s_mv_s1 : std_logic := '0'; + signal s_shifter_6J_5J : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_shifter_6K_5K : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_shifter_6L_5L : std_logic_vector( 7 downto 0) := (others => '0'); + +begin + O_DB <= s_3EF_data; + O_MHFLIP <= s_mhflip; + + -- chips 3H6, 7C8, 2F page 4 moved to top.vhd output data mux + + -- chip 6T7 page 4 + s_6T7 <= (not I_SEL) and I_16H; + + -- chips 1D, 2E page 4 + s_3EF_addr <= + I_AB when I_CS_9800_n = '0' else + (I_256H_n & I_128H & I_64H & I_32H & s_6T7 & I_4H & I_2H ); + + -- chip 3H8 page 4 + s_9800_wr <= not (I_MEWR_n or I_CS_9800_n); -- inverted because RAMB has active high CS + + -- chip 3E, 3F page 4 +-- RAM_3EF : RAMB16_S9 +-- port map ( +-- do => s_3EF_data, +-- dop => open, +-- addr(10 downto 7) => "0000", +-- addr( 6 downto 0) => s_3EF_addr, +-- clk => I_CLK_6M_EN, +-- di => I_DB, +-- dip => "0", +-- en => '1', +-- ssr => '0', +-- we => s_9800_wr +-- ); + + RAM_3EF : entity work.gen_ram + generic map( + dWidth => 8, + aWidth => 7) + port map( + clk => I_CLK_6M_EN, + we => s_9800_wr, + addr => s_3EF_addr, + d => I_DB, + q => s_3EF_data + ); + + -- chips 4F, 4E page 4 + -- transparent buffers + + -- chip 5H page 4 + U5H : process(I_VPL_n) + begin + if rising_edge(I_VPL_n) then + -- chips 5F, 5E (adders) page 4 + s_5H_bus <= s_3EF_data + I_5EF_BUS; + end if; + end process; + + -- chip 6F page 4 + U6F : process(I_MDL_N) + begin + if rising_edge(I_MDL_N) then + s_6F_bus <= s_3EF_data; + end if; + end process; + + -- chip 6E page 4 + U6E : process(I_CDL_n) + begin + if rising_edge(I_CDL_n) then + s_6E_bus <= s_3EF_data; + end if; + end process; + + -- chips 7F, 7H page 4 + s_7FH_bus <= + s_6F_bus when I_SEL = '0' else + (s_6F_bus(5 downto 0) & s_4H11 & s_4H8); + + -- chips 4H8, 4H6, 4H11, 6H page 4 + s_4H11 <= s_6E_bus(7) xor s_5H_bus(4); -- 16MV + s_4H8 <= s_6E_bus(6) xor I_16H; -- 16MH + s_6H3 <= s_6E_bus(7) xor s_5H_bus(3); -- c4 + s_4H6 <= s_6E_bus(6) xor I_8H; -- c3 + s_6H8 <= s_6E_bus(7) xor s_5H_bus(2); -- c2 + s_6H6 <= s_6E_bus(7) xor s_5H_bus(1); -- c1 + s_6H11 <= s_6E_bus(7) xor s_5H_bus(0); -- c0 + + -- chip 7E, 7T11 page 4 + U7E : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if I_SLOAD_n = '0' then + s_mhflip <= s_6E_bus(6); + O_MC <= s_6E_bus(3 downto 0); + end if; + end if; + end process; + + -- chip 6T9 page 4 + s_6T9 <= s_5H_bus(4) or I_SEL; + + -- chip 7D6 + s_7D6 <= s_5H_bus(7) and s_5H_bus(6) and s_5H_bus(5) and s_6T9; + + -- chip 7C6 page 4 + s_7C6 <= (not I_SLOAD_n) and s_7D6; + + -- chip 7T6 page 4 + s_7T6 <= s_mhflip or s_7C6; + + -- ROMs 8K, 8H, 8E in separate file + O_ROM_7JLM_ADDR <= s_7FH_bus & s_6H3 & s_4H6 & s_6H8 & s_6H6 & s_6H11; -- s_7FH_bus & c4 & c3 & c2 & c1 & c0 + O_ROM_7JLM_ENA <= '1'; -- ROM output always active + + s_mv_s1_s0 <= (s_mv_s1 & s_7T6); + -- chips 6J, 5J, 6K, 5K, 6L, 5L page 4 + shifters_pg4 : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + case s_mv_s1_s0 is + when "11" => -- load + s_shifter_6J_5J <= I_ROM_7JLM_DATA(23 downto 16); + s_shifter_6K_5K <= I_ROM_7JLM_DATA(15 downto 8); + s_shifter_6L_5L <= I_ROM_7JLM_DATA( 7 downto 0); + when "10" => -- shift left + s_shifter_6J_5J <= s_shifter_6J_5J(6 downto 0) & "0"; + s_shifter_6K_5K <= s_shifter_6K_5K(6 downto 0) & "0"; + s_shifter_6L_5L <= s_shifter_6L_5L(6 downto 0) & "0"; + when "01" => -- shift right + s_shifter_6J_5J <= "0" & s_shifter_6J_5J(7 downto 1); + s_shifter_6K_5K <= "0" & s_shifter_6K_5K(7 downto 1); + s_shifter_6L_5L <= "0" & s_shifter_6L_5L(7 downto 1); + when others => null; -- hold + end case; + end if; + end process; + + -- chip 6M page 4 + s_mv_s1 <= s_7C6 when s_mhflip = '1' else '1'; + O_MV <= ( s_shifter_6L_5L(0) & s_shifter_6K_5K(0) & s_shifter_6J_5J(0) ) when s_mhflip = '1' + else ( s_shifter_6L_5L(7) & s_shifter_6K_5K(7) & s_shifter_6J_5J(7) ); + +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/p5_overlay.vhd b/Arcade_MiST/Bomb Jack/rtl/p5_overlay.vhd new file mode 100644 index 00000000..cd89010b --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p5_overlay.vhd @@ -0,0 +1,103 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 5 schema - Sprite Poritioning ##### +-- ########################################################################### +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_unsigned.all; + +entity sprite_position is + port ( + I_CLK_12M : in std_logic; + I_CLK_6M_EN : in std_logic; + I_FLIP : in std_logic; + I_CONTRLDA_n : in std_logic; + I_CONTRLDB_n : in std_logic; + I_MHFLIP : in std_logic; + I_1V_r : in std_logic; + I_1V_n_r : in std_logic; + I_256H_r : in std_logic; + I_CTR : in std_logic_vector (7 downto 0); + I_MC : in std_logic_vector (3 downto 0); + I_MV : in std_logic_vector (2 downto 0); + O_OC : out std_logic_vector (3 downto 0); + O_OV : out std_logic_vector (2 downto 0) + ); +end sprite_position; + +architecture RTL of sprite_position is + signal s_bus_u1 : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_bus_u2 : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_clk_12M_n : std_logic := '0'; +begin + -- turns out it's critical that the BRAM runs off inverted 12M to create the + -- delay required by the other components running off 6M clock + -- rising edge of /12M must fall in the middle of each 6M half cycle or in other words + -- rising edge of /12M must not coincide with rising or falling edge of 6M + -- _ _ _ _ + -- /12M _| |_| |_| |_| |_ + -- ___ ___ + -- 6M ___| |___| |_ + s_clk_12M_n <= not I_CLK_12M; + + -- duplicate circuit on page 5 has been implemented as a module in order to simply reuse it + + -- chips 3C, 3D, 2C, 2D, 7B6, 1C6, 6C, 6D, 5C, 5D, 4C, 4D, 7B3, 7A3, 7A11 page 5 + -- these handle odd scan lines + u_odd : entity work.sprite_buff + port map ( + I_CLK_12M => s_clk_12M_n, + I_CLK_6M_EN => I_CLK_6M_EN, + I_1V => I_1V_n_r, + I_256H => I_256H_r, + I_FLIP => I_FLIP, + I_CTRL_CLEAR => I_CONTRLDA_n, + I_CTRL_LOAD => I_CONTRLDB_n, + I_CTR => I_CTR, + I_BUS(7) => I_MHFLIP, + I_BUS(6 downto 3) => I_MC, + I_BUS(2 downto 0) => I_MV, + O_BUS => s_bus_u1 + ); + + -- chips 3A, 3B, 2A, 2B, 7B8, 1C8, 6A, 6B, 5A, 5B, 4A, 4B, 7B11, 7A6, 7A8 page 5 + -- these handle even scan lines + u_even : entity work.sprite_buff + port map ( + I_CLK_12M => s_clk_12M_n, + I_CLK_6M_EN => I_CLK_6M_EN, + I_1V => I_1V_r, + I_256H => I_256H_r, + I_FLIP => I_FLIP, + I_CTRL_CLEAR => I_CONTRLDB_n, + I_CTRL_LOAD => I_CONTRLDA_n, + I_CTR => I_CTR, + I_BUS(7) => I_MHFLIP, + I_BUS(6 downto 3) => I_MC, + I_BUS(2 downto 0) => I_MV, + O_BUS => s_bus_u2 + ); + + -- chips 1A, 1B page 5 + O_OC <= + s_bus_u1(6 downto 3) when (I_1V_r = '0') else + s_bus_u2(6 downto 3); + + O_OV <= + s_bus_u1(2 downto 0) when (I_1V_r = '0') else + s_bus_u2(2 downto 0); + +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/p6_char_gen.vhd b/Arcade_MiST/Bomb Jack/rtl/p6_char_gen.vhd new file mode 100644 index 00000000..42a22f6a --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p6_char_gen.vhd @@ -0,0 +1,178 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 6 schema - Character Generator ##### +-- ########################################################################### +library ieee; + use ieee.std_logic_1164.all; + +entity char_gen is + port ( + I_CLK_6M_EN : in std_logic; + I_CLK_12M : in std_logic; + I_CS_9000_n : in std_logic; + I_MEWR_n : in std_logic; + I_CMPBLK_n : in std_logic; + I_FLIP : in std_logic; + I_SS : in std_logic; + I_SL1_n : in std_logic; + I_SL2_n : in std_logic; + I_SLOAD_n : in std_logic; + I_6LM_BUS : in std_logic_vector (10 downto 0); + I_DB : in std_logic_vector ( 7 downto 0); + I_AB : in std_logic_vector (10 downto 0); + I_ROM_8KHE_DATA : in std_logic_vector (23 downto 0); + I_6P_BUS : in std_logic_vector ( 2 downto 0); + -- + O_SV : out std_logic_vector ( 2 downto 0); + O_SC : out std_logic_vector ( 3 downto 0) := (others => '0'); + O_DB : out std_logic_vector ( 7 downto 0) := (others => '0'); + O_ROM_8KHE_ADDR : out std_logic_vector (12 downto 0); + O_ROM_8KHE_ENA : out std_logic + ); +end char_gen; + +architecture RTL of char_gen is + +-- Page 6 + signal s_9000_rd_n : std_logic := '0'; + signal s_CLK_12M_n : std_logic := '0'; + signal s_4M12 : std_logic := '0'; + signal s_6N8 : std_logic := '0'; + signal s_6P11 : std_logic := '0'; + signal s_6P3 : std_logic := '0'; + signal s_6P6 : std_logic := '0'; + signal s_6P8 : std_logic := '0'; + signal s_6LM_wr : std_logic := '0'; + signal s_sv_s1 : std_logic := '0'; + signal s_sv_s1_s0 : std_logic_vector( 1 downto 0) := (others => '0'); + signal s_6LM_addr : std_logic_vector(10 downto 0) := (others => '0'); + signal s_6LM_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_4L_bus : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_5L_bus : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_shifter_7J_7K : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_shifter_7F_7H : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_shifter_7D_7E : std_logic_vector( 7 downto 0) := (others => '0'); +begin + + O_DB <= s_6LM_data; -- when s_6LM_wr = '1' else (others => 'Z'); + s_CLK_12M_n <= not I_CLK_12M; + + -- chips 3L, 2R6, 8C6, 6N11 page 6 moved to top.vhd output data bus mux + + -- chip 6N3, 6K4 page 6 + s_6LM_wr <= not (I_MEWR_n or I_CS_9000_n or I_SS); -- inverted because our BRAM WR is active high + + -- chips 6H, 6J, 6K page 6 + s_6LM_addr <= I_AB(10 downto 0) when I_SS = '0' else I_6LM_BUS; + + -- chip 6LM page 6 +-- RAM_6LM : RAMB16_S9 +-- port map ( +-- do => s_6LM_data, +-- dop => open, +-- addr => s_6LM_addr, +-- clk => s_CLK_12M_n, -- due to T80 early read in T3 state, this 2x clock is required here +-- di => I_DB, +-- dip => "0", +-- en => '1', +-- ssr => '0', +-- we => s_6LM_wr +-- ); + + RAM_6LM : entity work.gen_ram + generic map( + dWidth => 8, + aWidth => 11) + port map( + clk => s_CLK_12M_n, + we => s_6LM_wr, + addr => s_6LM_addr, + d => I_DB, + q => s_6LM_data + ); + + -- chip 5L page 6 + process(I_SL1_n) + begin + if rising_edge(I_SL1_n) then + s_5L_bus <= s_6LM_data; + end if; + end process; + + -- chip 4L page 6 + process(I_SL2_n) + begin + if rising_edge(I_SL2_n) then + s_4L_bus <= s_6LM_data; + end if; + end process; + + -- chip 6P3, 6P8, 6P11 page 6 + s_6P3 <= I_6P_BUS(2) xor s_4L_bus(7); -- T2 + s_6P8 <= I_6P_BUS(1) xor s_4L_bus(7); -- T1 + s_6P11 <= I_6P_BUS(0) xor s_4L_bus(7); -- T0 + + -- chip 4M, 6N6 page 6 + U4M : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if I_SLOAD_n = '0' then + s_4M12 <= s_4L_bus(6); + O_SC <= s_4L_bus(3 downto 0); + end if; + end if; + end process; + + -- ROMs 8K, 8H, 8E in separate file + O_ROM_8KHE_ADDR <= s_4L_bus(5 downto 4) & s_5L_bus & s_6P3 & s_6P8 & s_6P11; + O_ROM_8KHE_ENA <= I_CMPBLK_n; -- inverted because our BRAMs have active high EN + + s_sv_s1_s0 <= (s_sv_s1 & s_6N8); + + -- chips 7J, 7K, 7F, 7H, 7D, 7E page 6 + shifters_pg6 : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + case s_sv_s1_s0 is + when "11" => -- load + s_shifter_7J_7K <= I_ROM_8KHE_DATA(23 downto 16); + s_shifter_7F_7H <= I_ROM_8KHE_DATA(15 downto 8); + s_shifter_7D_7E <= I_ROM_8KHE_DATA( 7 downto 0); + when "10" => -- shift left + s_shifter_7J_7K <= s_shifter_7J_7K(6 downto 0) & "0"; + s_shifter_7F_7H <= s_shifter_7F_7H(6 downto 0) & "0"; + s_shifter_7D_7E <= s_shifter_7D_7E(6 downto 0) & "0"; + when "01" => -- shift right + s_shifter_7J_7K <= "0" & s_shifter_7J_7K(7 downto 1); + s_shifter_7F_7H <= "0" & s_shifter_7F_7H(7 downto 1); + s_shifter_7D_7E <= "0" & s_shifter_7D_7E(7 downto 1); + when others => null; -- hold + end case; + end if; + end process; + + -- chip 6P6 page 6 + s_6P6 <= I_FLIP xor s_4M12; + + -- chip 6N8 page 6 + s_6N8 <= (not I_SLOAD_n) or s_6P6; + + -- chip 6F page 6 + s_sv_s1 <= (not I_SLOAD_n) when s_6P6 = '1' else '1'; + O_SV <= ( s_shifter_7D_7E(0) & s_shifter_7F_7H(0) & s_shifter_7J_7K(0) ) when s_6P6 = '1' + else ( s_shifter_7D_7E(7) & s_shifter_7F_7H(7) & s_shifter_7J_7K(7) ); + +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/p7_bgnd_tiles.vhd b/Arcade_MiST/Bomb Jack/rtl/p7_bgnd_tiles.vhd new file mode 100644 index 00000000..1a2017dd --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p7_bgnd_tiles.vhd @@ -0,0 +1,155 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 7 schema - Background Image Selector ##### +-- ########################################################################### +library ieee; +use ieee.std_logic_1164.all; + +entity bgnd_tiles is + port ( + I_CLK_6M_EN : in std_logic; + I_CS_9E00_n : in std_logic; + I_MEWR_n : in std_logic; + I_CMPBLK_n : in std_logic; + I_SLOAD_n : in std_logic; + I_SL2_n : in std_logic; + I_FLIP : in std_logic; + I_4P_BUS : in std_logic_vector ( 8 downto 0); + I_T_BUS : in std_logic_vector ( 4 downto 0); + I_DB : in std_logic_vector ( 4 downto 0); + I_ROM_4P_DATA : in std_logic_vector ( 7 downto 0); + I_ROM_8RNL_DATA : in std_logic_vector (23 downto 0); + -- + O_ROM_4P_ENA : out std_logic; + O_ROM_8RNL_ENA : out std_logic; + O_ROM_4P_ADDR : out std_logic_vector (12 downto 0); + O_ROM_8RNL_ADDR : out std_logic_vector (12 downto 0); + O_BC : out std_logic_vector ( 3 downto 0) := (others => '0'); + O_BV : out std_logic_vector ( 2 downto 0) := (others => '0') + ); +end bgnd_tiles; + +architecture RTL of bgnd_tiles is + +-- Page 7 + signal s_shifter_7R_7S : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_shifter_7N_7P : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_shifter_7L_7M : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_6S_bus : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_4S_bus : std_logic_vector( 4 downto 0) := (others => '0'); + signal s_kill : std_logic := '0'; + signal s_5S15 : std_logic := '0'; + signal s_9e00_wr_n : std_logic := '0'; + signal s_5R6 : std_logic := '0'; + signal s_6R3 : std_logic := '0'; + signal s_6R6 : std_logic := '0'; + signal s_6R8 : std_logic := '0'; + signal s_6R11 : std_logic := '0'; +-- signal s_5P8 : std_logic := '0'; + signal s_5P3 : std_logic := '0'; + signal s_5R3 : std_logic := '0'; + signal s_bv_s1_s0 : std_logic_vector( 1 downto 0) := (others => '0'); + signal s_bv_s1 : std_logic := '0'; + +begin + -- chip 5P6 page 7 + s_9e00_wr_n <= I_CS_9E00_n or I_MEWR_n; + + -- chip 4S page 7 + U4S : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if s_9e00_wr_n= '0' then + s_4S_bus <= I_DB; + end if; + end if; + end process; + + -- chip 5R8 page 7 + s_kill <= not s_4S_bus(4); + + -- chip 6S page 7 + U6S7 : process(I_SL2_n) + begin + if rising_edge(I_SL2_n) then + s_6S_bus <= I_ROM_4P_DATA; + end if; + end process; + + -- chips 6R, 5R11, 5P11, 5R6 page 7 + -- s_5R11 just a buffered copy of I_ROM_4P_DATA(7) + -- s_5P11 just a buffered copy of I_ROM_4P_DATA(6) + s_6R6 <= I_T_BUS(4) xor I_ROM_4P_DATA(7); -- T2 + s_6R8 <= I_T_BUS(3) xor I_ROM_4P_DATA(7); -- T1 + s_6R11 <= I_T_BUS(2) xor I_ROM_4P_DATA(7); -- T0 + s_6R3 <= I_T_BUS(1) xor I_ROM_4P_DATA(7); -- T4 + s_5R6 <= I_T_BUS(0) xor I_ROM_4P_DATA(6); -- T3 + + -- ROMs 4P, 8R, 8N, 8L in separate file + O_ROM_4P_ADDR <= s_4S_bus(3 downto 0) & I_4P_BUS; + O_ROM_4P_ENA <= I_CMPBLK_n; -- because unlike the real ROMs with active low CS, we're active high CS + + O_ROM_8RNL_ADDR <= s_6S_bus & s_6R3 & s_5R6 & s_6R6 & s_6R8 & s_6R11; -- bus & T4 & T3 & T2 & T1 & T0 + O_ROM_8RNL_ENA <= I_CMPBLK_n; -- because unlike the real ROMs with active low CS, we're active high CS + + s_bv_s1_s0 <= s_bv_s1 & s_5P3; + -- chips 7R, 7S, 7N, 7P, 7L, 7M page 7 + shifters_pg7 : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + case s_bv_s1_s0 is + when "11" => -- load + s_shifter_7R_7S <= I_ROM_8RNL_DATA(23 downto 16); -- 8R + s_shifter_7N_7P <= I_ROM_8RNL_DATA(15 downto 8); -- 8N + s_shifter_7L_7M <= I_ROM_8RNL_DATA( 7 downto 0); -- 8L + when "10" => -- shift left + s_shifter_7R_7S <= s_shifter_7R_7S(6 downto 0) & "0"; + s_shifter_7N_7P <= s_shifter_7N_7P(6 downto 0) & "0"; + s_shifter_7L_7M <= s_shifter_7L_7M(6 downto 0) & "0"; + when "01" => -- shift right + s_shifter_7R_7S <= "0" & s_shifter_7R_7S(7 downto 1); + s_shifter_7N_7P <= "0" & s_shifter_7N_7P(7 downto 1); + s_shifter_7L_7M <= "0" & s_shifter_7L_7M(7 downto 1); + when others => null; -- hold + end case; + end if; + end process; + + -- chip 5P8 page 7 +-- s_5P8 <= I_CLK_6M_EN or I_SLOAD_n; + + -- chip 5S page 7 + U5S : process(I_SLOAD_n) + begin + if rising_edge(I_SLOAD_n) then + s_5S15 <= I_ROM_4P_DATA(6); + O_BC <= I_ROM_4P_DATA(3 downto 0); + end if; + end process; + + -- chip 5R3 page 7 + s_5R3 <= I_FLIP xor s_5S15; + + -- chip 5P3 page 7 + s_5P3 <= (not I_SLOAD_n) or s_5R3; + + -- chip 5N page 7 + s_bv_s1 <= ( ( (not s_kill) and (not s_5R3) ) or ( (not s_kill) and (s_5R3) and (not I_SLOAD_n) ) ); + O_BV(2) <= ( ( (not s_kill) and (not s_5R3) and (s_shifter_7L_7M(7)) ) or ( (not s_kill) and (s_5R3) and (s_shifter_7L_7M(0)) ) ); + O_BV(1) <= ( ( (not s_kill) and (not s_5R3) and (s_shifter_7N_7P(7)) ) or ( (not s_kill) and (s_5R3) and (s_shifter_7N_7P(0)) ) ); + O_BV(0) <= ( ( (not s_kill) and (not s_5R3) and (s_shifter_7R_7S(7)) ) or ( (not s_kill) and (s_5R3) and (s_shifter_7R_7S(0)) ) ); + +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/p8_palette.vhd b/Arcade_MiST/Bomb Jack/rtl/p8_palette.vhd new file mode 100644 index 00000000..39680dd8 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p8_palette.vhd @@ -0,0 +1,191 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +-- ########################################################################### +-- ##### PAGE 8 schema - Palette RAM ##### +-- ########################################################################### +library ieee; + use ieee.std_logic_1164.all; + +entity palette is + port ( + I_CLK_6M_EN : in std_logic; + I_CS_9C00_n : in std_logic; + I_MEWR_n : in std_logic; + I_MERD_n : in std_logic; + I_CMPBLK_n_r : in std_logic; + I_VBLANK_n : in std_logic; + I_OC : in std_logic_vector (3 downto 0); + I_OV : in std_logic_vector (2 downto 0); + I_SC : in std_logic_vector (3 downto 0); + I_SV : in std_logic_vector (2 downto 0); + I_BC : in std_logic_vector (3 downto 0); + I_BV : in std_logic_vector (2 downto 0); + I_AB : in std_logic_vector (8 downto 0); + I_DB : in std_logic_vector (7 downto 0); + -- + O_DB : out std_logic_vector (7 downto 0); + O_R : out std_logic_vector (3 downto 0); + O_G : out std_logic_vector (3 downto 0); + O_B : out std_logic_vector (3 downto 0) + ); +end palette; + +architecture RTL of palette is +-- Page 8 + signal s_color_addr : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_5E_in : std_logic_vector( 6 downto 0) := (others => '0'); + signal s_5E_out : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_5M8 : std_logic := '0'; + signal s_5M12 : std_logic := '0'; + signal s_5M6 : std_logic := '0'; + signal s_8G6 : std_logic := '0'; + signal s_9c00_rd_n : std_logic := '1'; + signal s_9c00_wr : std_logic := '0'; + signal s_9c00_wr_n : std_logic := '1'; + signal s_9c01_rd_n : std_logic := '1'; + signal s_9c01_wr : std_logic := '0'; + signal s_9c01_wr_n : std_logic := '1'; + signal s_red : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_grn : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_blu : std_logic_vector( 3 downto 0) := (others => '0'); + signal s_open : std_logic_vector( 3 downto 0) := (others => '0'); +begin + -- chip 5M page 8 + s_5M8 <= not ( I_OV(0) or I_OV(1) or I_OV(2) ); + s_5M12 <= not ( I_SV(0) or I_SV(1) or I_SV(2) ); + s_5M6 <= not ( I_BV(0) or I_BV(1) or I_BV(2) ); + +-- X s_5M6 s_5M12 s_5M8 B A +-- H H H H H H ??????????? +-- X L H H H L I_BC & I_BV +-- X X L H L H I_SC & I_SV +-- X X X L L L I_OC & I_OV + + -- chips 5F, 5H, 5J, 5K, 3M, 5M12, 5M8, 5M6 page 8 + s_5E_in <= -- priority encoder + (I_OC & I_OV) when ( s_5M8 = '0') else + (I_SC & I_SV) when ( ( s_5M8 = '1') and (s_5M12 = '0') ) else + (I_BC & I_BV) when ( ( s_5M8 = '1') and (s_5M12 = '1') and (s_5M6 = '0') ) else + (others => '0'); + + -- chip 8G page 8 + s_8G6 <= I_CMPBLK_n_r or s_5E_out(0); + + -- chips 5E, 8G6 page 8 + U5E : process(I_CLK_6M_EN, s_8G6) + begin + if s_8G6 = '0' then + s_5E_out <= (others => '0'); + elsif rising_edge(I_CLK_6M_EN) then + s_5E_out <= s_5E_in & I_CMPBLK_n_r; + end if; + end process; + + -- chips 6D, 6F page 8 + s_color_addr <= I_AB(8 downto 1) when (I_CS_9C00_n = '0') else ("0" & s_5E_out(7 downto 1)) ; + + -- chip 8D page 8 + s_9c00_rd_n <= ( I_CS_9C00_n or I_MERD_n or ( I_AB(0)) ); + s_9c00_wr_n <= ( I_CS_9C00_n or I_MEWR_n or ( I_AB(0)) ); + s_9c00_wr <= not s_9c00_wr_n; + s_9c01_rd_n <= ( I_CS_9C00_n or I_MERD_n or (not I_AB(0)) ); + s_9c01_wr_n <= ( I_CS_9C00_n or I_MEWR_n or (not I_AB(0)) ); + s_9c01_wr <= not s_9c01_wr_n; + + -- these are the RGB color palette RAMs at base address 9C00 + -- even addresses access red bits 0-3 and green bits 4-7 + -- odd addresses access blue bits 0-3, bits 4-7 unused + + -- chips 6A, 6B page 8 +-- ram_6AB : RAMB16_S9 +-- port map ( +-- do(7 downto 4) => s_grn, +-- do(3 downto 0) => s_red, +-- dop => open, +-- addr(10 downto 9) => "00", +-- addr(8 downto 1) => s_color_addr, +-- addr(0) => '0', +-- clk => I_CLK_6M_EN, +-- di => I_DB, +-- dip => "0", +-- ssr => '0', +-- we => s_9c00_wr +-- ); + + ram_6AB : entity work.gen_ram + generic map( + dWidth => 8, + aWidth => 8) + port map( + clk => I_CLK_6M_EN, + we => s_9c00_wr, + addr => s_color_addr, + d => I_DB, + q(7 downto 4) => s_grn, + q(3 downto 0) => s_red + ); + + -- chip 6C page 8 +-- ram_6C : RAMB16_S9 +-- port map ( +-- do(7 downto 4) => s_open, +-- do(3 downto 0) => s_blu, +-- dop => open, +-- addr(10 downto 9) => "00", +-- addr(8 downto 1) => s_color_addr, +-- addr(0) => '0', +-- clk => I_CLK_6M_EN, +-- di => I_DB, +-- dip => "0", +-- en => '1', +-- ssr => '0', +-- we => s_9c01_wr +-- ); + + ram_6C : entity work.gen_ram + generic map( + dWidth => 8, + aWidth => 8) + port map( + clk => I_CLK_6M_EN, + we => s_9c01_wr, + addr => s_color_addr, + d => I_DB, + q(7 downto 4) => s_open, + q(3 downto 0) => s_blu + ); + + -- chips 7A, 8B page 8 + U7A8B : process(I_CLK_6M_EN, I_VBLANK_n) + begin + if (I_VBLANK_n = '0') then + O_R <= (others => '0'); + O_G <= (others => '0'); + O_B <= (others => '0'); + elsif rising_edge(I_CLK_6M_EN) then + O_R <= s_red; + O_G <= s_grn; + O_B <= s_blu; + end if; + end process; + + -- chips 7B, 7C, 8C11, 8C8 page 8 output data bus muxes + O_DB <= + -- chip 7B, 8C11 page 8 + (s_grn & s_red) when (s_9c00_rd_n = '0') else + -- chip 7C, 8C8 page 8 + (s_open & s_blu) when (s_9c01_rd_n = '0') else + (others => '0'); +end RTL; diff --git a/Arcade_MiST/Bomb Jack/rtl/p9_audio_cpu.vhd b/Arcade_MiST/Bomb Jack/rtl/p9_audio_cpu.vhd new file mode 100644 index 00000000..45711e36 --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/p9_audio_cpu.vhd @@ -0,0 +1,205 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-- ########################################################################### +-- ##### PAGE 9 schema - CPU + RAM + ROM + glue logic ##### +-- ########################################################################### + +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_unsigned.all; + use ieee.std_logic_arith.all; + +--use work.bj_package.all; + +entity audio is + port ( + I_RESET_n : in std_logic; + I_CLK_3M : in std_logic; + I_VSYNC_n : in std_logic; + I_CS_B800_n : in std_logic; + I_MERW_n : in std_logic; + I_DB_CPU : in std_logic_vector( 7 downto 0); + I_SD : in std_logic_vector( 7 downto 0); + O_SD : out std_logic_vector( 7 downto 0); + O_SA0 : out std_logic; + O_PSG1_n : out std_logic; + O_PSG2_n : out std_logic; + O_PSG3_n : out std_logic; + O_SWR_n : out std_logic; + O_SRD_n : out std_logic + ); +end audio; + +architecture RTL of audio is + signal cpu_addr : std_logic_vector(15 downto 0) := (others => '0'); + signal cpu_data_in : std_logic_vector( 7 downto 0) := (others => '0'); + signal cpu_data_out : std_logic_vector( 7 downto 0) := (others => '0'); + signal rom_3H_data : std_logic_vector( 7 downto 0) := (others => '0'); +-- signal rom_3J_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_2L_bus : std_logic_vector( 7 downto 0) := (others => '0'); + signal ram_data : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_CLK_3M_n : std_logic := '0'; + signal s_b800_wr_n : std_logic := '1'; + signal s_60H_n : std_logic := '1'; + signal s_sram : std_logic := '0'; + signal s_srom1 : std_logic := '0'; +-- signal s_srom2 : std_logic := '0'; + signal s_srd_n : std_logic := '1'; + signal s_swr : std_logic := '0'; + signal s_swr_n : std_logic := '1'; + signal s_mreq_n : std_logic := '1'; + signal s_iorq_n : std_logic := '1'; + signal s_2F3 : std_logic := '0'; + signal s_2F6 : std_logic := '0'; + signal s_2J6_n : std_logic := '1'; + signal s_2J8_n : std_logic := '1'; + signal s_2M3_n : std_logic := '1'; + +begin + -- outputs to PSG board + O_SD <= cpu_data_out; + O_SA0 <= cpu_addr(0); + O_SWR_n <= s_swr_n; + O_SRD_n <= s_srd_n; + + -- PSG selector + O_PSG3_n <= not ( (not s_iorq_n) and ( cpu_addr(7)) and (not cpu_addr(4)) ); + O_PSG2_n <= not ( (not s_iorq_n) and (not cpu_addr(7)) and ( cpu_addr(4)) ); + O_PSG1_n <= not ( (not s_iorq_n) and (not cpu_addr(7)) and (not cpu_addr(4)) ); + + s_CLK_3M_n <= not I_CLK_3M; + s_swr <= not s_swr_n; + + -- chip 3N6 page 2 + s_b800_wr_n <= I_MERW_n or I_CS_B800_n; -- /B800H on schema page 2 + + -- chip 5D page 9 + s_60H_n <= not ( (not s_mreq_n) and ( cpu_addr(14)) and ( cpu_addr(13)) ); + -- we actually need these inverted due to active high chip selects + s_sram <= ( (not s_mreq_n) and ( cpu_addr(14)) and (not cpu_addr(13)) ); +-- s_srom2 <= ( (not s_mreq_n) and (not cpu_addr(14)) and ( cpu_addr(13)) ); + s_srom1 <= ( (not s_mreq_n) and (not cpu_addr(14)) and (not cpu_addr(13)) ); + + -- chip 2M3 + s_2M3_n <= I_RESET_n and s_60H_n; + + -- chip 2F3 + s_2F3 <= s_srd_n or s_60H_n; + + -- chip 2F6 + s_2F6 <= I_CLK_3M or s_2J6_n; + + -- chip 2J6 page 9 + U2J6 : process(s_2F3, s_2F6) + begin + if s_2F6 = '0' then + s_2J6_n <= '1'; + elsif rising_edge(s_2F3) then + s_2J6_n <= '0'; + end if; + end process; + + -- chip 2J8 page 9 + -- F/F clock not labeled on schema, determined to be /vsync + U2J8 : process(I_VSYNC_n, s_2M3_n) + begin + if s_2M3_n = '0' then + s_2J8_n <= '1'; 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Please refer to the +//applicable agreement for further details. + + +// synopsys translate_off +`timescale 1 ps / 1 ps +// synopsys translate_on +module pll ( + areset, + inclk0, + c0, + c1, + c2, + c3, + locked); + + input areset; + input inclk0; + output c0; + output c1; + output c2; + output c3; + output locked; +`ifndef ALTERA_RESERVED_QIS +// synopsys translate_off +`endif + tri0 areset; +`ifndef ALTERA_RESERVED_QIS +// synopsys translate_on +`endif + + wire [4:0] sub_wire0; + wire sub_wire3; + wire [0:0] sub_wire8 = 1'h0; + wire [2:2] sub_wire5 = sub_wire0[2:2]; + wire [0:0] sub_wire4 = sub_wire0[0:0]; + wire [3:3] sub_wire2 = sub_wire0[3:3]; + wire [1:1] sub_wire1 = sub_wire0[1:1]; + wire c1 = sub_wire1; + wire c3 = sub_wire2; + wire locked = sub_wire3; + wire c0 = sub_wire4; + wire c2 = sub_wire5; + wire sub_wire6 = inclk0; + wire [1:0] sub_wire7 = {sub_wire8, sub_wire6}; + + altpll altpll_component ( + .areset (areset), + .inclk (sub_wire7), + .clk (sub_wire0), + .locked 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X"F0",X"F0",X"F0",X"70",X"70",X"F0",X"F8",X"FE",X"18",X"31",X"31",X"18",X"0C",X"06",X"3F",X"3F", + X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"3F",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", + X"81",X"F3",X"F3",X"81",X"F1",X"00",X"00",X"FF",X"02",X"E7",X"E7",X"02",X"E3",X"00",X"00",X"FF", + X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", + X"07",X"C6",X"C5",X"07",X"C7",X"04",X"07",X"FF",X"0D",X"7F",X"FF",X"E3",X"01",X"00",X"E0",X"FE", + X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FC",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", + X"E0",X"E0",X"FF",X"FF",X"3F",X"00",X"02",X"02",X"00",X"09",X"FB",X"F7",X"D3",X"06",X"07",X"AB", + X"CB",X"FF",X"FF",X"FF",X"FF",X"DF",X"AF",X"3D",X"C5",X"E1",X"C2",X"61",X"A9",X"C4",X"D0",X"B2", + X"C5",X"F0",X"F8",X"D0",X"58",X"E9",X"F0",X"E3",X"FC",X"BA",X"1D",X"2C",X"2A",X"44",X"C6",X"E0", + X"F1",X"B9",X"A8",X"D0",X"89",X"EC",X"BD",X"EF",X"92",X"E0",X"50",X"80",X"24",X"00",X"60",X"28", + X"FD",X"F7",X"FF",X"FE",X"FB",X"FF",X"FE",X"FF",X"91",X"60",X"B4",X"C0",X"11",X"C8",X"F4",X"A2", + X"FF",X"FF",X"FF",X"FF",X"FE",X"FF",X"FF",X"FF",X"58",X"C4",X"B9",X"D0",X"EC",X"C9",X"BA",X"ED", + X"FF",X"FC",X"FE",X"FE",X"FF",X"FE",X"FF",X"FF",X"EA",X"FC",X"E9",X"7A",X"1C",X"DA",X"1D",X"4C", + X"FF",X"FE",X"FF",X"FD",X"FF",X"FB",X"FE",X"FD",X"89",X"86",X"EA",X"90",X"55",X"E2",X"B0",X"C9", + X"FD",X"FE",X"FD",X"FA",X"FC",X"FE",X"FC",X"FB",X"6A",X"88",X"24",X"91",X"04",X"8A",X"C8",X"85", + X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"D0",X"45",X"D8",X"B5",X"EA",X"FE",X"FF",X"FF", + X"B0",X"04",X"A0",X"68",X"80",X"20",X"A1",X"94",X"07",X"47",X"66",X"2F",X"65",X"EE",X"C7",X"B6", + X"41",X"03",X"95",X"97",X"4F",X"9F",X"15",X"BE",X"C7",X"CB",X"C1",X"AD",X"D2",X"68",X"91",X"C8", + X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"F5",X"FE",X"FB",X"FE",X"FF",X"FD",X"FF",X"FF", + X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FE",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", + X"C8",X"E2",X"94",X"F1",X"68",X"AA",X"D0",X"E5",X"8D",X"07",X"8F",X"5A",X"1C",X"39",X"0A",X"3E", + X"40",X"D8",X"88",X"5D",X"BF",X"BF",X"FF",X"FF",X"74",X"BD",X"FE",X"FD",X"FE",X"FB",X"FF",X"FF", + X"1F",X"1F",X"8B",X"57",X"03",X"03",X"85",X"16",X"54",X"88",X"C1",X"90",X"60",X"80",X"12",X"A0", + X"8E",X"1E",X"BF",X"36",X"7F",X"5F",X"3E",X"2B",X"08",X"80",X"54",X"82",X"C8",X"94",X"E4",X"B0", + X"C7",X"6F",X"CF",X"87",X"43",X"83",X"88",X"23",X"7A",X"DC",X"F5",X"EA",X"FD",X"78",X"D0",X"01", + X"87",X"06",X"17",X"B7",X"3F",X"F7",X"F6",X"3F",X"54",X"A0",X"D4",X"A1",X"43",X"97",X"87",X"57", + X"07",X"0B",X"17",X"8E",X"1F",X"0F",X"1F",X"2E",X"AA",X"40",X"94",X"A0",X"48",X"B0",X"04",X"A1", + X"9F",X"1F",X"8E",X"1F",X"0F",X"07",X"0B",X"07",X"50",X"84",X"D0",X"84",X"40",X"A9",X"C0",X"70", + X"4F",X"0F",X"8F",X"07",X"07",X"03",X"83",X"02",X"A8",X"58",X"D2",X"E0",X"B4",X"E0",X"48",X"B0", + X"00",X"81",X"43",X"01",X"03",X"87",X"03",X"07",X"F9",X"C0",X"AA",X"A8",X"D2",X"48",X"E4",X"98", + X"88",X"28",X"41",X"EA",X"30",X"7C",X"39",X"7C",X"0A",X"1D",X"0E",X"1E",X"3A",X"1C",X"3D",X"52", + X"28",X"BC",X"1A",X"3C",X"9E",X"6E",X"14",X"88",X"1C",X"9F",X"3C",X"1E",X"3D",X"1E",X"8F",X"0E", + X"87",X"8B",X"47",X"AF",X"27",X"4F",X"E3",X"45",X"A8",X"62",X"E4",X"56",X"CC",X"98",X"F4",X"F8", + X"73",X"E9",X"74",X"30",X"70",X"1A",X"90",X"42",X"DA",X"ED",X"FA",X"D4",X"52",X"28",X"80",X"20", + X"43",X"61",X"23",X"71",X"28",X"70",X"E4",X"38",X"F7",X"E2",X"F9",X"F0",X"F9",X"EB",X"B7",X"55", + X"70",X"65",X"B4",X"7B",X"51",X"28",X"38",X"11",X"2E",X"1D",X"1D",X"4C",X"08",X"A0",X"00",X"00", + X"DA",X"E3",X"C2",X"ED",X"D2",X"CB",X"90",X"FD",X"00",X"24",X"08",X"05",X"04",X"02",X"00",X"40", + X"B8",X"FC",X"F3",X"7B",X"E7",X"7B",X"2F",X"0F",X"C0",X"A0",X"02",X"40",X"A0",X"50",X"94",X"EA", + X"00",X"24",X"88",X"0D",X"1A",X"8C",X"5E",X"1D",X"8D",X"47",X"16",X"0D",X"06",X"0F",X"16",X"0C", + X"0E",X"9D",X"0D",X"1E",X"88",X"2C",X"04",X"80",X"5E",X"36",X"3D",X"66",X"73",X"C1",X"A0",X"40", + X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00", + X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00"); +begin +process(clk) +begin + if rising_edge(clk) then + data <= rom_data(to_integer(unsigned(addr))); + end if; +end process; +end architecture; diff --git a/Arcade_MiST/Bomb Jack/rtl/sdram.sv b/Arcade_MiST/Bomb Jack/rtl/sdram.sv new file mode 100644 index 00000000..49ea563d --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/sdram.sv @@ -0,0 +1,343 @@ +// +// sdram.v +// +// sdram controller implementation for the MiST board +// https://github.com/mist-devel/mist-board +// +// Copyright (c) 2013 Till Harbaum +// Copyright (c) 2019 Gyorgy Szombathelyi +// +// This source file is free software: you can redistribute it and/or modify +// it under the terms of the GNU General Public License as published +// by the Free Software Foundation, either version 3 of the License, or +// (at your option) any later version. +// +// This source file is distributed in the hope that it will be useful, +// but WITHOUT ANY WARRANTY; without even the implied warranty of +// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the +// GNU General Public License for more details. +// +// You should have received a copy of the GNU General Public License +// along with this program. If not, see . +// + +module sdram ( + + // interface to the MT48LC16M16 chip + inout reg [15:0] SDRAM_DQ, // 16 bit bidirectional data bus + output reg [12:0] SDRAM_A, // 13 bit multiplexed address bus + output reg SDRAM_DQML, // two byte masks + output reg SDRAM_DQMH, // two byte masks + output reg [1:0] SDRAM_BA, // two banks + output SDRAM_nCS, // a single chip select + output SDRAM_nWE, // write enable + output SDRAM_nRAS, // row address select + output SDRAM_nCAS, // columns address select + + // cpu/chipset interface + input init_n, // init signal after FPGA config to initialize RAM + input clk, // sdram clock + + input port1_req, + output reg port1_ack, + input port1_we, + input [23:1] port1_a, + input [1:0] port1_ds, + input [15:0] port1_d, + output reg [15:0] port1_q, + + input [16:1] cpu1_addr, + output reg [15:0] cpu1_q, + input [16:1] cpu2_addr, + output reg [15:0] cpu2_q, + + input port2_req, + output reg port2_ack, + input port2_we, + input [23:1] port2_a, + input [1:0] port2_ds, + input [15:0] port2_d, + output reg [31:0] port2_q, + + input [16:2] sp_addr, + output reg [31:0] sp_q +); + +localparam RASCAS_DELAY = 3'd2; // tRCD=20ns -> 2 cycles@<100MHz +localparam BURST_LENGTH = 3'b001; // 000=1, 001=2, 010=4, 011=8 +localparam ACCESS_TYPE = 1'b0; // 0=sequential, 1=interleaved +localparam CAS_LATENCY = 3'd2; // 2/3 allowed +localparam OP_MODE = 2'b00; // only 00 (standard operation) allowed +localparam NO_WRITE_BURST = 1'b1; // 0= write burst enabled, 1=only single access write + +localparam MODE = { 3'b000, NO_WRITE_BURST, OP_MODE, CAS_LATENCY, ACCESS_TYPE, BURST_LENGTH}; + +// 64ms/8192 rows = 7.8us -> 842 cycles@108MHz +localparam RFRSH_CYCLES = 10'd842; + +// --------------------------------------------------------------------- +// ------------------------ cycle state machine ------------------------ +// --------------------------------------------------------------------- + +/* + SDRAM state machine for 2 bank interleaved access + 1 word burst, CL2 +cmd issued registered + 0 RAS0 cas1 - data0 read burst terminated + 1 ras0 + 2 data1 returned + 3 CAS0 data1 returned + 4 RAS1 cas0 + 5 ras1 + 6 CAS1 data0 returned +*/ + +localparam STATE_RAS0 = 3'd0; // first state in cycle +localparam STATE_RAS1 = 3'd4; // Second ACTIVE command after RAS0 + tRRD (15ns) +localparam STATE_CAS0 = STATE_RAS0 + RASCAS_DELAY + 1'd1; // CAS phase - 3 +localparam STATE_CAS1 = STATE_RAS1 + RASCAS_DELAY; // CAS phase - 6 +localparam STATE_READ0 = 3'd0;// STATE_CAS0 + CAS_LATENCY + 2'd2; // 7 +localparam STATE_READ1 = 3'd3; +localparam STATE_DS1b = 3'd0; +localparam STATE_READ1b = 3'd4; +localparam STATE_LAST = 3'd6; + +reg [2:0] t; + +always @(posedge clk) begin + t <= t + 1'd1; + if (t == STATE_LAST) t <= STATE_RAS0; +end + +// --------------------------------------------------------------------- +// --------------------------- startup/reset --------------------------- +// --------------------------------------------------------------------- + +// wait 1ms (32 8Mhz cycles) after FPGA config is done before going +// into normal operation. Initialize the ram in the last 16 reset cycles (cycles 15-0) +reg [4:0] reset; +reg init = 1'b1; +always @(posedge clk, negedge init_n) begin + if(!init_n) begin + reset <= 5'h1f; + init <= 1'b1; + end else begin + if((t == STATE_LAST) && (reset != 0)) reset <= reset - 5'd1; + init <= !(reset == 0); + end +end + +// --------------------------------------------------------------------- +// ------------------ generate ram control signals --------------------- +// --------------------------------------------------------------------- + +// all possible commands +localparam CMD_INHIBIT = 4'b1111; +localparam CMD_NOP = 4'b0111; +localparam CMD_ACTIVE = 4'b0011; +localparam CMD_READ = 4'b0101; +localparam CMD_WRITE = 4'b0100; +localparam CMD_BURST_TERMINATE = 4'b0110; +localparam CMD_PRECHARGE = 4'b0010; +localparam CMD_AUTO_REFRESH = 4'b0001; +localparam CMD_LOAD_MODE = 4'b0000; + +reg [3:0] sd_cmd; // current command sent to sd ram +reg [15:0] sd_din; +// drive control signals according to current command +assign SDRAM_nCS = sd_cmd[3]; +assign SDRAM_nRAS = sd_cmd[2]; +assign SDRAM_nCAS = sd_cmd[1]; +assign SDRAM_nWE = sd_cmd[0]; + +reg [24:1] addr_latch[2]; +reg [24:1] addr_latch_next[2]; +reg [16:1] addr_last[2]; +reg [16:2] addr_last2[2]; +reg [15:0] din_latch[2]; +reg [1:0] oe_latch; +reg [1:0] we_latch; +reg [1:0] ds[2]; + +localparam PORT_NONE = 2'd0; +localparam PORT_CPU1 = 2'd1; +localparam PORT_CPU2 = 2'd2; +localparam PORT_SP = 2'd1; +localparam PORT_REQ = 2'd3; + +reg [1:0] next_port[2]; +reg [1:0] port[2]; + +reg refresh; +reg [10:0] refresh_cnt; +wire need_refresh = (refresh_cnt >= RFRSH_CYCLES); + +// PORT1: bank 0,1 +always @(*) begin + if (refresh) begin + next_port[0] = PORT_NONE; + addr_latch_next[0] = addr_latch[0]; + end else if (port1_req ^ port1_ack) begin + next_port[0] = PORT_REQ; + addr_latch_next[0] = { 1'b0, port1_a }; + end else if (cpu1_addr != addr_last[PORT_CPU1]) begin + next_port[0] = PORT_CPU1; + addr_latch_next[0] = { 8'd0, cpu1_addr }; + end else if (cpu2_addr != addr_last[PORT_CPU2]) begin + next_port[0] = PORT_CPU2; + addr_latch_next[0] = { 8'd0, cpu2_addr }; + end else begin + next_port[0] = PORT_NONE; + addr_latch_next[0] = addr_latch[0]; + end +end + +// PORT1: bank 2,3 +always @(*) begin + if (port2_req ^ port2_ack) begin + next_port[1] = PORT_REQ; + addr_latch_next[1] = { 1'b1, port2_a }; + end else if (sp_addr != addr_last2[PORT_SP]) begin + next_port[1] = PORT_SP; + addr_latch_next[1] = { 1'b1, 7'd0, sp_addr, 1'b0 }; + end else begin + next_port[1] = PORT_NONE; + addr_latch_next[1] = addr_latch[1]; + end +end + +always @(posedge clk) begin + + // permanently latch ram data to reduce delays + sd_din <= SDRAM_DQ; + SDRAM_DQ <= 16'bZZZZZZZZZZZZZZZZ; + { SDRAM_DQMH, SDRAM_DQML } <= 2'b11; + sd_cmd <= CMD_NOP; // default: idle + refresh_cnt <= refresh_cnt + 1'd1; + + if(init) begin + // initialization takes place at the end of the reset phase + if(t == STATE_RAS0) begin + + if(reset == 15) begin + sd_cmd <= CMD_PRECHARGE; + SDRAM_A[10] <= 1'b1; // precharge all banks + end + + if(reset == 10 || reset == 8) begin + sd_cmd <= CMD_AUTO_REFRESH; + end + + if(reset == 2) begin + sd_cmd <= CMD_LOAD_MODE; + SDRAM_A <= MODE; + SDRAM_BA <= 2'b00; + end + end + end else begin + // RAS phase + // bank 0,1 + if(t == STATE_RAS0) begin + addr_latch[0] <= addr_latch_next[0]; + port[0] <= next_port[0]; + { oe_latch[0], we_latch[0] } <= 2'b00; + + if (next_port[0] != PORT_NONE) begin + sd_cmd <= CMD_ACTIVE; + SDRAM_A <= addr_latch_next[0][22:10]; + SDRAM_BA <= addr_latch_next[0][24:23]; + addr_last[next_port[0]] <= addr_latch_next[0][16:1]; + if (next_port[0] == PORT_REQ) begin + { oe_latch[0], we_latch[0] } <= { ~port1_we, port1_we }; + ds[0] <= port1_ds; + din_latch[0] <= port1_d; + end else begin + { oe_latch[0], we_latch[0] } <= 2'b10; + ds[0] <= 2'b11; + end + end + end + + // bank 2,3 + if(t == STATE_RAS1) begin + refresh <= 1'b0; + addr_latch[1] <= addr_latch_next[1]; + { oe_latch[1], we_latch[1] } <= 2'b00; + port[1] <= next_port[1]; + + if (next_port[1] != PORT_NONE) begin + sd_cmd <= CMD_ACTIVE; + SDRAM_A <= addr_latch_next[1][22:10]; + SDRAM_BA <= addr_latch_next[1][24:23]; + addr_last2[next_port[1]] <= addr_latch_next[1][16:2]; + if (next_port[1] == PORT_REQ) begin + { oe_latch[1], we_latch[1] } <= { ~port1_we, port1_we }; + ds[1] <= port2_ds; + din_latch[1] <= port2_d; + end else begin + { oe_latch[1], we_latch[1] } <= 2'b10; + ds[1] <= 2'b11; + end + end + + if (next_port[1] == PORT_NONE && need_refresh && !we_latch[0] && !oe_latch[0]) begin + refresh <= 1'b1; + refresh_cnt <= 0; + sd_cmd <= CMD_AUTO_REFRESH; + end + end + + // CAS phase + if(t == STATE_CAS0 && (we_latch[0] || oe_latch[0])) begin + sd_cmd <= we_latch[0]?CMD_WRITE:CMD_READ; + { SDRAM_DQMH, SDRAM_DQML } <= ~ds[0]; + if (we_latch[0]) begin + SDRAM_DQ <= din_latch[0]; + port1_ack <= port1_req; + end + SDRAM_A <= { 4'b0010, addr_latch[0][9:1] }; // auto precharge + SDRAM_BA <= addr_latch[0][24:23]; + end + + if(t == STATE_CAS1 && (we_latch[1] || oe_latch[1])) begin + sd_cmd <= we_latch[1]?CMD_WRITE:CMD_READ; + { SDRAM_DQMH, SDRAM_DQML } <= ~ds[1]; + if (we_latch[1]) begin + SDRAM_DQ <= din_latch[1]; + port2_ack <= port2_req; + end + SDRAM_A <= { 4'b0010, addr_latch[1][9:1] }; // auto precharge + SDRAM_BA <= addr_latch[1][24:23]; + end + + // Data returned + if(t == STATE_READ0 && oe_latch[0]) begin + case(port[0]) + PORT_REQ: begin port1_q <= sd_din; port1_ack <= port1_req; end + PORT_CPU1: begin cpu1_q <= sd_din; end + PORT_CPU2: begin cpu2_q <= sd_din; end + default: ; + endcase; + end + + if(t == STATE_READ1 && oe_latch[1]) begin + case(port[1]) + PORT_REQ: port2_q[15:0] <= sd_din; + PORT_SP : sp_q[15:0] <= sd_din; + default: ; + endcase; + end + + if(t == STATE_DS1b && oe_latch[1]) { SDRAM_DQMH, SDRAM_DQML } <= ~ds[1]; + + if(t == STATE_READ1b && oe_latch[1]) begin + case(port[1]) + PORT_REQ: begin port2_q[31:16] <= sd_din; port2_ack <= port2_req; end + PORT_SP : begin sp_q[31:16] <= sd_din; end + default: ; + endcase; + end + end +end + +endmodule diff --git a/Arcade_MiST/Bomb Jack/rtl/sprite_buff.vhd b/Arcade_MiST/Bomb Jack/rtl/sprite_buff.vhd new file mode 100644 index 00000000..b8fde1fc --- /dev/null +++ b/Arcade_MiST/Bomb Jack/rtl/sprite_buff.vhd @@ -0,0 +1,134 @@ +-- (c) 2012 d18c7db(a)hotmail +-- +-- This program is free software; you can redistribute it and/or modify it under +-- the terms of the GNU General Public License version 3 or, at your option, +-- any later version as published by the Free Software Foundation. +-- +-- This program is distributed in the hope that it will be useful, +-- but WITHOUT ANY WARRANTY; without even the implied warranty of +-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. +-- +-- For full details, see the GNU General Public License at www.gnu.org/licenses + +-------------------------------------------------------------------------------- + +library ieee; + use ieee.std_logic_1164.all; + use ieee.std_logic_unsigned.all; + +entity sprite_buff is + port ( + I_CLK_12M : in std_logic; + I_CLK_6M_EN : in std_logic; + I_1V : in std_logic; + I_256H : in std_logic; + I_FLIP : in std_logic; + I_CTRL_CLEAR : in std_logic; + I_CTRL_LOAD : in std_logic; + I_CTR : in std_logic_vector (7 downto 0); + I_BUS : in std_logic_vector (7 downto 0); + O_BUS : out std_logic_vector (7 downto 0) + ); +end sprite_buff; + +architecture RTL of sprite_buff is +-- Page 5 + + signal clk_6M_n : std_logic := '0'; + signal s_4X_cs : std_logic := '0'; + signal s_4X_cs_n : std_logic := '0'; + signal s_3X_oc_n : std_logic := '0'; + signal s_3X_sel : std_logic := '0'; + signal s_6x_clr : std_logic := '0'; + signal s_inv : std_logic := '0'; + signal s_m : std_logic_vector( 7 downto 0) := (others => '1'); + signal s_4X_addr : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_6X_count : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_4X_di : std_logic_vector( 7 downto 0) := (others => '0'); + signal s_4X_do : std_logic_vector( 7 downto 0) := (others => '0'); + +begin +-- O_BUS <= I_BUS; + O_BUS <= s_m; + + -- some chips require 6MHz while others require /6MHz + clk_6M_n <= not I_CLK_6M_EN; + + -- chip 7B6 also 7B8 page 5 + s_3X_oc_n <= I_1V or I_CLK_6M_EN; + + -- chip 1C6 also 1C8 page 5 + s_3X_sel <= not (s_m(0) or s_m(1) or s_m(2)); + + -- chip 7B3 also 7B11 page 5 + s_6X_clr <= (not I_256H) or I_CTRL_CLEAR; + + -- chip 7A3 also 7A6 page 5 + s_inv <= I_FLIP and I_1V; + + -- chips 5C, 5D also 5A, 5B page 5 + s_4X_addr <= s_6X_count xor (s_inv & s_inv & s_inv & s_inv & s_inv & s_inv & s_inv & s_inv); + + -- chip 7A11 also 7A8 page 5 + s_4X_cs_n <= I_1V and I_256H; + s_4X_cs <= not s_4X_cs_n; + + -- chips 3C, 3D also 3A, 3B page 5 + s_4X_di <= -- save data to RAM + (not s_m) when (s_3X_oc_n = '0') and (s_3X_sel = '0') else -- mux enabled, s_m selected + (not I_BUS) when (s_3X_oc_n = '0') and (s_3X_sel = '1') else -- mux enabled, I_BUS selected + (others => '1'); -- pullups + + -- chips 6C, 6D also 6A, 6B page 5 + U_6X : process(I_CLK_6M_EN) + begin + if rising_edge(I_CLK_6M_EN) then + if (s_6X_clr = '0') and (I_CTRL_LOAD = '1' ) then -- clear + s_6X_count <= (others => '0'); + elsif (s_6X_clr = '1') and (I_CTRL_LOAD = '0' ) then -- load + s_6X_count <= I_CTR; + elsif (s_6X_clr = '1') and (I_CTRL_LOAD = '1' ) then -- count + s_6X_count <= s_6X_count + 1; + end if; + end if; + end process; + + -- chip 4C, 4D also 4A, 4B page 5 +-- RAM4X : RAMB16_S9 +-- port map ( +-- do => s_4X_do, +-- dop => open, +-- addr(10 downto 8) => "000", +-- addr( 7 downto 0) => s_4X_addr, +-- di => s_4X_di, +-- dip => "0", +-- en => s_4X_cs, +-- ssr => '0', +-- we => clk_6M_n, -- inverted because unlike the real SRAM, our WE is active high +-- clk => I_CLK_12M -- RAM is accessed on both edges of 6MHz so it needs double clock +-- ); + + RAM4X : entity work.gen_ram + generic map( + dWidth => 8, + aWidth => 8) + port map( + clk => I_CLK_12M and s_4X_cs, + we => clk_6M_n, + addr => s_4X_addr, + d => s_4X_di, + q => s_4X_do + ); + + -- chips 2C, 2D also 2A, 2B page 5 + U2X : process(clk_6M_n) + begin + if rising_edge(clk_6M_n) then + if (s_4X_cs_n = '0') then + s_m <= (not s_4X_do); -- get data from RAM + else + s_m <= (others => '0'); -- pullups (but inverted) + end if; + end if; + end process; +end RTL; diff --git a/Arcade_MiST/Galaga Hardware/DigDug_MiST/Release/DigDug_MiST.rbf b/Arcade_MiST/Galaga Hardware/DigDug_MiST/Release/DigDug_MiST.rbf index f6cb89ea..59994382 100644 Binary files a/Arcade_MiST/Galaga Hardware/DigDug_MiST/Release/DigDug_MiST.rbf and b/Arcade_MiST/Galaga Hardware/DigDug_MiST/Release/DigDug_MiST.rbf differ diff --git a/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/DDerby_MiST.sv b/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/DDerby_MiST.sv index 79fde5cc..d68aa694 100644 --- a/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/DDerby_MiST.sv +++ b/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/DDerby_MiST.sv @@ -188,25 +188,26 @@ dderby dderby( .audio_out_r(audio_r), .coin1(btn_coin), .coin2(1'b0), + .coin3(1'b0), + .coin4(1'b0), + + .start4(1'b0), + .start3(1'b0), .start2(btn_two_players), .start1(btn_one_player), - - .p1_left(m_left1), - .p1_right(m_right1), - .p1_up(m_up1), - .p1_down(m_down1), + .p1_fire1(m_fire1), .p1_fire2(m_fire1b), - - .p2_left(m_left2), - .p2_right(m_right2), - .p2_up(m_up2), - .p2_down(m_down2), .p2_fire1(m_fire2), .p2_fire2(m_fire2b), - - .upright(1'b1), - .coin_meters(1), + .p3_fire1(m_fire1), + .p3_fire2(m_fire1b), + .p4_fire1(m_fire2), + .p4_fire2(m_fire2b), +/* + .wheel1 : in std_logic_vector(5 downto 0); + .wheel2 : in std_logic_vector(5 downto 0); +*/ .service(status[6]), .cpu_rom_addr ( rom_addr ), diff --git a/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/dderby.vhd b/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/dderby.vhd index d443d507..4db5d429 100644 --- a/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/dderby.vhd +++ b/Arcade_MiST/Midway MCR 3/Demolition Derby_MiST/rtl/dderby.vhd @@ -147,30 +147,26 @@ port( separate_audio : in std_logic; audio_out_l : out std_logic_vector(15 downto 0); audio_out_r : out std_logic_vector(15 downto 0); - + service : in std_logic; coin1 : in std_logic; coin2 : in std_logic; + coin3 : in std_logic; + coin4 : in std_logic; start1 : in std_logic; start2 : in std_logic; + start3 : in std_logic; + start4 : in std_logic; + wheel1 : in std_logic_vector(5 downto 0); + wheel2 : in std_logic_vector(5 downto 0); - p1_left : in std_logic; - p1_right : in std_logic; - p1_up : in std_logic; - p1_down : in std_logic; p1_fire1 : in std_logic; p1_fire2 : in std_logic; - - p2_left : in std_logic; - p2_right : in std_logic; - p2_up : in std_logic; - p2_down : in std_logic; p2_fire1 : in std_logic; p2_fire2 : in std_logic; - - coin_meters : in std_logic; - upright : in std_logic; - demo_sound : in std_logic; - service : in std_logic; + p3_fire1 : in std_logic; + p3_fire2 : in std_logic; + p4_fire1 : in std_logic; + p4_fire2 : in std_logic; cpu_rom_addr : out std_logic_vector(15 downto 0); cpu_rom_do : in std_logic_vector(7 downto 0); @@ -178,10 +174,7 @@ port( snd_rom_do : in std_logic_vector(7 downto 0); sp_addr : out std_logic_vector(14 downto 0); --- sp_graphx_do : in std_logic_vector(7 downto 0); - sp_graphx32_do : in std_logic_vector(31 downto 0); - - dbg_cpu_addr : out std_logic_vector(15 downto 0) + sp_graphx32_do : in std_logic_vector(31 downto 0) ); end dderby; @@ -340,15 +333,6 @@ clock_vid <= clock_40; clock_vidn <= not clock_40; reset_n <= not reset; --- debug -process (reset, clock_vid) -begin - if rising_edge(clock_vid) and cpu_ena ='1' and cpu_mreq_n ='0' then - dbg_cpu_addr<= "000000000000000" & service; --cpu_addr; --- dbg_cpu_addr<= max_sprite_rr & "0000000" & service; --cpu_addr; - end if; -end process; - -- make enables clock from clock_vid process (clock_vid, reset) begin @@ -486,12 +470,11 @@ end process; -------------------- -- players inputs -- -------------------- --- "111" for test & tilt & unused -input_0 <= not service & "111" & not start2 & not start1 & not coin2 & not coin1; -input_1 <= "11" & not p1_fire2 & not p1_fire1 & not p1_up & not p1_down & not p1_left & not p1_right; -input_2 <= "11" & not p2_fire2 & not p2_fire1 & not p2_up & not p2_down & not p2_left & not p2_right; -input_3 <= coin_meters & upright & "111" & demo_sound & "11"; -input_4 <= x"FF"; +input_0 <= '1' & '1' & not service & '1' & not start2 & not start1 & not coin2 & not coin1; +input_1 <= not wheel1 & not p1_fire2 & not p1_fire1; +input_2 <= not wheel2 & not p2_fire2 & not p2_fire1; +input_3 <= "11111111"; +input_4 <= not p4_fire2 & not p4_fire1 & not p3_fire2 & not p3_fire1 & not start4 & not start3 & not coin4 & not coin3; ------------------------------------------ -- cpu data input with address decoding -- @@ -836,13 +819,6 @@ port map( ); --- cpu program ROM 0x0000-0xDFFF ---rom_cpu : entity work.timber_cpu ---port map( --- clk => clock_vidn, --- addr => cpu_addr(15 downto 0), --- data => cpu_rom_do ---); cpu_rom_addr <= cpu_addr(15 downto 0); -- working RAM 0xE000-0xE7FF @@ -949,33 +925,6 @@ port map( data => bg_graphx2_do ); ---sound_board : entity work.timber_sound_board ---port map( --- clock_40 => clock_40, --- reset => reset, - --- main_cpu_addr => cpu_addr(7 downto 0), - --- ssio_iowe => ssio_iowe, --- ssio_di => cpu_do, --- ssio_do => ssio_do, - --- input_0 => input_0, --- input_1 => input_1, --- input_2 => input_2, --- input_3 => input_3, --- input_4 => input_4, - --- separate_audio => separate_audio, --- audio_out_l => audio_out_l, --- audio_out_r => audio_out_r, - --- cpu_rom_addr => snd_rom_addr, --- cpu_rom_do => snd_rom_do, - --- dbg_cpu_addr => open --dbg_cpu_addr ---); - -- background & sprite palette palette : entity work.gen_ram generic map( dWidth => 9, aWidth => 6)