initial import

tests/asicworld/code_verilog_tutorial_tri_buf.v

@@ -0,0 +1,9 @@
+module tri_buf (a,b,enable);
+ input a;
+ output b;
+ input enable;
+ wire b;
+ 
+assign b = (enable) ? a : 1'bz;
+  	  	 
+endmodule