Eddie Hung 7a62ee57b4 Merge pull request #2024 from YosysHQ/eddie/primitive_src ...

verilog: set src attribute for primitives

2020-05-05 06:49:18 -07:00

..

dynamic_part_select

…

.gitignore

…

abc9.v

…

abc9.ys

…

async.sh

…

async.v

…

attrib05_port_conn.v

…

attrib05_port_conn.ys

…

attrib07_func_call.v

…

attrib07_func_call.ys

…

autoname.ys

…

bug1496.ys

…

bug1531.ys

…

bug1614.ys

…

bug1710.ys

…

bug1745.ys

…

bug1781.ys

…

bug1876.ys

…

bug2014.ys

…

chparam.sh

…

constcomment.ys

…

constmsk_test.v

…

constmsk_test.ys

…

constmsk_testmap.v

…

deminout_unused.ys

…

design1.ys

…

design2.ys

…

design.ys

…

dynamic_part_select.ys

…

elab_sys_tasks.sv

…

elab_sys_tasks.ys

…

equiv_opt_multiclock.ys

…

exec.ys

…

global_scope.ys

…

gzip_verilog.v.gz

…

gzip_verilog.ys

…

help.ys

…

hierarchy_defer.ys

…

hierarchy_param.ys

…

hierarchy.sh

…

ice40_mince_abc9.ys

…

logger_error.ys

…

logger_nowarning.ys

…

logger_warn.ys

…

logger_warning.ys

…

mem2reg.ys

…

muxcover.ys

…

muxpack.v

…

muxpack.ys

…

peepopt.ys

…

plugin.cc

…

plugin.sh

…

pmgen_reduce.ys

…

pmux2shiftx.v

…

pmux2shiftx.ys

…

primitives.ys

…

reg_wire_error.sv

…

reg_wire_error.ys

…

run-test.sh

…

scratchpad.ys

…

script.ys

…

sformatf.ys

…

shregmap.v

…

shregmap.ys

…

signext.ys

…

sim_const.ys

…

specify.v

…

specify.ys

…

src.ys

…

submod_extract.ys

…

submod.ys

…

sv_defines_dup.ys

…

sv_defines_mismatch.ys

…

sv_defines_too_few.ys

…

sv_defines.ys

…

sv_implicit_ports.sh

…

svalways.sh

…

wreduce.ys

…

write_gzip.ys

…