Ruben Undheim d5aac2650f Basic test for checking correct synthesis of SystemVerilog interfaces

2018-10-18 22:40:53 +02:00

..

.gitignore

…

aes_kexp128.v

…

always01.v

…

always02.v

…

always03.v

…

arraycells.v

…

arrays01.v

…

carryadd.v

…

constmuldivmod.v

…

constpower.v

…

dff_different_styles.v

…

fiedler-cooley.v

…

forgen01.v

…

forgen02.v

…

fsm.v

…

generate.v

…

graphtest.v

…

hierarchy.v

…

hierdefparam.v

…

i2c_master_tests.v

…

loops.v

…

macros.v

…

mem2reg.v

…

mem_arst.v

…

memory.v

…

multiplier.v

…

muxtree.v

…

omsp_dbg_uart.v

…

operators.v

…

paramods.v

…

partsel.v

…

process.v

…

realexpr.v

…

repwhile.v

…

rotate.v

…

run-test.sh

…

scopes.v

…

signedexpr.v

…

sincos.v

…

specify.v

…

subbytes.v

…

task_func.v

…

undef_eqx_nex.v

…

usb_phy_tests.v

…

values.v

…

vloghammer.v

…

wreduce.v

…