cleanups from first synthesis
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brad
246
rtl/uart.v
Normal file
246
rtl/uart.v
Normal file
@@ -0,0 +1,246 @@
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// uart.v
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// simple low speed async uart for RS-232
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// brad@heeltoe.com 2009-2010
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module uart(clk, reset,
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tx_clk, tx_req, tx_ack, tx_data, tx_empty,
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rx_clk, rx_req, rx_ack, rx_data, rx_empty/*,*/
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/*rx_in, tx_out*/);
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input clk;
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input reset;
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input tx_clk;
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input tx_req;
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output tx_ack;
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input [7:0] tx_data;
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// input tx_enable;
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// output tx_out;
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output tx_empty;
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input rx_clk;
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input rx_req;
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output rx_ack;
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output [7:0] rx_data;
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// input rx_enable;
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// input rx_in;
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wire rx_in;
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output rx_empty;
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reg tx_ack;
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reg rx_ack;
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reg [7:0] tx_reg;
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reg tx_empty;
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reg tx_over_run;
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||||
reg [3:0] tx_cnt;
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||||
reg tx_out;
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||||
reg [7:0] rx_reg;
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||||
reg [7:0] rx_data;
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||||
reg [3:0] rx_sample_cnt;
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||||
reg [3:0] rx_cnt;
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||||
reg rx_frame_err;
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reg rx_over_run;
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||||
reg rx_empty;
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reg rx_d1;
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reg rx_d2;
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reg rx_busy;
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reg [1:0] rx_uld;
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||||
reg [1:0] rx_uld_next;
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||||
reg [1:0] tx_ld;
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||||
reg [1:0] tx_ld_next;
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// require rx_req to deassert before sending next char
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||||
always @(posedge rx_clk or posedge reset)
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||||
if (reset)
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rx_uld <= 2'b00;
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||||
else
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||||
rx_uld <= rx_uld_next;
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||||
always @(rx_req or rx_uld)
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||||
begin
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||||
rx_uld_next = rx_uld;
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||||
rx_ack = 0;
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case (rx_uld)
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||||
2'b00: if (rx_req) rx_uld_next = 2'b01;
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||||
2'b01: begin
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||||
rx_ack = 1;
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||||
rx_uld_next = 2'b10;
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||||
end
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||||
2'b10: begin
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||||
rx_ack = 1;
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||||
if (~rx_req) rx_uld_next = 2'b00;
|
||||
end
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||||
default: rx_uld_next = 2'b00;
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||||
endcase
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||||
end
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wire uld_rx_data;
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||||
assign uld_rx_data = rx_uld == 2'b01;
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// require tx_ld_req to deassert before accepting next char
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||||
always @(posedge tx_clk or posedge reset)
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||||
if (reset)
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||||
tx_ld <= 2'b00;
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||||
else
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||||
tx_ld <= tx_ld_next;
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||||
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||||
always @(tx_req or tx_ld)
|
||||
begin
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||||
tx_ld_next = tx_ld;
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||||
tx_ack = 0;
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||||
case (tx_ld)
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||||
2'b00: if (tx_req) tx_ld_next = 2'b01;
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||||
2'b01: begin
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||||
tx_ack = 1;
|
||||
tx_ld_next = 2'b10;
|
||||
end
|
||||
2'b10: begin
|
||||
tx_ack = 1;
|
||||
if (~tx_req) tx_ld_next = 2'b00;
|
||||
end
|
||||
default: tx_ld_next = 2'b00;
|
||||
endcase
|
||||
end
|
||||
|
||||
wire ld_tx_data;
|
||||
assign ld_tx_data = tx_ld == 2'b01;
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||||
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||||
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// uart rx
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||||
always @(posedge rx_clk or posedge reset)
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||||
if (reset)
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||||
begin
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||||
rx_reg <= 0;
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||||
rx_data <= 0;
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||||
rx_sample_cnt <= 0;
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||||
rx_cnt <= 0;
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||||
rx_frame_err <= 0;
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||||
rx_over_run <= 0;
|
||||
rx_empty <= 1;
|
||||
rx_d1 <= 1;
|
||||
rx_d2 <= 1;
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||||
rx_busy <= 0;
|
||||
end
|
||||
else
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||||
begin
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||||
// synchronize the asynch signal
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||||
rx_d1 <= rx_in;
|
||||
rx_d2 <= rx_d1;
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||||
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||||
// uload the rx data
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||||
if (uld_rx_data && ~rx_empty)
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||||
begin
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||||
rx_data <= rx_reg;
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||||
rx_empty <= 1;
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||||
end
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||||
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||||
// receive data only when rx is enabled
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if (1/*rx_enable*/)
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||||
begin
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||||
// check if just received start of frame
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||||
if (!rx_busy && !rx_d2)
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||||
begin
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||||
rx_busy <= 1;
|
||||
rx_sample_cnt <= 1;
|
||||
rx_cnt <= 0;
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||||
end
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||||
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||||
// start of frame detected
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||||
if (rx_busy)
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||||
begin
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||||
rx_sample_cnt <= rx_sample_cnt + 4'd1;
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||||
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||||
// sample at middle of data
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||||
if (rx_sample_cnt == 7)
|
||||
begin
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||||
if ((rx_d2 == 1) && (rx_cnt == 0))
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||||
rx_busy <= 0;
|
||||
else
|
||||
begin
|
||||
rx_cnt <= rx_cnt + 4'd1;
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||||
|
||||
// start storing the rx data
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||||
if (rx_cnt > 0 && rx_cnt < 9)
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||||
rx_reg[rx_cnt - 1] <= rx_d2;
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||||
|
||||
if (rx_cnt == 4'd9)
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||||
begin
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||||
//$display("rx_cnt %d, rx_reg %o",
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// rx_cnt, rx_reg);
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||||
|
||||
rx_busy <= 0;
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||||
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||||
// check if end of frame received correctly
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||||
if (rx_d2 == 0)
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||||
rx_frame_err <= 1;
|
||||
else
|
||||
begin
|
||||
rx_empty <= 0;
|
||||
rx_frame_err <= 0;
|
||||
|
||||
// check for overrun
|
||||
rx_over_run <= (rx_empty) ?
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||||
1'b0 : 1'b1;
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||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
// if (!rx_enable)
|
||||
// rx_busy <= 0;
|
||||
end
|
||||
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||||
// uart tx
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||||
always @ (posedge tx_clk or posedge reset)
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||||
if (reset)
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||||
begin
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||||
tx_empty <= 1'b1;
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||||
tx_out <= 1'b1;
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||||
tx_cnt <= 4'b0;
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||||
tx_reg <= 0;
|
||||
tx_over_run <= 0;
|
||||
end
|
||||
else
|
||||
begin
|
||||
if (ld_tx_data)
|
||||
begin
|
||||
if (!tx_empty)
|
||||
tx_over_run <= 1;
|
||||
else
|
||||
begin
|
||||
tx_reg <= tx_data;
|
||||
tx_empty <= 0;
|
||||
end
|
||||
end
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||||
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||||
if (/*tx_enable &&*/!tx_empty)
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||||
begin
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||||
tx_cnt <= tx_cnt + 4'b1;
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|
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case (tx_cnt)
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||||
4'd0: tx_out <= 0;
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||||
4'd1: tx_out <= tx_reg[0];
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||||
4'd2: tx_out <= tx_reg[1];
|
||||
4'd3: tx_out <= tx_reg[2];
|
||||
4'd4: tx_out <= tx_reg[3];
|
||||
4'd5: tx_out <= tx_reg[4];
|
||||
4'd6: tx_out <= tx_reg[5];
|
||||
4'd7: tx_out <= tx_reg[6];
|
||||
4'd8: tx_out <= tx_reg[7];
|
||||
4'd9: begin
|
||||
tx_out <= 1;
|
||||
tx_cnt <= 0;
|
||||
tx_empty <= 1;
|
||||
end
|
||||
endcase
|
||||
end
|
||||
|
||||
// if (!tx_enable)
|
||||
// tx_cnt <= 0;
|
||||
end
|
||||
|
||||
endmodule
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||||
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