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Verilog
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Verilog
// Ein einfaches Pong-Spiel fuer das MiST-FPGA-Board
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// (c) 2015 Till Harbaum
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// Lektion 1: VGA-Signal mit Ball
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module pong (
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input [1:0] CLOCK_27,
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output SDRAM_nCS,
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output reg VGA_HS,
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output reg VGA_VS,
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output [5:0] VGA_R,
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output [5:0] VGA_G,
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output [5:0] VGA_B
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);
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// 640x480 60HZ VESA laut http://tinyvga.com/vga-timing/640x480@60Hz
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parameter H = 640; // Breite des sichtbaren Bereiches
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parameter HFP = 16; // Nicht nutzbarer Bereich vor H-Sync
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parameter HS = 96; // Breite des H-Sync
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parameter HBP = 48; // Nicht nutzbarer Bereich nach H-Sync
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parameter V = 480; // Höhe des sichtbaren Bereiches
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parameter VFP = 10; // Nicht nutzbarer Bereich vor V-Sync
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parameter VS = 2; // Höhe des V-Sync
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parameter VBP = 33; // Nicht nutzbarer Bereich nach V-Sync
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reg[9:0] h_cnt; // horizontaler Pixelzaehler
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reg[9:0] v_cnt; // vertikaler Pixelzaehler
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// Deaktivieren des unbenutzten SDRAMs
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assign SDRAM_nCS = 1;
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localparam BALL_SIZE = 16; // Breite und Höse des Balls
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// Ball startet im Zentrum des sichtbaren Bildschirmbereiches
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reg [9:0] ball_x = HS + HBP + (H - BALL_SIZE)/2;
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reg [9:0] ball_y = VS + VBP + (V - BALL_SIZE)/2;
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// Beide Zaehler starten mit dem Beginn des Sync-Impulses
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// horizontaler Pixelzaehler
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always@(posedge pixel_clock) begin
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if(h_cnt==HS+HBP+H+HFP-1) h_cnt <= 0;
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else h_cnt <= h_cnt + 1;
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// Erzeugung des negativen H-Sync-Signals
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VGA_HS <= (h_cnt >= HS);
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end
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// vertikaler Pixelzaehler
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always@(posedge pixel_clock) begin
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// der vertikale Zustand aendert sich am Anfang jeder Zeile
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if(h_cnt == 0) begin
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if(v_cnt==VS+VBP+V+VFP-1) v_cnt <= 0;
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else v_cnt <= v_cnt + 1;
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// Erzeugung des negativen V-Sync-Signals
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VGA_VS <= (v_cnt >= VS);
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end
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end
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// Signal, das anzeigt, wenn der Elektronenstrahl gerade den Ball zeichnet
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wire ball = (h_cnt >= ball_x) && (h_cnt < ball_x + BALL_SIZE) &&
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(v_cnt >= ball_y) && (v_cnt < ball_y + BALL_SIZE);
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wire pixel = ball;
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// Weiss, wenn "pixel" sonst schwarz
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assign VGA_R = pixel?6'b111111:6'b000000;
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assign VGA_G = pixel?6'b111111:6'b000000;
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assign VGA_B = pixel?6'b111111:6'b000000;
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// PLL, um aus den 27MHz den VGA-Pixeltakt zu erzeugen
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pll pll (
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.inclk0(CLOCK_27[0]),
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.c0(pixel_clock)
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);
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endmodule
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