github.com/Gehstock.Mist_FPGA
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86
Console_MiST/ChannelF_MiST/rtl/rom/SL31253.vhd
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@@ -1,86 +0,0 @@
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begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

86
Console_MiST/ChannelF_MiST/rtl/rom/SL31254.vhd
View File

@@ -1,86 +0,0 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity SL31254 is
port (
clk : in std_logic;
addr : in std_logic_vector(9 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of SL31254 is
type rom is array(0 to 1023) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
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X"08",X"91",X"07",X"28",X"04",X"3F",X"20",X"09",X"52",X"42",X"50",X"25",X"2E",X"81",X"07",X"28",
X"04",X"3F",X"20",X"2E",X"52",X"20",X"55",X"50",X"28",X"06",X"79",X"28",X"01",X"1E",X"0C",X"4C",
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X"0A",X"41",X"25",X"14",X"81",X"14",X"25",X"5C",X"91",X"10",X"29",X"05",X"43",X"41",X"25",X"14",
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