mirror of
https://github.com/Gehstock/Mist_FPGA.git
synced 2026-01-18 09:02:08 +00:00
Xevious: use MB88 for cs51xx
This commit is contained in:
Gyorgy Szombathelyi
parent
b4e4695e80
commit
5995d85631
@ -1,14 +1,21 @@
|
||||
-- Xevious by Namco MiST port
|
||||
--
|
||||
-- Create ROM file from the MRA file using the MRA utility.
|
||||
-- Example: mra -z /path/to/mame/roms Xevious.mra
|
||||
-- Copy the ROM files to the root of the SD Card
|
||||
-- Copy the RBF files to the SD Card
|
||||
--
|
||||
-- MRA utility: https://github.com/sebdel/mra-tools-c/
|
||||
--
|
||||
-- Based on:
|
||||
---------------------------------------------------------------------------------
|
||||
-- Xevious by Dar (darfpga@aol.fr) (01 May 2017)
|
||||
-- http://darfpga.blogspot.fr
|
||||
--
|
||||
-- Terasic board DE2-35 or MAX10 DE10 Lite
|
||||
--
|
||||
-- Modified for external SDRAM controller as ROM storage for MiST by Slingshot
|
||||
--
|
||||
XEVIOUS.ROM is required at the root of the SD-Card.
|
||||
Menu Item for Super Xevious
|
||||
SXEVIOUS.ROM for Super Xevious (buggy for the First Game then it´s ok)
|
||||
-- Modified for external SDRAM controller as ROM storage for MiST by Slingshot
|
||||
--
|
||||
--------------------------------------------------------------------------------
|
||||
-- gen_ram.vhd & io_ps2_keyboard
|
||||
--------------------------------
|
||||
|
||||
@ -41,7 +41,7 @@
|
||||
# ========================
|
||||
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name PROJECT_CREATION_TIME_DATE "23:59:05 MARCH 16, 2017"
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION "13.1 SP4.26"
|
||||
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
|
||||
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
|
||||
|
||||
@ -221,7 +221,7 @@ set_global_assignment -name EDA_OUTPUT_DATA_FORMAT NONE -section_id eda_simulati
|
||||
|
||||
# Incremental Compilation Assignments
|
||||
# ===================================
|
||||
set_global_assignment -name PARTITION_NETLIST_TYPE POST_FIT -section_id Top
|
||||
set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
|
||||
set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
|
||||
set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
|
||||
|
||||
@ -232,25 +232,27 @@ set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
|
||||
# -----------------------
|
||||
set_global_assignment -name TIMEQUEST_MULTICORNER_ANALYSIS ON
|
||||
set_global_assignment -name ENABLE_SIGNALTAP OFF
|
||||
set_global_assignment -name USE_SIGNALTAP_FILE output_files/rom.stp
|
||||
set_global_assignment -name USE_SIGNALTAP_FILE output_files/custom.stp
|
||||
set_location_assignment PLL_1 -to pll|altpll_component|auto_generated|pll1
|
||||
set_global_assignment -name OPTIMIZE_HOLD_TIMING "ALL PATHS"
|
||||
set_global_assignment -name OPTIMIZE_MULTI_CORNER_TIMING ON
|
||||
set_global_assignment -name FITTER_EFFORT "AUTO FIT"
|
||||
set_global_assignment -name FITTER_EFFORT "STANDARD FIT"
|
||||
set_global_assignment -name CYCLONEII_OPTIMIZATION_TECHNIQUE SPEED
|
||||
set_global_assignment -name SYNTH_TIMING_DRIVEN_SYNTHESIS ON
|
||||
set_global_assignment -name PHYSICAL_SYNTHESIS_COMBO_LOGIC OFF
|
||||
set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_RETIMING OFF
|
||||
set_global_assignment -name ALLOW_SYNCH_CTRL_USAGE OFF
|
||||
set_global_assignment -name PHYSICAL_SYNTHESIS_ASYNCHRONOUS_SIGNAL_PIPELINING OFF
|
||||
set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_DUPLICATION OFF
|
||||
set_global_assignment -name PHYSICAL_SYNTHESIS_COMBO_LOGIC_FOR_AREA OFF
|
||||
set_global_assignment -name PHYSICAL_SYNTHESIS_MAP_LOGIC_TO_MEMORY_FOR_AREA OFF
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/xevious_mist.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/xevious.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/gen_video.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/gen_ram.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/dpram.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/sound_machine.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/mb88.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/roms/terrain_2c.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/roms/terrain_2b.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/roms/terrain_2a.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/roms/sp_palette_msb.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/roms/sp_palette_lsb.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/roms/sound_seq.vhd
|
||||
@ -268,4 +270,5 @@ set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv
|
||||
set_global_assignment -name QIP_FILE ../../../common/CPU/T80/T80.qip
|
||||
set_global_assignment -name QIP_FILE ../../../common/mist/mist.qip
|
||||
set_global_assignment -name SIGNALTAP_FILE output_files/rom.stp
|
||||
set_global_assignment -name SIGNALTAP_FILE output_files/custom.stp
|
||||
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
|
||||
@ -0,0 +1,50 @@
|
||||
<misterromdescription>
|
||||
<name>Super Xevious</name>
|
||||
<rbf>Xevious</rbf>
|
||||
<setname>sxevious</setname>
|
||||
|
||||
<switches default="FF,7F" base=8>
|
||||
<dip bits="0,1" name="Coin A" ids="2C_3C,2C_1C,1C_2C,1C_1C"/>
|
||||
<dip bits="5,6" name="Lives" ids="5,2,1,3"/>
|
||||
<dip bits="7" name="Cabinet" ids="Cocktail,Upright"/>
|
||||
|
||||
<dip bits="9" name="Flags Award Bonus Life" ids="No,Yes"/>
|
||||
<dip bits="10,11" name="Coin B" ids="1C_6C,1C_3C,1C_2C,1C_1C"/>
|
||||
<dip bits="13,14" name="Difficulty" ids="Hardest,Hard,Easy,Normal"/>
|
||||
<dip bits="15" name="Freeze" ids="Off,On"/>
|
||||
</switches>
|
||||
|
||||
<rom index="1"><part>1</part></rom>
|
||||
<rom index="0" zip="xevious.zip" md5="1b707668eb52408088e47c0f823f9fed">
|
||||
<!-- CPU1 -->
|
||||
<part name="sxevious/cpu_3p.rom"/>
|
||||
<part name="sxevious/cpu_3m.rom"/>
|
||||
<part name="sxevious/xv3_3.2m"/>
|
||||
<part name="sxevious/xv3_4.2l"/>
|
||||
|
||||
<!-- CPU2 -->
|
||||
<part name="sxevious/xv3_5.3f"/>
|
||||
<part name="sxevious/xv3_6.3j"/>
|
||||
|
||||
<!-- CPU3 -->
|
||||
<part name="xvi_7.2c"/>
|
||||
|
||||
<!-- Foreground -->
|
||||
<part name="xvi_12.3b"/>
|
||||
|
||||
<!-- Background pattern -->
|
||||
<part name="xvi_13.3c"/>
|
||||
<part name="xvi_14.3d"/>
|
||||
|
||||
<!-- Sprites -->
|
||||
<part name="xvi_15.4m"/>
|
||||
<part name="xvi_17.4p"/>
|
||||
<part name="xvi_16.4n"/>
|
||||
<part name="xvi_18.4r"/>
|
||||
|
||||
<!-- Background tilemaps -->
|
||||
<part name="xvi_9.2a"/>
|
||||
<part name="xvi_10.2b"/>
|
||||
<part name="xvi_11.2c"/>
|
||||
</rom>
|
||||
</misterromdescription>
|
||||
50
Arcade_MiST/Galaga Hardware/Xevious_MiST/meta/Xevious.mra
Normal file
50
Arcade_MiST/Galaga Hardware/Xevious_MiST/meta/Xevious.mra
Normal file
@ -0,0 +1,50 @@
|
||||
<misterromdescription>
|
||||
<name>Xevious</name>
|
||||
<rbf>Xevious</rbf>
|
||||
|
||||
<switches default="FF,FF" base=8>
|
||||
<dip bits="0,1" name="Coin A" ids="2C_3C,2C_1C,1C_2C,1C_1C"/>
|
||||
<dip bits="5,6" name="Lives" ids="5,2,1,3"/>
|
||||
<dip bits="7" name="Cabinet" ids="Cocktail,Upright"/>
|
||||
|
||||
<dip bits="9" name="Flags Award Bonus Life" ids="No,Yes"/>
|
||||
<dip bits="10,11" name="Coin B" ids="2C_3C,2C_1C,1C_2C,1C_1C"/>
|
||||
<dip bits="13,14" name="Difficulty" ids="Hardest,Hard,Easy,Normal"/>
|
||||
<dip bits="15" name="Freeze" ids="On,Off"/>
|
||||
</switches>
|
||||
|
||||
<rom index="1"><part>0</part></rom>
|
||||
<rom index="0" zip="xevious.zip" md5="1b707668eb52408088e47c0f823f9fed">
|
||||
<!-- CPU1 -->
|
||||
<part name="xvi_1.3p"/>
|
||||
<part name="xvi_2.3m"/>
|
||||
<part name="xvi_3.2m"/>
|
||||
<part name="xvi_4.2l"/>
|
||||
|
||||
<!-- CPU2 -->
|
||||
<part name="xvi_5.3f"/>
|
||||
<part name="xvi_6.3j"/>
|
||||
|
||||
<!-- CPU3 -->
|
||||
<part name="xvi_7.2c"/>
|
||||
|
||||
<!-- Foreground -->
|
||||
<part name="xvi_12.3b"/>
|
||||
|
||||
<!-- Background pattern -->
|
||||
<part name="xvi_13.3c"/>
|
||||
<part name="xvi_14.3d"/>
|
||||
|
||||
<!-- Sprites -->
|
||||
<part name="xvi_15.4m"/>
|
||||
<part name="xvi_17.4p"/>
|
||||
<part name="xvi_16.4n"/>
|
||||
<part name="xvi_18.4r"/>
|
||||
|
||||
<!-- Background tilemaps -->
|
||||
<part name="xvi_9.2a"/>
|
||||
<part name="xvi_10.2b"/>
|
||||
<part name="xvi_11.2c"/>
|
||||
|
||||
</rom>
|
||||
</misterromdescription>
|
||||
81
Arcade_MiST/Galaga Hardware/Xevious_MiST/rtl/dpram.vhd
Normal file
81
Arcade_MiST/Galaga Hardware/Xevious_MiST/rtl/dpram.vhd
Normal file
@ -0,0 +1,81 @@
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- Syntiac's generic VHDL support files.
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
|
||||
-- http://www.syntiac.com/fpga64.html
|
||||
--
|
||||
-- Modified April 2016 by Dar (darfpga@aol.fr)
|
||||
-- http://darfpga.blogspot.fr
|
||||
-- Remove address register when writing
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- dpram.vhd
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- generic ram.
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
library IEEE;
|
||||
use IEEE.STD_LOGIC_1164.ALL;
|
||||
use IEEE.numeric_std.ALL;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
entity dpram is
|
||||
generic (
|
||||
dWidth : integer := 8;
|
||||
aWidth : integer := 10
|
||||
);
|
||||
port (
|
||||
clk_a : in std_logic;
|
||||
we_a : in std_logic := '0';
|
||||
addr_a : in std_logic_vector((aWidth-1) downto 0);
|
||||
d_a : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
|
||||
q_a : out std_logic_vector((dWidth-1) downto 0);
|
||||
|
||||
clk_b : in std_logic;
|
||||
we_b : in std_logic := '0';
|
||||
addr_b : in std_logic_vector((aWidth-1) downto 0);
|
||||
d_b : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
|
||||
q_b : out std_logic_vector((dWidth-1) downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
architecture rtl of dpram is
|
||||
subtype addressRange is integer range 0 to ((2**aWidth)-1);
|
||||
type ramDef is array(addressRange) of std_logic_vector((dWidth-1) downto 0);
|
||||
signal ram: ramDef;
|
||||
signal addr_a_reg: std_logic_vector((aWidth-1) downto 0);
|
||||
signal addr_b_reg: std_logic_vector((aWidth-1) downto 0);
|
||||
begin
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
process(clk_a)
|
||||
begin
|
||||
if rising_edge(clk_a) then
|
||||
if we_a = '1' then
|
||||
ram(to_integer(unsigned(addr_a))) <= d_a;
|
||||
end if;
|
||||
q_a <= ram(to_integer(unsigned(addr_a)));
|
||||
end if;
|
||||
end process;
|
||||
|
||||
process(clk_b)
|
||||
begin
|
||||
if rising_edge(clk_b) then
|
||||
if we_b = '1' then
|
||||
ram(to_integer(unsigned(addr_b))) <= d_b;
|
||||
end if;
|
||||
q_b <= ram(to_integer(unsigned(addr_b)));
|
||||
end if;
|
||||
end process;
|
||||
|
||||
end architecture;
|
||||
|
||||
@ -14,6 +14,7 @@ vcnt : out std_logic_vector(8 downto 0);
|
||||
hsync : out std_logic;
|
||||
vsync : out std_logic;
|
||||
csync : out std_logic; -- composite sync for TV
|
||||
vbl : out std_logic;
|
||||
blankn : out std_logic
|
||||
);
|
||||
end gen_video;
|
||||
@ -34,6 +35,7 @@ begin
|
||||
hcnt <= std_logic_vector(hcntReg);
|
||||
vcnt <= std_logic_vector(vcntReg);
|
||||
hsync <= hsync0;
|
||||
vbl <= vblank;
|
||||
|
||||
-- Compteur horizontal : 511-128+1=384 pixels (48 tiles)
|
||||
-- 128 à 191 : 64 pixels debut de ligne (8 dont 2 dernières tiles affichées)
|
||||
@ -48,7 +50,7 @@ hsync <= hsync0;
|
||||
-- Synchro horizontale : hcnt=[495-511/128-140] (29 pixels)
|
||||
-- Synchro verticale : vcnt=[260-263/000-003] ( 8 lignes)
|
||||
|
||||
process(clk)
|
||||
process(clk, enable)
|
||||
begin
|
||||
|
||||
if rising_edge(clk) and enable = '1' then -- clk & ena at 6MHz : 1 pixel
|
||||
|
||||
@ -97,8 +97,11 @@ architecture struct of mb88 is
|
||||
signal r_sbcnt : std_logic_vector(3 downto 0) := (others=>'0');
|
||||
|
||||
signal interrupt_pending : std_logic := '0';
|
||||
signal timer_interrupt_pending : std_logic := '0';
|
||||
signal irq_n_r : std_logic := '0';
|
||||
|
||||
signal tc_n_r : std_logic := '0';
|
||||
|
||||
subtype stack_size is integer range 0 to 3;
|
||||
type stack_def is array(stack_size) of std_logic_vector(15 downto 0);
|
||||
signal stack : stack_def := (others=>(others=>'0'));
|
||||
@ -354,7 +357,6 @@ begin
|
||||
if rising_edge(clock) then
|
||||
-- mem <= ram_do;
|
||||
-- if ram_do = X"0" then mem_z <= '1'; else mem_z <= '0'; end if;
|
||||
|
||||
irq_n_r <= irq_n;
|
||||
r_nf <= not irq_n;
|
||||
if irq_n = '0' and irq_n_r = '1' and r_pio(2) = '1' then
|
||||
@ -382,11 +384,28 @@ begin
|
||||
r_sb <= (others=>'0');
|
||||
r_sbcnt <= (others=>'0');
|
||||
interrupt_pending <= '0';
|
||||
timer_interrupt_pending <= '0';
|
||||
stack <= (others=>(others=>'0'));
|
||||
single_byte_op <= '1';
|
||||
else
|
||||
tc_n_r <= tc_n;
|
||||
if (tc_n = '0' and tc_n_r = '1' and r_pio(6) = '1') or
|
||||
(ena = '1' and r_pio(7) = '1')
|
||||
then
|
||||
r_tl <= r_tl + 1;
|
||||
if r_tl = X"F" then
|
||||
r_th <= r_th + 1;
|
||||
if r_th = X"F" then
|
||||
if r_pio(1) = '1' then
|
||||
timer_interrupt_pending <= '1';
|
||||
end if;
|
||||
r_vf <= '1';
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
|
||||
if ena = '1' then
|
||||
|
||||
|
||||
op_code <= rom_data;
|
||||
single_byte_op <= '1';
|
||||
|
||||
@ -398,12 +417,16 @@ begin
|
||||
end if;
|
||||
|
||||
if single_byte_op = '1' then
|
||||
if interrupt_pending = '1' then
|
||||
if interrupt_pending = '1' or timer_interrupt_pending = '1' then
|
||||
stack(to_integer(unsigned(r_si)))(13 downto 0) <= (r_cf & r_zf & r_stf & r_pa & r_pc);
|
||||
r_pc <= "000010";
|
||||
r_pa <= "00000";
|
||||
r_si <= r_si + "01";
|
||||
interrupt_pending <= '0';
|
||||
if interrupt_pending = '1' then
|
||||
interrupt_pending <= '0';
|
||||
elsif timer_interrupt_pending = '1' then
|
||||
timer_interrupt_pending <= '0';
|
||||
end if;
|
||||
else -- no irq
|
||||
case rom_data is
|
||||
when X"00" => r_stf <='1'; -- nop
|
||||
|
||||
@ -1,278 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity terrain_2a is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(11 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of terrain_2a is
|
||||
type rom is array(0 to 4095) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"10",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"04",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"04",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"04",X"10",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"22",X"00",X"20",X"02",X"20",
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"20",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"40",X"00",X"00",X"00",X"00",X"22",X"02",X"00",
|
||||
X"00",X"40",X"06",X"55",X"00",X"00",X"00",X"00",X"00",X"00",X"05",X"54",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@ -1,534 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity terrain_2b is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of terrain_2b is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"19",X"1C",X"1F",X"20",X"19",X"1A",X"1B",X"1C",X"1E",X"10",X"00",X"00",X"00",X"00",X"00",X"07",
|
||||
X"00",X"00",X"08",X"00",X"07",X"00",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"0A",X"0B",
|
||||
X"0A",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",
|
||||
X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",
|
||||
X"07",X"08",X"0A",X"11",X"0A",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",
|
||||
X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",X"07",X"08",
|
||||
X"07",X"08",X"07",X"00",X"08",X"00",X"07",X"00",X"08",X"00",X"07",X"00",X"00",X"08",X"00",X"00",
|
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X"00",X"00",X"00",X"00",X"00",X"13",X"09",X"00",X"00",X"14",X"1A",X"1D",X"19",X"1C",X"1F",X"19",
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|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"0A",X"0B",
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X"0A",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"0A",X"11",X"0A",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"03",
|
||||
X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",
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X"01",X"01",X"01",X"01",X"01",X"2B",X"09",X"00",X"00",X"15",X"1B",X"1E",X"1A",X"1D",X"20",X"1A",
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X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"B7",X"B3",X"B8",X"BA",X"C4",X"D6",X"C0",X"C0",X"C2",
|
||||
X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"0E",X"A0",X"A0",X"A0",X"A0",X"A0",X"B0",X"B4",
|
||||
X"A0",X"A0",X"A0",X"A0",X"AA",X"AB",X"A8",X"A9",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"62",X"02",X"0C",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",
|
||||
X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"03",X"15",X"1E",X"1C",X"1A",X"20",X"1E",X"1C",
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X"1F",X"1D",X"19",X"1B",X"18",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"A2",X"A0",X"A0",X"A0",X"A0",
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X"00",X"00",X"00",X"62",X"02",X"0C",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",
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X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"16",X"00",X"12",X"1D",X"1B",X"19",X"1F",X"1D",X"1B",
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X"20",X"1C",X"20",X"1A",X"11",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"A3",X"A0",X"A0",X"A0",X"A0",
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X"A0",X"A0",X"A0",X"A0",X"A0",X"B5",X"B1",X"B4",X"A0",X"A0",X"A0",X"BB",X"BC",X"C8",X"CC",X"CC",
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X"00",X"00",X"00",X"00",X"00",X"00",X"62",X"0C",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",
|
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X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"17",X"19",X"1B",X"1C",X"1A",X"20",X"1E",X"1C",X"1A",
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|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"A2",X"A0",X"A0",X"A0",X"A0",
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|
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|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"A1",X"A0",X"A0",X"A0",
|
||||
X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",
|
||||
X"A0",X"A0",X"A0",X"A0",X"A0",X"BA",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",
|
||||
X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",X"A0",
|
||||
X"A0",X"A4",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"5E",X"01",X"01",X"01",X"04",X"04",X"04",
|
||||
X"04",X"04",X"04",X"64",X"62",X"00",X"17",X"16",X"1A",X"19",X"1A",X"20",X"1E",X"1C",X"1A",X"20",
|
||||
X"1B",X"19",X"1F",X"1D",X"11",X"13",X"17",X"10",X"1F",X"1C",X"1E",X"19",X"1B",X"1D",X"1A",X"1F");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@ -1,278 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity terrain_2c is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(11 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of terrain_2c is
|
||||
type rom is array(0 to 4095) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"10",X"10",X"10",X"10",X"50",X"50",X"00",X"00",X"00",X"10",X"10",X"10",
|
||||
X"10",X"10",X"10",X"10",X"08",X"08",X"08",X"08",X"04",X"04",X"04",X"04",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"10",X"10",X"10",X"10",X"00",X"04",X"00",X"04",X"04",X"04",X"04",X"04",
|
||||
X"00",X"10",X"10",X"10",X"90",X"00",X"90",X"00",X"10",X"04",X"10",X"04",X"10",X"50",X"10",X"90",
|
||||
X"50",X"44",X"00",X"04",X"84",X"C4",X"04",X"44",X"00",X"10",X"00",X"10",X"00",X"10",X"00",X"10",
|
||||
X"00",X"00",X"10",X"10",X"10",X"10",X"10",X"10",X"10",X"10",X"10",X"10",X"00",X"10",X"00",X"10",
|
||||
X"00",X"10",X"10",X"10",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"10",X"5C",X"D0",X"00",X"C0",X"5C",X"10",X"90",X"9C",X"9C",X"80",X"C0",
|
||||
X"00",X"50",X"40",X"10",X"10",X"5C",X"5C",X"40",X"1C",X"C0",X"5C",X"40",X"5C",X"50",X"00",X"C0",
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|
||||
X"10",X"10",X"10",X"10",X"9C",X"10",X"9C",X"10",X"00",X"50",X"00",X"00",X"02",X"30",X"30",X"10",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"02",X"00",X"02",X"00",
|
||||
X"00",X"00",X"00",X"00",X"02",X"06",X"02",X"06",X"00",X"80",X"00",X"80",X"00",X"00",X"00",X"00",
|
||||
X"02",X"00",X"02",X"02",X"02",X"02",X"02",X"02",X"02",X"02",X"00",X"00",X"00",X"00",X"02",X"00",
|
||||
X"02",X"02",X"C2",X"02",X"02",X"02",X"02",X"00",X"02",X"02",X"02",X"02",X"02",X"02",X"00",X"00",
|
||||
X"00",X"00",X"02",X"00",X"02",X"02",X"00",X"00",X"02",X"00",X"C2",X"02",X"02",X"00",X"C2",X"02",
|
||||
X"02",X"02",X"00",X"82",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"02",X"02",X"02",X"02",
|
||||
X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"04",X"02",X"02",X"04",X"04",X"02",X"04",X"02",X"04",
|
||||
X"04",X"04",X"04",X"04",X"06",X"04",X"06",X"04",X"04",X"06",X"04",X"06",X"04",X"04",X"04",X"04",
|
||||
X"04",X"04",X"0A",X"0A",X"04",X"06",X"04",X"06",X"04",X"06",X"06",X"04",X"04",X"04",X"06",X"06",
|
||||
X"06",X"06",X"04",X"04",X"02",X"02",X"02",X"02",X"00",X"02",X"02",X"02",X"00",X"00",X"08",X"08",
|
||||
X"08",X"08",X"04",X"04",X"00",X"08",X"08",X"04",X"8C",X"8C",X"04",X"04",X"10",X"10",X"8C",X"8C",
|
||||
X"10",X"10",X"0C",X"8C",X"8C",X"0C",X"04",X"04",X"10",X"10",X"D0",X"D0",X"D0",X"D0",X"00",X"00",
|
||||
X"90",X"0C",X"08",X"90",X"00",X"00",X"90",X"00",X"00",X"00",X"10",X"10",X"90",X"00",X"10",X"10",
|
||||
X"10",X"10",X"50",X"10",X"10",X"10",X"50",X"10",X"D0",X"D0",X"90",X"00",X"10",X"10",X"D0",X"D0",
|
||||
X"90",X"00",X"50",X"90",X"10",X"90",X"50",X"90",X"10",X"10",X"10",X"D0",X"50",X"90",X"50",X"90",
|
||||
X"08",X"08",X"D0",X"D0",X"12",X"12",X"50",X"50",X"D0",X"D0",X"50",X"50",X"C6",X"C6",X"90",X"90",
|
||||
X"00",X"00",X"1C",X"1C",X"1C",X"9C",X"50",X"50",X"1C",X"1C",X"50",X"50",X"1C",X"9C",X"10",X"10",
|
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X"9C",X"9C",X"10",X"10",X"00",X"00",X"1C",X"00",X"1C",X"1C",X"DC",X"DC",X"10",X"5C",X"1C",X"00",
|
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X"00",X"9C",X"9C",X"5C",X"DC",X"1C",X"DC",X"1C",X"9C",X"10",X"9C",X"5C",X"9C",X"10",X"10",X"5C",
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||||
X"5C",X"10",X"1C",X"10",X"1C",X"00",X"10",X"1C",X"50",X"1C",X"00",X"1C",X"10",X"1C",X"50",X"1C",
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X"00",X"C0",X"5C",X"C0",X"5C",X"40",X"1C",X"40",X"00",X"20",X"00",X"00",X"00",X"20",X"00",X"20",
|
||||
X"40",X"20",X"00",X"20",X"00",X"00",X"40",X"20",X"20",X"20",X"40",X"40",X"00",X"00",X"20",X"20",
|
||||
X"20",X"20",X"00",X"40",X"00",X"00",X"20",X"20",X"20",X"40",X"40",X"40",X"20",X"C0",X"20",X"00",
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X"20",X"00",X"20",X"80",X"40",X"C0",X"20",X"A0",X"00",X"82",X"00",X"82",X"02",X"82",X"02",X"82",
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X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",
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X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",
|
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X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",X"06",
|
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X"06",X"06",X"06",X"06",X"0A",X"0A",X"0A",X"0A",X"0A",X"0A",X"0A",X"0A",X"00",X"0A",X"00",X"0A",
|
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X"01",X"01",X"01",X"01",X"A8",X"01",X"A8",X"01",X"28",X"A8",X"00",X"A8",X"A8",X"01",X"A8",X"01",
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X"00",X"E8",X"E8",X"01",X"00",X"00",X"68",X"68",X"68",X"68",X"01",X"01",X"68",X"68",X"01",X"01",
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X"00",X"00",X"E8",X"E8",X"00",X"00",X"E8",X"E8",X"E8",X"E8",X"01",X"01",X"E8",X"E8",X"01",X"01",
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||||
X"00",X"00",X"1C",X"1C",X"00",X"00",X"1C",X"1C",X"00",X"00",X"1C",X"1C",X"00",X"00",X"1C",X"1C",
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X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"C1",X"01",X"01",X"01",X"C1",X"01",X"01",X"01",X"C1",
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X"C1",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",
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X"01",X"01",X"C1",X"01",X"01",X"01",X"C1",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",
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X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",
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X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",
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X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",
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|
||||
X"94",X"81",X"BA",X"94",X"B5",X"80",X"B6",X"B6",X"80",X"A3",X"80",X"9B",X"97",X"89",X"98",X"80",
|
||||
X"A1",X"80",X"9D",X"80",X"9F",X"98",X"80",X"A1",X"BB",X"80",X"9F",X"BB",X"BC",X"98",X"9F",X"BD",
|
||||
X"9F",X"C1",X"80",X"C0",X"B7",X"B9",X"BE",X"BE",X"80",X"89",X"B9",X"B1",X"C3",X"C2",X"80",X"80",
|
||||
X"C4",X"BE",X"A5",X"BF",X"BE",X"BE",X"80",X"9F",X"BE",X"BE",X"83",X"80",X"BE",X"BB",X"80",X"A5",
|
||||
X"8E",X"80",X"C5",X"8E",X"AD",X"80",X"AC",X"97",X"B3",X"B6",X"80",X"A1",X"A3",X"BD",X"AC",X"A1",
|
||||
X"BD",X"80",X"99",X"80",X"AC",X"80",X"AC",X"80",X"81",X"80",X"83",X"BD",X"80",X"AD",X"80",X"AC",
|
||||
X"88",X"87",X"80",X"80",X"80",X"80",X"80",X"80",X"99",X"80",X"9A",X"80",X"80",X"80",X"C6",X"C7",
|
||||
X"C9",X"88",X"C8",X"CA",X"80",X"80",X"CC",X"88",X"80",X"80",X"CB",X"AF",X"AF",X"88",X"CD",X"B0",
|
||||
X"80",X"80",X"88",X"87",X"80",X"80",X"88",X"AF",X"94",X"8E",X"CD",X"A6",X"80",X"80",X"8E",X"80",
|
||||
X"AC",X"CE",X"AB",X"91",X"8E",X"89",X"94",X"8D",X"89",X"80",X"80",X"BA",X"80",X"80",X"87",X"88",
|
||||
X"D0",X"9E",X"CF",X"94",X"82",X"90",X"80",X"D1",X"D2",X"80",X"90",X"D0",X"D3",X"80",X"90",X"D2",
|
||||
X"A2",X"80",X"98",X"80",X"84",X"80",X"85",X"D2",X"80",X"D4",X"82",X"80",X"D5",X"D6",X"80",X"80",
|
||||
X"90",X"84",X"80",X"85",X"80",X"BA",X"D2",X"89",X"80",X"AD",X"80",X"85",X"81",X"80",X"83",X"BD",
|
||||
X"B1",X"BD",X"80",X"AD",X"80",X"80",X"D2",X"80",X"AC",X"BD",X"80",X"AD",X"D7",X"88",X"AD",X"80",
|
||||
X"D4",X"D2",X"80",X"AC",X"80",X"BA",X"98",X"89",X"D8",X"80",X"BA",X"80",X"AD",X"80",X"AC",X"BD",
|
||||
X"89",X"80",X"D9",X"80",X"80",X"AD",X"80",X"85",X"06",X"D5",X"82",X"80",X"80",X"82",X"DA",X"80",
|
||||
X"D4",X"DB",X"82",X"80",X"AD",X"80",X"90",X"D2",X"DA",X"80",X"AD",X"80",X"85",X"D2",X"80",X"AC",
|
||||
X"80",X"AD",X"80",X"AC",X"87",X"88",X"A6",X"CA",X"80",X"80",X"80",X"80",X"88",X"80",X"80",X"DC",
|
||||
X"BA",X"AC",X"89",X"80",X"88",X"87",X"D2",X"80",X"DD",X"D2",X"89",X"90",X"8E",X"80",X"D2",X"8E",
|
||||
X"DE",X"E0",X"98",X"DF",X"80",X"80",X"E1",X"8E",X"E2",X"E1",X"80",X"AC",X"80",X"80",X"E3",X"80",
|
||||
X"80",X"9A",X"80",X"99",X"80",X"80",X"82",X"80",X"B6",X"82",X"98",X"80",X"AC",X"98",X"AC",X"A2",
|
||||
X"AD",X"80",X"B6",X"80",X"E4",X"B9",X"80",X"A3",X"A2",X"80",X"98",X"80",X"99",X"80",X"9A",X"80");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@ -73,6 +73,8 @@ module sdram (
|
||||
output [15:0] port2_q
|
||||
);
|
||||
|
||||
parameter MHZ = 80; // 80 MHz default clock, adjust to calculate the refresh rate correctly
|
||||
|
||||
localparam RASCAS_DELAY = 3'd2; // tRCD=20ns -> 2 cycles@<100MHz
|
||||
localparam BURST_LENGTH = 3'b000; // 000=1, 001=2, 010=4, 011=8
|
||||
localparam ACCESS_TYPE = 1'b0; // 0=sequential, 1=interleaved
|
||||
@ -82,8 +84,8 @@ localparam NO_WRITE_BURST = 1'b1; // 0= write burst enabled, 1=only single acc
|
||||
|
||||
localparam MODE = { 3'b000, NO_WRITE_BURST, OP_MODE, CAS_LATENCY, ACCESS_TYPE, BURST_LENGTH};
|
||||
|
||||
// 64ms/8192 rows = 7.8us -> 842 cycles@108MHz
|
||||
localparam RFRSH_CYCLES = 10'd842;
|
||||
// 64ms/8192 rows = 7.8us
|
||||
localparam RFRSH_CYCLES = 16'd78*MHZ/10;
|
||||
|
||||
// ---------------------------------------------------------------------
|
||||
// ------------------------ cycle state machine ------------------------
|
||||
|
||||
@ -17,6 +17,9 @@
|
||||
-- Do not redistribute roms whatever the form
|
||||
-- Use at your own risk
|
||||
---------------------------------------------------------------------------------
|
||||
-- Version 0.4 -- 02/14/2021 by Slingshot
|
||||
-- Use mb88 for cs51xx - Super Xevious works
|
||||
--
|
||||
-- MiST changes for using SDRAM as external ROM storage
|
||||
-- Export all ROM access address/data lines for an external priority controller
|
||||
-- Latch ROM data a bit later to allow the SDRAM controller to perform
|
||||
@ -34,7 +37,6 @@
|
||||
-- Features :
|
||||
-- TV 15KHz mode only (atm)
|
||||
-- Cocktail mode : todo
|
||||
-- Replace cs51xx with true mb88 processor : todo
|
||||
--
|
||||
-- Sound ok, Ship explode ok with true mb88 processor
|
||||
|
||||
@ -104,10 +106,10 @@
|
||||
-- simplified emulation in vhdl
|
||||
--
|
||||
-- Namco 50XX for protection management
|
||||
-- simplified emulation in vhdl
|
||||
|
||||
-- true mb88 processor ok
|
||||
--
|
||||
-- Namco 51XX for coin/credit management
|
||||
-- simplified emulation in vhdl : 1coin/1credit, 1 or 2 players start
|
||||
-- true mb88 processor ok
|
||||
--
|
||||
-- Namco 54XX for sound effects
|
||||
-- true mb88 processor ok
|
||||
@ -163,7 +165,8 @@ port(
|
||||
sp_grphx_1_do : in std_logic_vector(7 downto 0);
|
||||
sp_grphx_2_addr_o : out std_logic_vector(16 downto 0);
|
||||
sp_grphx_2_do : in std_logic_vector(7 downto 0);
|
||||
freeze : in std_logic;
|
||||
dipA : in std_logic_vector(7 downto 0);
|
||||
dipB : in std_logic_vector(7 downto 0);
|
||||
b_test : in std_logic;
|
||||
b_svce : in std_logic;
|
||||
coin : in std_logic;
|
||||
@ -174,7 +177,11 @@ port(
|
||||
left : in std_logic;
|
||||
right : in std_logic;
|
||||
fire : in std_logic;
|
||||
bomb : in std_logic
|
||||
bomb : in std_logic;
|
||||
|
||||
dl_addr : in std_logic_vector(16 downto 0);
|
||||
dl_wr : in std_logic;
|
||||
dl_data : in std_logic_vector( 7 downto 0)
|
||||
);
|
||||
end xevious;
|
||||
|
||||
@ -187,6 +194,7 @@ architecture struct of xevious is
|
||||
signal slot : std_logic_vector(2 downto 0) := (others => '0');
|
||||
signal hcnt : std_logic_vector(8 downto 0);
|
||||
signal vcnt : std_logic_vector(8 downto 0);
|
||||
signal vblank : std_logic;
|
||||
signal ena_vidgen : std_logic;
|
||||
signal ena_snd_machine : std_logic;
|
||||
signal ena_sprite : std_logic;
|
||||
@ -264,29 +272,27 @@ architecture struct of xevious is
|
||||
signal cs06XX_control : std_logic_vector( 7 downto 0);
|
||||
signal cs06XX_do : std_logic_vector( 7 downto 0);
|
||||
signal cs06XX_di : std_logic_vector( 7 downto 0);
|
||||
signal cs06XX_nmi_state_next : std_logic;
|
||||
signal cs06XX_nmi_stretch : std_logic;
|
||||
signal cs06XX_nmi_cnt : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal cs51XX_data_cnt : std_logic_vector( 1 downto 0);
|
||||
signal cs51XX_coin_mode_cnt : std_logic_vector( 2 downto 0);
|
||||
signal cs51XX_switch_mode : std_logic;
|
||||
signal cs51XX_credit_mode : std_logic;
|
||||
signal cs51xx_rom_addr : std_logic_vector(10 downto 0);
|
||||
signal cs51xx_rom_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal cs51xx_irq_n : std_logic := '1';
|
||||
signal cs51xx_ol_port_out: std_logic_vector( 3 downto 0);
|
||||
signal cs51xx_oh_port_out: std_logic_vector( 3 downto 0);
|
||||
signal cs51xx_k_port_in : std_logic_vector( 3 downto 0);
|
||||
signal cs51XX_do : std_logic_vector( 7 downto 0);
|
||||
signal cs51XX_switch_mode_do : std_logic_vector( 7 downto 0);
|
||||
signal cs51XX_non_switch_mode_do : std_logic_vector( 7 downto 0);
|
||||
signal change_next : std_logic;
|
||||
signal credit_bcd_0 : std_logic_vector( 3 downto 0);
|
||||
signal credit_bcd_1 : std_logic_vector( 3 downto 0);
|
||||
|
||||
-- signal cs54XX_cmd : std_logic_vector( 3 downto 0);
|
||||
-- signal cs54XX_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal cs54xx_ena : std_logic;
|
||||
|
||||
signal cs5Xxx_ena : std_logic;
|
||||
signal cs5Xxx_rw : std_logic;
|
||||
|
||||
signal cs54xx_rom_addr : std_logic_vector(10 downto 0);
|
||||
signal cs54xx_rom_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal cs54xx_irq_n : std_logic := '1';
|
||||
signal cs54xx_irq_cnt : std_logic_vector( 3 downto 0);
|
||||
signal cs54xx_k_port_in : std_logic_vector( 3 downto 0);
|
||||
signal cs54xx_r0_port_in : std_logic_vector( 3 downto 0);
|
||||
signal cs54xx_audio_1 : std_logic_vector( 3 downto 0);
|
||||
@ -303,7 +309,6 @@ architecture struct of xevious is
|
||||
signal cs50xx_rom_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal cs50xx_irq_n : std_logic := '1';
|
||||
signal cs50xx_irq_cnt : std_logic_vector( 3 downto 0);
|
||||
signal cs50xx_k_port_in : std_logic_vector( 3 downto 0);
|
||||
signal cs50xx_r0_port_in : std_logic_vector( 3 downto 0);
|
||||
signal cs50xx_ol_port_out: std_logic_vector( 3 downto 0);
|
||||
@ -341,10 +346,13 @@ architecture struct of xevious is
|
||||
|
||||
signal terrain_bs0 : std_logic_vector( 7 downto 0);
|
||||
signal terrain_bs1 : std_logic_vector( 7 downto 0);
|
||||
signal terrain_2a_we : std_logic;
|
||||
signal terrain_2a_rom_addr : std_logic_vector(11 downto 0);
|
||||
signal terrain_2a_rom_do : std_logic_vector( 7 downto 0);
|
||||
signal terrain_2b_we : std_logic;
|
||||
signal terrain_2b_rom_addr : std_logic_vector(12 downto 0);
|
||||
signal terrain_2b_rom_do : std_logic_vector( 7 downto 0);
|
||||
signal terrain_2c_we : std_logic;
|
||||
signal terrain_2c_rom_addr : std_logic_vector(11 downto 0);
|
||||
signal terrain_2c_rom_do : std_logic_vector( 7 downto 0);
|
||||
signal terrain_mux_do : std_logic_vector( 2 downto 0);
|
||||
@ -432,12 +440,11 @@ sp_grphx_2_addr_o <= ('0'&X"F000") + ("0000"&sp_grphx_addr(12 downto 0)); -- 0x0
|
||||
clock_18n <= not clock_18;
|
||||
reset_n <= not reset;
|
||||
|
||||
dip_switch_a <= "11111111"; -- | cabinet(1) | lives(2)| bonus life(3) | coinage A(2) |
|
||||
--dip_switch_b <= not freeze &"110001" & not bomb; -- |freeze(1)| difficulty(2)| input B(1) | coinage B (2) | Flags bonus life (1) | input A (1) |
|
||||
dip_switch_b <= not freeze &"11" & not bomb & "111" & not bomb;
|
||||
dip_switch_a <= dipa; -- | cabinet(1) | lives(2)| bonus life(3) | coinage A(2) |
|
||||
dip_switch_b <= dipb(7 downto 5) & not bomb & dipb(3 downto 1) & not bomb; -- |freeze(1)| difficulty(2)| input B(1) | coinage B (2) | Flags bonus life (1) | input A (1) |
|
||||
dip_switch_do <= dip_switch_a(to_integer(unsigned(ram_bus_addr(3 downto 0)))) &
|
||||
dip_switch_b(to_integer(unsigned(ram_bus_addr(3 downto 0))));
|
||||
|
||||
|
||||
audio <= ("00" & cs54xx_audio_1 & "00000" ) + ("00" & cs54xx_audio_2 & "00000" )+ ('0'&snd_audio);
|
||||
--audio <= ("00" & cs54xx_audio_1 & "00000" ) + ('0'&snd_audio);
|
||||
--audio <= ('0'&snd_audio);
|
||||
@ -501,7 +508,7 @@ begin
|
||||
ena_sprite <= '0';
|
||||
ena_sprite_grph0 <= '0';
|
||||
ena_sprite_grph1 <= '0';
|
||||
cs54xx_ena <= '0';
|
||||
cs5Xxx_ena <= '0';
|
||||
|
||||
if slot = "100" or slot = "001" then ena_vidgen <= '1'; end if;
|
||||
if slot = "010" or slot = "100" then ena_snd_machine <= '1'; end if; -- sound ram access
|
||||
@ -517,9 +524,9 @@ begin
|
||||
if slot = "000" then cpu2_ena <= '1'; end if;
|
||||
if slot = "001" then cpu3_ena <= '1'; end if;
|
||||
|
||||
if slot24 = "00000" then cs54xx_ena <= '1'; end if;
|
||||
-- if slot24 = "00000" or slot24 = "01100" then cs54xx_ena <= '1'; end if;
|
||||
-- if slot = "000" or slot = "011" then cs54xx_ena <= '1'; end if;
|
||||
-- if slot24 = "00000" then cs5Xxx_ena <= '1'; end if;
|
||||
if slot24 = "00000" or slot24 = "01100" then cs5Xxx_ena <= '1'; end if;
|
||||
-- if slot = "000" or slot = "011" then cs5Xxx_ena <= '1'; end if;
|
||||
|
||||
end if;
|
||||
end process;
|
||||
@ -981,7 +988,6 @@ terrain_we <= '1' when mux_cpu_we = '1' and ram_bus_addr(15 downto 12) = "1111
|
||||
|
||||
-- manage irq reset/enable, cpu1 and 2 reset, namco custom chips, misc. lacthes/registers
|
||||
process (reset, clock_18n, io_we)
|
||||
variable cs06XX_nmi_cnt : natural range 0 to 10000;
|
||||
begin
|
||||
if reset='1' then
|
||||
irq1_clr_n <= '0';
|
||||
@ -990,14 +996,11 @@ begin
|
||||
reset_cpu_n <= '0';
|
||||
cpu1_irq_n <= '1';
|
||||
cpu2_irq_n <= '1';
|
||||
cs51XX_coin_mode_cnt <= "000";
|
||||
cs51XX_data_cnt <= "00";
|
||||
cs50XX_cmd <= X"00";
|
||||
flip_h <= '0';
|
||||
cs51xx_irq_n <= '1';
|
||||
cs51xx_k_port_in <= X"0";
|
||||
cs54xx_irq_n <= '1';
|
||||
cs54xx_irq_cnt <= X"0";
|
||||
cs50xx_irq_n <= '1';
|
||||
cs50xx_irq_cnt <= X"0";
|
||||
cs50xx_r0_port_in <= X"0";
|
||||
cs50xx_k_port_in <= X"0";
|
||||
else
|
||||
@ -1031,120 +1034,91 @@ begin
|
||||
elsif vcnt = std_logic_vector(to_unsigned(240,9)) and hcnt = std_logic_vector(to_unsigned(128,9)) then cpu2_irq_n <= '0';
|
||||
end if;
|
||||
|
||||
if cs54xx_irq_cnt = X"0" then
|
||||
cs54xx_irq_n <= '1';
|
||||
else
|
||||
if cs54xx_ena = '1' then
|
||||
cs54xx_irq_cnt <= cs54xx_irq_cnt - '1';
|
||||
end if;
|
||||
end if;
|
||||
|
||||
if cs50xx_irq_cnt = X"0" then
|
||||
cs50xx_irq_n <= '1';
|
||||
else
|
||||
if cs54xx_ena = '1' then
|
||||
cs50xx_irq_cnt <= cs50xx_irq_cnt - '1';
|
||||
end if;
|
||||
end if;
|
||||
|
||||
-- write to cs06XX
|
||||
if io_we = '1' then
|
||||
-- write to data register (0x7000)
|
||||
if ram_bus_addr(8) = '0' then
|
||||
-- write data to device#4 (cs54XX)
|
||||
if cs06XX_control(3 downto 0) = "1000" then
|
||||
-- write data for k and r#0 port and launch irq to advice cs50xx
|
||||
cs54xx_k_port_in <= mux_cpu_do(7 downto 4);
|
||||
cs54xx_r0_port_in <= mux_cpu_do(3 downto 0);
|
||||
cs54xx_irq_n <= '0';
|
||||
cs54xx_irq_cnt <= X"7";
|
||||
-- write data for k and r#0 port and launch irq to advice cs50xx
|
||||
cs54xx_irq_n <= '0';
|
||||
cs54xx_k_port_in <= mux_cpu_do(7 downto 4);
|
||||
cs54xx_r0_port_in <= mux_cpu_do(3 downto 0);
|
||||
end if;
|
||||
-- write data to device#1 (cs51XX)
|
||||
if cs06XX_control(3 downto 0) = "0001" then
|
||||
-- when not in coin mode
|
||||
if cs51XX_coin_mode_cnt = "000" then
|
||||
-- if data = 1 enter coin mode for next 4 write operations
|
||||
if mux_cpu_do(2 downto 0) = "001" then
|
||||
cs51XX_coin_mode_cnt <= "100";
|
||||
end if;
|
||||
-- if data = 2 enter credit mode
|
||||
if mux_cpu_do(2 downto 0) = "010" then
|
||||
cs51XX_switch_mode <= '0';
|
||||
cs51XX_credit_mode <= '1';
|
||||
cs51XX_data_cnt <= "00";
|
||||
end if;
|
||||
-- if data = 5 enter switch mode
|
||||
if mux_cpu_do(2 downto 0) = "101" then
|
||||
cs51XX_switch_mode <= '1'; -- '1' for galaga '0' for xevious (see klugde mode ) TBC
|
||||
cs51XX_credit_mode <= '0';
|
||||
cs51XX_data_cnt <= "00";
|
||||
end if;
|
||||
-- when in coin mode
|
||||
else
|
||||
-- written coin/credit data are ignored atm
|
||||
-- only count down to exit coin_mode (request 4 write operations)
|
||||
cs51XX_coin_mode_cnt <= cs51XX_coin_mode_cnt - "001";
|
||||
end if;
|
||||
cs51xx_irq_n <= '0';
|
||||
cs51xx_k_port_in <= mux_cpu_do(3 downto 0);
|
||||
end if;
|
||||
-- write data to device#3 (cs50XX)
|
||||
-- rough emulation
|
||||
if cs06XX_control(3 downto 0) = "0100" then
|
||||
-- keep written data as cmd and reset read counter
|
||||
cs50XX_cmd <= mux_cpu_do;
|
||||
cs50XX_data_cnt <= "00"; -- !!!! cs51xx_data_cnt TBC
|
||||
cs50xx_irq_n <= '0';
|
||||
cs50xx_k_port_in <= mux_cpu_do(7 downto 4);
|
||||
cs50xx_r0_port_in <= mux_cpu_do(3 downto 0);
|
||||
end if;
|
||||
|
||||
-- mb88 emulation
|
||||
if cs06XX_control(3 downto 0) = "0100" then
|
||||
-- write data for k and r#0 port and reset irq counter
|
||||
cs5Xxx_rw <= cs06XX_control(4);
|
||||
cs50xx_k_port_in <= mux_cpu_do(7 downto 4);
|
||||
cs50xx_r0_port_in <= mux_cpu_do(3 downto 0);
|
||||
cs50xx_irq_n <= '0';
|
||||
cs50xx_irq_cnt <= X"7";
|
||||
end if;
|
||||
|
||||
|
||||
end if;
|
||||
|
||||
|
||||
-- write to control register (0x7100)
|
||||
-- data(3..0) select custom chip 50xx/51xx/54xx
|
||||
-- data (4) read/write mode for custom chip (1 = read mode)
|
||||
if ram_bus_addr(8) = '1' then
|
||||
cs06XX_control <= mux_cpu_do;
|
||||
-- start/stop nmi timer (stop if no chip selected)
|
||||
if mux_cpu_do(3 downto 0) = "0000" then
|
||||
cs06XX_nmi_cnt := 0; -- stop
|
||||
if mux_cpu_do(7 downto 5) = "000" then
|
||||
cs06XX_nmi_cnt <= (others => '0');
|
||||
cpu1_nmi_n <= '1';
|
||||
cs51xx_irq_n <= '1';
|
||||
cs50xx_irq_n <= '1';
|
||||
cs54xx_irq_n <= '1';
|
||||
else
|
||||
cs06XX_nmi_cnt := 1; -- start
|
||||
|
||||
if mux_cpu_do(4 downto 0) = "10100" then -- prepare next read to cs50xx
|
||||
cs5Xxx_rw <= mux_cpu_do(4); -- *must* launch irq to cs50xx
|
||||
cs50xx_irq_n <= '0';
|
||||
cs50xx_irq_cnt <= X"7";
|
||||
end if;
|
||||
|
||||
cs06XX_nmi_cnt <= (others => '0');
|
||||
cpu1_nmi_n <= '1';
|
||||
cs06XX_nmi_stretch <= mux_cpu_do(4);
|
||||
cs06XX_nmi_state_next <= '1';
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
|
||||
|
||||
-- generate periodic nmi when timer is on
|
||||
if cs06XX_nmi_cnt >= 1 then
|
||||
if cs06XX_control(7 downto 5) /= "000" then
|
||||
if cpu1_ena = '1' then -- to get 333ns tick
|
||||
-- -- 600 * 333ns = 200µs
|
||||
-- if cs06XX_nmi_cnt < 600 then
|
||||
-- 2000 * 333ns = 666µs
|
||||
if cs06XX_nmi_cnt < 600 then
|
||||
cs06XX_nmi_cnt := cs06XX_nmi_cnt + 1;
|
||||
cpu1_nmi_n <= '1';
|
||||
|
||||
if cs06XX_nmi_cnt = 0 then
|
||||
case cs06XX_control(7 downto 5) is --32 * cs06XX_control(7 downto 5);
|
||||
when "111" => cs06XX_nmi_cnt <= X"E0";
|
||||
when "110" => cs06XX_nmi_cnt <= X"C0";
|
||||
when "101" => cs06XX_nmi_cnt <= X"A0";
|
||||
when "100" => cs06XX_nmi_cnt <= X"80";
|
||||
when "011" => cs06XX_nmi_cnt <= X"60";
|
||||
when "010" => cs06XX_nmi_cnt <= X"40";
|
||||
when others => cs06XX_nmi_cnt <= X"20";
|
||||
end case;
|
||||
|
||||
if cs06XX_nmi_state_next = '1' then
|
||||
cs5Xxx_rw <= cs06XX_control(4);
|
||||
end if;
|
||||
|
||||
if cs06XX_nmi_state_next = '1' and cs06XX_nmi_stretch = '0' then
|
||||
cpu1_nmi_n <= '0';
|
||||
else
|
||||
cpu1_nmi_n <= '1';
|
||||
end if;
|
||||
|
||||
if cs06XX_nmi_state_next = '0' or cs06XX_nmi_stretch = '1' then
|
||||
cs51xx_irq_n <= not (cs06XX_control(0) and cs06XX_nmi_state_next);
|
||||
cs50xx_irq_n <= not (cs06XX_control(2) and cs06XX_nmi_state_next);
|
||||
cs54xx_irq_n <= not (cs06XX_control(3) and cs06XX_nmi_state_next);
|
||||
end if;
|
||||
|
||||
cs06XX_nmi_state_next <= not cs06xx_nmi_state_next;
|
||||
cs06XX_nmi_stretch <= '0';
|
||||
else
|
||||
cs06XX_nmi_cnt := 1;
|
||||
cpu1_nmi_n <= '0';
|
||||
end if;
|
||||
cs06XX_nmi_cnt <= cs06XX_nmi_cnt - 1;
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
|
||||
|
||||
-- manage cs06XX data read (0x7000)
|
||||
change_next <= '0';
|
||||
if mux_cpu_mreq = '1' and mux_cpu_we ='0' and ram_bus_addr(15 downto 11) = "01110" then
|
||||
@ -1154,141 +1128,22 @@ begin
|
||||
end if ;
|
||||
-- cycle data_cnt at each read
|
||||
if change_next = '1' then
|
||||
if cs06XX_control(3 downto 0) = "0001" then
|
||||
if cs51XX_data_cnt = "10" then cs51XX_data_cnt <= "00";
|
||||
else cs51XX_data_cnt <= cs51XX_data_cnt + "01"; end if;
|
||||
if cs06XX_control(4 downto 0) = "10001" then
|
||||
cs51xx_irq_n <= '0';
|
||||
end if;
|
||||
if cs06XX_control(3 downto 0) = "0100" then
|
||||
-- cs50xx (rough emulation)
|
||||
if cs50XX_data_cnt = "11" then cs50XX_data_cnt <= "00";
|
||||
else cs50XX_data_cnt <= cs50XX_data_cnt + "01"; end if;
|
||||
if cs06XX_control(4 downto 0) = "10100" then
|
||||
-- cs50xx (m88 emulation)
|
||||
cs5Xxx_rw <= cs06XX_control(4); -- launch irq to request next read
|
||||
cs50xx_irq_n <= '0';
|
||||
cs50xx_irq_cnt <= X"7";
|
||||
|
||||
end if;
|
||||
end if;
|
||||
|
||||
-- manage credit count (bcd)
|
||||
-- increase at each coin up to 99
|
||||
coin_r <= coin;
|
||||
start1_r <= start1;
|
||||
start2_r <= start2;
|
||||
if coin = '1' and coin_r = '0' then
|
||||
if credit_bcd_0 = "1001" then
|
||||
if credit_bcd_1 /= "1001" then
|
||||
credit_bcd_1 <= credit_bcd_1 + "0001";
|
||||
credit_bcd_0 <= "0000";
|
||||
end if;
|
||||
else
|
||||
credit_bcd_0 <= credit_bcd_0 + "0001";
|
||||
end if;
|
||||
end if;
|
||||
|
||||
-- decrease credit only when in credit mode
|
||||
-- CPU spy this counter to start a new game
|
||||
if cs51XX_credit_mode = '1' then
|
||||
-- decreasing credit by 1 will start a new game for 1 player
|
||||
if (start1 = '1' and start1_r = '0') then
|
||||
cs51XX_credit_mode <= '0';
|
||||
if credit_bcd_0 = "0000" then
|
||||
if credit_bcd_1 /= "0000" then
|
||||
credit_bcd_1 <= credit_bcd_1 - "0001";
|
||||
credit_bcd_0 <= "1001";
|
||||
end if;
|
||||
else
|
||||
credit_bcd_0 <= credit_bcd_0 - "0001";
|
||||
end if;
|
||||
end if;
|
||||
|
||||
-- decreasing credit by 2 (at once) will start a new game for 2 player
|
||||
if (start2 = '1' and start2_r = '0') then
|
||||
if credit_bcd_0 = "0000" or credit_bcd_0 = "0001" then
|
||||
if credit_bcd_1 /= "0000" then
|
||||
cs51XX_credit_mode <= '0';
|
||||
credit_bcd_1 <= credit_bcd_1 - "0001";
|
||||
if credit_bcd_0 = "0000" then
|
||||
credit_bcd_0 <= "1000";
|
||||
else
|
||||
credit_bcd_0 <= "1001";
|
||||
end if;
|
||||
end if;
|
||||
else
|
||||
cs51XX_credit_mode <= '0';
|
||||
credit_bcd_0 <= credit_bcd_0 - "0010";
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
-- namco cs51XX joy remap LUT (active for xevious)
|
||||
buttons <= left & down & right & up;
|
||||
with buttons select
|
||||
joy <= X"8" when "0000",
|
||||
X"0" when "0001",
|
||||
X"2" when "0010",
|
||||
X"1" when "0011",
|
||||
X"4" when "0100",
|
||||
X"A" when "0101",
|
||||
X"3" when "0110",
|
||||
X"B" when "0111",
|
||||
X"6" when "1000",
|
||||
X"7" when "1001",
|
||||
X"9" when "1010",
|
||||
X"C" when "1011",
|
||||
X"5" when "1100",
|
||||
X"D" when "1101",
|
||||
X"E" when "1110",
|
||||
X"F" when others;
|
||||
cs51XX_do <= cs51XX_oh_port_out & cs51XX_ol_port_out;
|
||||
|
||||
-- swicth mode reply with respect to reply rank
|
||||
with cs51XX_data_cnt select
|
||||
cs51XX_switch_mode_do <= not (left & '0' & right & '0' & left & '0' & right & '0' ) when "00",
|
||||
not (b_test & b_svce & '0' & coin & start2 & start1 & fire & fire) when "01",
|
||||
X"00" when others;
|
||||
-- N.U. (galaga configuration)
|
||||
--cs51XX_switch_mode_do <= not (left2 & '0' & right2 & '0' & left1 & '0' & right1 & '0' ) when "00",
|
||||
-- not (b_test & b_svce & '0' & coin & start2 & start1 & fire2 & fire1) when "01",
|
||||
-- X"00" when others;
|
||||
|
||||
-- non swicth mode reply with respect to reply rank
|
||||
with cs51XX_data_cnt select
|
||||
cs51XX_non_switch_mode_do <= credit_bcd_1 & credit_bcd_0 when "00", -- credits (cpu spy this to start a new game)
|
||||
"00" & not fire & '1' & joy when "01",
|
||||
X"38" when "10",
|
||||
X"00" when "11"; -- N.U.
|
||||
|
||||
-- N.U. (galaga configuration)
|
||||
--cs51XX_non_switch_mode_do <= credit_bcd_1 & credit_bcd_0 when "00", -- credits (cpu spy this)
|
||||
-- not ("110" & fire1 & left1 & '0' & right1 & '0' ) when "01",
|
||||
-- not ("110" & fire2 & left2 & '0' & right2 & '0' ) when "10",
|
||||
-- X"00" when "11"; -- N.U.
|
||||
|
||||
-- select reply with respect to current mode
|
||||
cs51XX_do <= cs51XX_switch_mode_do when cs51XX_switch_mode = '1' else cs51XX_non_switch_mode_do;
|
||||
|
||||
-- reply for cmd_80 mode (rough emulation)
|
||||
with cs50XX_data_cnt select
|
||||
cs50XX_cmd_80_do <= X"80" when "00",
|
||||
X"00" when "01",
|
||||
X"00" when "10",
|
||||
X"05" when others;
|
||||
|
||||
-- reply for cmd_E5 mode (rough emulation)
|
||||
with cs50XX_data_cnt select
|
||||
cs50XX_cmd_E5_do <= X"F0" when "00",
|
||||
X"00" when "01",
|
||||
X"00" when "10",
|
||||
X"95" when others;
|
||||
|
||||
-- select reply with respect to current mode (rough emulation)
|
||||
--cs50XX_do <= cs50XX_cmd_80_do when cs50XX_cmd = X"80" else cs50XX_cmd_E5_do;
|
||||
-- mb88 emulation
|
||||
cs50XX_do <= cs50XX_oh_port_out & cs50XX_ol_port_out; -- keep this line for cs50xx true mb88 emulation
|
||||
cs50XX_do <= cs50XX_oh_port_out & cs50XX_ol_port_out;
|
||||
|
||||
-- select custom chip reply depending on current control mode for data read request
|
||||
with cs06XX_control(3 downto 0) select
|
||||
@ -1354,6 +1209,7 @@ vcnt => vcnt,
|
||||
hsync => video_hs,
|
||||
vsync => video_vs,
|
||||
csync => video_csync,
|
||||
vbl => vblank,
|
||||
blankn => video_blankn
|
||||
);
|
||||
|
||||
@ -1431,12 +1287,53 @@ port map(
|
||||
DO => cpu3_do
|
||||
);
|
||||
|
||||
-- mb88 - cs51xx (42 pins IC, 1024 bytes rom)
|
||||
mb88_51xx : entity work.mb88
|
||||
port map(
|
||||
reset_n => reset_cpu_n, --reset_n,
|
||||
clock => clock_18,
|
||||
ena => cs5Xxx_ena,
|
||||
|
||||
r0_port_in => not left¬ down¬ right¬ up, -- pin 22,23,24,25
|
||||
r1_port_in => x"F", -- pin 26,27,28,29
|
||||
r2_port_in => not start2¬ start1&'1'¬ fire, -- pin 30,31,32,33
|
||||
r3_port_in => not b_test&"11"¬ coin, -- pin 34,35,36,37
|
||||
r0_port_out => open,
|
||||
r1_port_out => open,
|
||||
r2_port_out => open,
|
||||
r3_port_out => open,
|
||||
k_port_in => cs5Xxx_rw&cs51xx_k_port_in(2 downto 0), -- pin 38,39,40,41
|
||||
ol_port_out => cs51XX_ol_port_out, -- pin 13,14,15,16
|
||||
oh_port_out => cs51XX_oh_port_out, -- pin 17,18,19,20
|
||||
p_port_out => open, -- pin 9,10,11,12
|
||||
|
||||
stby_n => '0',
|
||||
tc_n => not vblank, -- pin 8
|
||||
irq_n => cs51xx_irq_n, -- pin 4
|
||||
sc_in_n => '0', -- pin 7
|
||||
si_n => '0', -- pin 6
|
||||
sc_out_n => open, -- pin 7
|
||||
so_n => open, -- pin 5
|
||||
to_n => open, -- pin 7
|
||||
|
||||
rom_addr => cs51xx_rom_addr,
|
||||
rom_data => cs51xx_rom_do
|
||||
);
|
||||
|
||||
-- cs51xx program ROM
|
||||
cs51xx_prog : entity work.cs51xx_prog
|
||||
port map(
|
||||
clk => clock_18n,
|
||||
addr => cs51xx_rom_addr(9 downto 0),
|
||||
data => cs51xx_rom_do
|
||||
);
|
||||
|
||||
-- mb88 - cs54xx (28 pins IC, 1024 bytes rom)
|
||||
mb88_54xx : entity work.mb88
|
||||
port map(
|
||||
reset_n => reset_cpu_n, --reset_n,
|
||||
clock => clock_18,
|
||||
ena => cs54xx_ena,
|
||||
ena => cs5Xxx_ena,
|
||||
|
||||
r0_port_in => cs54xx_r0_port_in, -- pin 12,13,15,16
|
||||
r1_port_in => X"0",
|
||||
@ -1477,7 +1374,7 @@ mb88_50xx : entity work.mb88
|
||||
port map(
|
||||
reset_n => reset_cpu_n, --reset_n,
|
||||
clock => clock_18,
|
||||
ena => cs54xx_ena, -- same clock for 50XX, 51XX, 54XX
|
||||
ena => cs5Xxx_ena, -- same clock for 50XX, 51XX, 54XX
|
||||
|
||||
r0_port_in => cs50xx_r0_port_in, -- pin 12,13,15,16 (data in 0-3)
|
||||
r1_port_in => X"0",
|
||||
@ -1516,27 +1413,57 @@ port map(
|
||||
|
||||
|
||||
-- terrain map 2a ROM
|
||||
terrain_2a : entity work.terrain_2a
|
||||
terrain_2a_we <= '1' when dl_wr = '1' and dl_addr(16 downto 12) = "10001" else '0';
|
||||
terrain_2a : entity work.dpram
|
||||
generic map (
|
||||
aWidth => 12,
|
||||
dWidth => 8
|
||||
)
|
||||
port map(
|
||||
clk => clock_18n,
|
||||
addr => terrain_2a_rom_addr,
|
||||
data => terrain_2a_rom_do
|
||||
clk_a => clock_18n,
|
||||
addr_a => terrain_2a_rom_addr,
|
||||
q_a => terrain_2a_rom_do,
|
||||
|
||||
clk_b => clock_18,
|
||||
addr_b => dl_addr(11 downto 0),
|
||||
d_b => dl_data,
|
||||
we_b => terrain_2a_we
|
||||
);
|
||||
|
||||
-- terrain map 2b ROM
|
||||
terrain_2b : entity work.terrain_2b
|
||||
terrain_2b_we <= '1' when dl_wr = '1' and dl_addr(16 downto 13) = "1001" else '0';
|
||||
terrain_2b : entity work.dpram
|
||||
generic map (
|
||||
aWidth => 13,
|
||||
dWidth => 8
|
||||
)
|
||||
port map(
|
||||
clk => clock_18n,
|
||||
addr => terrain_2b_rom_addr,
|
||||
data => terrain_2b_rom_do
|
||||
clk_a => clock_18n,
|
||||
addr_a => terrain_2b_rom_addr,
|
||||
q_a => terrain_2b_rom_do,
|
||||
|
||||
clk_b => clock_18,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
d_b => dl_data,
|
||||
we_b => terrain_2b_we
|
||||
);
|
||||
|
||||
-- terrain map 2c ROM
|
||||
terrain_2c : entity work.terrain_2c
|
||||
terrain_2c_we <= '1' when dl_wr = '1' and dl_addr(16 downto 12) = "10100" else '0';
|
||||
terrain_2c : entity work.dpram
|
||||
generic map (
|
||||
aWidth => 12,
|
||||
dWidth => 8
|
||||
)
|
||||
port map(
|
||||
clk => clock_18n,
|
||||
addr => terrain_2c_rom_addr,
|
||||
data => terrain_2c_rom_do
|
||||
clk_a => clock_18n,
|
||||
addr_a => terrain_2c_rom_addr,
|
||||
q_a => terrain_2c_rom_do,
|
||||
|
||||
clk_b => clock_18,
|
||||
addr_b => dl_addr(11 downto 0),
|
||||
d_b => dl_data,
|
||||
we_b => terrain_2c_we
|
||||
);
|
||||
|
||||
-- foreground/background attr RAM 0xB000-0xBFFF
|
||||
|
||||
@ -32,15 +32,23 @@ module xevious_mist
|
||||
`include "rtl\build_id.v"
|
||||
|
||||
localparam CONF_STR = {
|
||||
"XEVIOUS;ROM;",
|
||||
"O7,Game,Xevious,SXevious;",
|
||||
"XEVIOUS;;",
|
||||
"O2,Rotate Controls,Off,On;",
|
||||
"O34,Scanlines,Off,25%,50%,75%;",
|
||||
"O5,Blend,Off,On;",
|
||||
"T6,Reset;",
|
||||
"DIP;",
|
||||
"T0,Reset;",
|
||||
"V,v1.00.",`BUILD_DATE
|
||||
};
|
||||
|
||||
wire rotate = status[2];
|
||||
wire [1:0] scanlines = status[4:3];
|
||||
wire blend = status[5];
|
||||
wire [7:0] dipA = status[15:8];
|
||||
wire [7:0] dipB = status[23:16];
|
||||
|
||||
wire [6:0] core_mod;
|
||||
|
||||
assign LED = ~ioctl_downl;
|
||||
assign AUDIO_R = AUDIO_L;
|
||||
assign SDRAM_CLK = clk_72;
|
||||
@ -58,23 +66,51 @@ pll pll(
|
||||
wire clk_sys = clk_18;
|
||||
wire clk_mem = clk_72;
|
||||
|
||||
reg reset;
|
||||
always @(posedge clk_sys)
|
||||
reset <= status[0] | status[6] | buttons[1] | ioctl_downl;
|
||||
reg rom_loaded = 0;
|
||||
reg reset = 1;
|
||||
|
||||
always @(posedge clk_sys) begin
|
||||
reg ioctl_downlD;
|
||||
ioctl_downlD <= ioctl_downl;
|
||||
|
||||
if (ioctl_downlD & ~ioctl_downl) rom_loaded <= 1;
|
||||
reset <= status[0] | buttons[1] | ioctl_downl | ~rom_loaded;
|
||||
end
|
||||
|
||||
wire [31:0] status;
|
||||
wire [1:0] buttons;
|
||||
wire [1:0] switches;
|
||||
wire [9:0] kbjoy;
|
||||
wire [7:0] joystick_0;
|
||||
wire [7:0] joystick_1;
|
||||
wire scandoublerD;
|
||||
wire ypbpr;
|
||||
wire [10:0] ps2_key;
|
||||
wire [10:0] audio;
|
||||
wire hs, vs;
|
||||
wire blankn;
|
||||
wire [3:0] r,g,b;
|
||||
wire no_csync;
|
||||
wire key_strobe;
|
||||
wire key_pressed;
|
||||
wire [7:0] key_code;
|
||||
|
||||
user_io #(
|
||||
.STRLEN($size(CONF_STR)>>3))
|
||||
user_io(
|
||||
.clk_sys (clk_sys ),
|
||||
.conf_str (CONF_STR ),
|
||||
.SPI_CLK (SPI_SCK ),
|
||||
.SPI_SS_IO (CONF_DATA0 ),
|
||||
.SPI_MISO (SPI_DO ),
|
||||
.SPI_MOSI (SPI_DI ),
|
||||
.buttons (buttons ),
|
||||
.switches (switches ),
|
||||
.scandoubler_disable (scandoublerD ),
|
||||
.ypbpr (ypbpr ),
|
||||
.no_csync (no_csync ),
|
||||
.core_mod (core_mod ),
|
||||
.key_strobe (key_strobe ),
|
||||
.key_pressed (key_pressed ),
|
||||
.key_code (key_code ),
|
||||
.joystick_0 (joystick_0 ),
|
||||
.joystick_1 (joystick_1 ),
|
||||
.status (status )
|
||||
);
|
||||
|
||||
wire ioctl_downl;
|
||||
wire [7:0] ioctl_index;
|
||||
@ -168,6 +204,11 @@ always @(posedge clk_sys) begin
|
||||
end
|
||||
end
|
||||
|
||||
wire [10:0] audio;
|
||||
wire hs, vs;
|
||||
wire blankn;
|
||||
wire [3:0] r,g,b;
|
||||
|
||||
xevious xevious(
|
||||
.clock_18 ( clk_sys ),
|
||||
.reset ( reset ),
|
||||
@ -195,16 +236,22 @@ xevious xevious(
|
||||
.video_vs(vs),
|
||||
.video_blankn(blankn),
|
||||
.audio(audio),
|
||||
.freeze(status[7]),
|
||||
.coin(btn_coin),
|
||||
.start1(btn_one_player),
|
||||
.dipA(dipA),
|
||||
.dipB(dipB),
|
||||
.coin(m_coin1 | m_coin2),
|
||||
.start1(m_one_player),
|
||||
.left(m_left),
|
||||
.right(m_right),
|
||||
.up(m_up),
|
||||
.down(m_down),
|
||||
.fire(m_fire),
|
||||
.bomb(m_bomb),
|
||||
.start2(btn_two_players)
|
||||
.fire(m_fireA),
|
||||
.bomb(m_fireB),
|
||||
.start2(m_two_players),
|
||||
.b_test(),
|
||||
.b_svce(),
|
||||
.dl_addr(ioctl_addr[16:0]),
|
||||
.dl_wr(ioctl_wr),
|
||||
.dl_data(ioctl_dout)
|
||||
);
|
||||
|
||||
mist_video #(.COLOR_DEPTH(4), .SD_HCNT_WIDTH(10)) mist_video(
|
||||
@ -223,32 +270,12 @@ mist_video #(.COLOR_DEPTH(4), .SD_HCNT_WIDTH(10)) mist_video(
|
||||
.VGA_VS(VGA_VS),
|
||||
.VGA_HS(VGA_HS),
|
||||
.ce_divider(1'b1),
|
||||
.rotate({1'b1,status[2]}),
|
||||
.scanlines(status[4:3]),
|
||||
.blend(status[5]),
|
||||
.rotate({1'b1,rotate}),
|
||||
.scanlines(scanlines),
|
||||
.blend(blend),
|
||||
.scandoubler_disable(scandoublerD),
|
||||
.ypbpr(ypbpr)
|
||||
);
|
||||
|
||||
user_io #(
|
||||
.STRLEN(($size(CONF_STR)>>3)))
|
||||
user_io(
|
||||
.clk_sys (clk_sys ),
|
||||
.conf_str (CONF_STR ),
|
||||
.SPI_CLK (SPI_SCK ),
|
||||
.SPI_SS_IO (CONF_DATA0 ),
|
||||
.SPI_MISO (SPI_DO ),
|
||||
.SPI_MOSI (SPI_DI ),
|
||||
.buttons (buttons ),
|
||||
.switches (switches ),
|
||||
.scandoubler_disable (scandoublerD ),
|
||||
.ypbpr (ypbpr ),
|
||||
.key_strobe (key_strobe ),
|
||||
.key_pressed (key_pressed ),
|
||||
.key_code (key_code ),
|
||||
.joystick_0 (joystick_0 ),
|
||||
.joystick_1 (joystick_1 ),
|
||||
.status (status )
|
||||
.ypbpr(ypbpr),
|
||||
.no_csync(no_csync)
|
||||
);
|
||||
|
||||
dac #(
|
||||
@ -260,44 +287,24 @@ dac(
|
||||
.dac_o(AUDIO_L)
|
||||
);
|
||||
|
||||
// Rotated Normal
|
||||
wire m_up = ~status[2] ? btn_left | joystick_0[1] | joystick_1[1] : btn_up | joystick_0[3] | joystick_1[3];
|
||||
wire m_down = ~status[2] ? btn_right | joystick_0[0] | joystick_1[0] : btn_down | joystick_0[2] | joystick_1[2];
|
||||
wire m_left = ~status[2] ? btn_down | joystick_0[2] | joystick_1[2] : btn_left | joystick_0[1] | joystick_1[1];
|
||||
wire m_right = ~status[2] ? btn_up | joystick_0[3] | joystick_1[3] : btn_right | joystick_0[0] | joystick_1[0];
|
||||
wire m_up, m_down, m_left, m_right, m_fireA, m_fireB, m_fireC, m_fireD, m_fireE, m_fireF;
|
||||
wire m_up2, m_down2, m_left2, m_right2, m_fire2A, m_fire2B, m_fire2C, m_fire2D, m_fire2E, m_fire2F;
|
||||
wire m_tilt, m_coin1, m_coin2, m_coin3, m_coin4, m_one_player, m_two_players, m_three_players, m_four_players;
|
||||
|
||||
wire m_fire = btn_fire1 | joystick_0[4] | joystick_1[4];
|
||||
wire m_bomb = btn_fire2 | joystick_0[5] | joystick_1[5];
|
||||
arcade_inputs inputs (
|
||||
.clk ( clk_sys ),
|
||||
.key_strobe ( key_strobe ),
|
||||
.key_pressed ( key_pressed ),
|
||||
.key_code ( key_code ),
|
||||
.joystick_0 ( joystick_0 ),
|
||||
.joystick_1 ( joystick_1 ),
|
||||
.rotate ( rotate ),
|
||||
.orientation ( 2'b11 ),
|
||||
.joyswap ( 1'b0 ),
|
||||
.oneplayer ( 1'b1 ),
|
||||
.controls ( {m_tilt, m_coin4, m_coin3, m_coin2, m_coin1, m_four_players, m_three_players, m_two_players, m_one_player} ),
|
||||
.player1 ( {m_fireF, m_fireE, m_fireD, m_fireC, m_fireB, m_fireA, m_up, m_down, m_left, m_right} ),
|
||||
.player2 ( {m_fire2F, m_fire2E, m_fire2D, m_fire2C, m_fire2B, m_fire2A, m_up2, m_down2, m_left2, m_right2} )
|
||||
);
|
||||
|
||||
reg btn_one_player = 0;
|
||||
reg btn_two_players = 0;
|
||||
reg btn_left = 0;
|
||||
reg btn_right = 0;
|
||||
reg btn_down = 0;
|
||||
reg btn_up = 0;
|
||||
reg btn_fire1 = 0;
|
||||
reg btn_fire2 = 0;
|
||||
reg btn_fire3 = 0;
|
||||
reg btn_coin = 0;
|
||||
wire key_pressed;
|
||||
wire [7:0] key_code;
|
||||
wire key_strobe;
|
||||
|
||||
always @(posedge clk_sys) begin
|
||||
if(key_strobe) begin
|
||||
case(key_code)
|
||||
'h75: btn_up <= key_pressed; // up
|
||||
'h72: btn_down <= key_pressed; // down
|
||||
'h6B: btn_left <= key_pressed; // left
|
||||
'h74: btn_right <= key_pressed; // right
|
||||
'h76: btn_coin <= key_pressed; // ESC
|
||||
'h05: btn_one_player <= key_pressed; // F1
|
||||
'h06: btn_two_players <= key_pressed; // F2
|
||||
'h14: btn_fire3 <= key_pressed; // ctrl
|
||||
'h11: btn_fire2 <= key_pressed; // alt
|
||||
'h29: btn_fire1 <= key_pressed; // Space
|
||||
endcase
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
|
||||
endmodule
|
||||
|
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