mirror of
https://github.com/Gehstock/Mist_FPGA.git
synced 2026-02-26 08:33:31 +00:00
add Gamate Core
This commit is contained in:
Marcel
31
Console_MiST/Gamate_MiST/Gamate_MiST.qpf
Normal file
31
Console_MiST/Gamate_MiST/Gamate_MiST.qpf
Normal file
@@ -0,0 +1,31 @@
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Copyright (C) 1991-2013 Altera Corporation
|
||||
# Your use of Altera Corporation's design tools, logic functions
|
||||
# and other software and tools, and its AMPP partner logic
|
||||
# functions, and any output files from any of the foregoing
|
||||
# (including device programming or simulation files), and any
|
||||
# associated documentation or information are expressly subject
|
||||
# to the terms and conditions of the Altera Program License
|
||||
# Subscription Agreement, Altera MegaCore Function License
|
||||
# Agreement, or other applicable license agreement, including,
|
||||
# without limitation, that your use is for the sole purpose of
|
||||
# programming logic devices manufactured by Altera and sold by
|
||||
# Altera or its authorized distributors. Please refer to the
|
||||
# applicable agreement for further details.
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Quartus II 64-Bit
|
||||
# Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
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||||
# Date created = 00:21:03 December 03, 2019
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||||
#
|
||||
# -------------------------------------------------------------------------- #
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||||
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||||
QUARTUS_VERSION = "13.1"
|
||||
DATE = "00:21:03 December 03, 2019"
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||||
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||||
# Revisions
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||||
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||||
PROJECT_REVISION = "Gamate_MiST"
|
||||
|
||||
237
Console_MiST/Gamate_MiST/Gamate_MiST.qsf
Normal file
237
Console_MiST/Gamate_MiST/Gamate_MiST.qsf
Normal file
@@ -0,0 +1,237 @@
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Copyright (C) 1991-2014 Altera Corporation
|
||||
# Your use of Altera Corporation's design tools, logic functions
|
||||
# and other software and tools, and its AMPP partner logic
|
||||
# functions, and any output files from any of the foregoing
|
||||
# (including device programming or simulation files), and any
|
||||
# associated documentation or information are expressly subject
|
||||
# to the terms and conditions of the Altera Program License
|
||||
# Subscription Agreement, Altera MegaCore Function License
|
||||
# Agreement, or other applicable license agreement, including,
|
||||
# without limitation, that your use is for the sole purpose of
|
||||
# programming logic devices manufactured by Altera and sold by
|
||||
# Altera or its authorized distributors. Please refer to the
|
||||
# applicable agreement for further details.
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Quartus II 64-Bit
|
||||
# Version 13.1.4 Build 182 03/12/2014 SJ Full Version
|
||||
# Date created = 15:15:28 January 23, 2021
|
||||
#
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||||
# -------------------------------------------------------------------------- #
|
||||
#
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||||
# Notes:
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||||
#
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||||
# 1) The default values for assignments are stored in the file:
|
||||
# Gaplus_assignment_defaults.qdf
|
||||
# If this file doesn't exist, see file:
|
||||
# assignment_defaults.qdf
|
||||
#
|
||||
# 2) Altera recommends that you do not modify this file. This
|
||||
# file is updated automatically by the Quartus II software
|
||||
# and any changes you make may be lost or overwritten.
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
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||||
|
||||
|
||||
|
||||
# Project-Wide Assignments
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||||
# ========================
|
||||
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
|
||||
set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
|
||||
|
||||
# Pin & Location Assignments
|
||||
# ==========================
|
||||
set_location_assignment PIN_7 -to LED
|
||||
set_location_assignment PIN_54 -to CLOCK_27
|
||||
set_location_assignment PIN_144 -to VGA_R[5]
|
||||
set_location_assignment PIN_143 -to VGA_R[4]
|
||||
set_location_assignment PIN_142 -to VGA_R[3]
|
||||
set_location_assignment PIN_141 -to VGA_R[2]
|
||||
set_location_assignment PIN_137 -to VGA_R[1]
|
||||
set_location_assignment PIN_135 -to VGA_R[0]
|
||||
set_location_assignment PIN_133 -to VGA_B[5]
|
||||
set_location_assignment PIN_132 -to VGA_B[4]
|
||||
set_location_assignment PIN_125 -to VGA_B[3]
|
||||
set_location_assignment PIN_121 -to VGA_B[2]
|
||||
set_location_assignment PIN_120 -to VGA_B[1]
|
||||
set_location_assignment PIN_115 -to VGA_B[0]
|
||||
set_location_assignment PIN_114 -to VGA_G[5]
|
||||
set_location_assignment PIN_113 -to VGA_G[4]
|
||||
set_location_assignment PIN_112 -to VGA_G[3]
|
||||
set_location_assignment PIN_111 -to VGA_G[2]
|
||||
set_location_assignment PIN_110 -to VGA_G[1]
|
||||
set_location_assignment PIN_106 -to VGA_G[0]
|
||||
set_location_assignment PIN_136 -to VGA_VS
|
||||
set_location_assignment PIN_119 -to VGA_HS
|
||||
set_location_assignment PIN_65 -to AUDIO_L
|
||||
set_location_assignment PIN_80 -to AUDIO_R
|
||||
set_location_assignment PIN_105 -to SPI_DO
|
||||
set_location_assignment PIN_88 -to SPI_DI
|
||||
set_location_assignment PIN_126 -to SPI_SCK
|
||||
set_location_assignment PIN_127 -to SPI_SS2
|
||||
set_location_assignment PIN_91 -to SPI_SS3
|
||||
set_location_assignment PIN_13 -to CONF_DATA0
|
||||
set_location_assignment PIN_49 -to SDRAM_A[0]
|
||||
set_location_assignment PIN_44 -to SDRAM_A[1]
|
||||
set_location_assignment PIN_42 -to SDRAM_A[2]
|
||||
set_location_assignment PIN_39 -to SDRAM_A[3]
|
||||
set_location_assignment PIN_4 -to SDRAM_A[4]
|
||||
set_location_assignment PIN_6 -to SDRAM_A[5]
|
||||
set_location_assignment PIN_8 -to SDRAM_A[6]
|
||||
set_location_assignment PIN_10 -to SDRAM_A[7]
|
||||
set_location_assignment PIN_11 -to SDRAM_A[8]
|
||||
set_location_assignment PIN_28 -to SDRAM_A[9]
|
||||
set_location_assignment PIN_50 -to SDRAM_A[10]
|
||||
set_location_assignment PIN_30 -to SDRAM_A[11]
|
||||
set_location_assignment PIN_32 -to SDRAM_A[12]
|
||||
set_location_assignment PIN_83 -to SDRAM_DQ[0]
|
||||
set_location_assignment PIN_79 -to SDRAM_DQ[1]
|
||||
set_location_assignment PIN_77 -to SDRAM_DQ[2]
|
||||
set_location_assignment PIN_76 -to SDRAM_DQ[3]
|
||||
set_location_assignment PIN_72 -to SDRAM_DQ[4]
|
||||
set_location_assignment PIN_71 -to SDRAM_DQ[5]
|
||||
set_location_assignment PIN_69 -to SDRAM_DQ[6]
|
||||
set_location_assignment PIN_68 -to SDRAM_DQ[7]
|
||||
set_location_assignment PIN_86 -to SDRAM_DQ[8]
|
||||
set_location_assignment PIN_87 -to SDRAM_DQ[9]
|
||||
set_location_assignment PIN_98 -to SDRAM_DQ[10]
|
||||
set_location_assignment PIN_99 -to SDRAM_DQ[11]
|
||||
set_location_assignment PIN_100 -to SDRAM_DQ[12]
|
||||
set_location_assignment PIN_101 -to SDRAM_DQ[13]
|
||||
set_location_assignment PIN_103 -to SDRAM_DQ[14]
|
||||
set_location_assignment PIN_104 -to SDRAM_DQ[15]
|
||||
set_location_assignment PIN_58 -to SDRAM_BA[0]
|
||||
set_location_assignment PIN_51 -to SDRAM_BA[1]
|
||||
set_location_assignment PIN_85 -to SDRAM_DQMH
|
||||
set_location_assignment PIN_67 -to SDRAM_DQML
|
||||
set_location_assignment PIN_60 -to SDRAM_nRAS
|
||||
set_location_assignment PIN_64 -to SDRAM_nCAS
|
||||
set_location_assignment PIN_66 -to SDRAM_nWE
|
||||
set_location_assignment PIN_59 -to SDRAM_nCS
|
||||
set_location_assignment PIN_33 -to SDRAM_CKE
|
||||
set_location_assignment PIN_43 -to SDRAM_CLK
|
||||
set_location_assignment PLL_1 -to "pll:pll|altpll:altpll_component"
|
||||
|
||||
# Classic Timing Assignments
|
||||
# ==========================
|
||||
set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
|
||||
set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
|
||||
|
||||
# Analysis & Synthesis Assignments
|
||||
# ================================
|
||||
set_global_assignment -name FAMILY "Cyclone III"
|
||||
set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144
|
||||
set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8
|
||||
set_global_assignment -name DEVICE_FILTER_PACKAGE TQFP
|
||||
set_global_assignment -name TOP_LEVEL_ENTITY Gamate_MiST
|
||||
|
||||
# Fitter Assignments
|
||||
# ==================
|
||||
set_global_assignment -name DEVICE EP3C25E144C8
|
||||
set_global_assignment -name ENABLE_CONFIGURATION_PINS OFF
|
||||
set_global_assignment -name ENABLE_NCE_PIN OFF
|
||||
set_global_assignment -name ENABLE_BOOT_SEL_PIN OFF
|
||||
set_global_assignment -name CYCLONEIII_CONFIGURATION_SCHEME "PASSIVE SERIAL"
|
||||
set_global_assignment -name CRC_ERROR_OPEN_DRAIN OFF
|
||||
set_global_assignment -name FORCE_CONFIGURATION_VCCIO ON
|
||||
set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"
|
||||
set_global_assignment -name CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DATA0_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DATA1_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_FLASH_NCE_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DCLK_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
|
||||
# Assembler Assignments
|
||||
# =====================
|
||||
set_global_assignment -name GENERATE_RBF_FILE ON
|
||||
set_global_assignment -name USE_CONFIGURATION_DEVICE OFF
|
||||
|
||||
# SignalTap II Assignments
|
||||
# ========================
|
||||
set_global_assignment -name ENABLE_SIGNALTAP OFF
|
||||
set_global_assignment -name USE_SIGNALTAP_FILE output_files/zaxx.stp
|
||||
|
||||
# Power Estimation Assignments
|
||||
# ============================
|
||||
set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW"
|
||||
set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)"
|
||||
|
||||
# Advanced I/O Timing Assignments
|
||||
# ===============================
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -rise
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -fall
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -rise
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -fall
|
||||
|
||||
# -------------------------
|
||||
# start ENTITY(Gaplus_MiST)
|
||||
|
||||
# Pin & Location Assignments
|
||||
# ==========================
|
||||
|
||||
# Fitter Assignments
|
||||
# ==================
|
||||
|
||||
# start DESIGN_PARTITION(Top)
|
||||
# ---------------------------
|
||||
|
||||
# Incremental Compilation Assignments
|
||||
# ===================================
|
||||
|
||||
# end DESIGN_PARTITION(Top)
|
||||
# -------------------------
|
||||
|
||||
# end ENTITY(Gaplus_MiST)
|
||||
# -----------------------
|
||||
set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
|
||||
set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
|
||||
set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_A[*]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[0]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[1]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQMH
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQML
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nRAS
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCAS
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nWE
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCS
|
||||
set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name FAST_INPUT_REGISTER ON -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_A[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_BA[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQML
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQMH
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nRAS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCAS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nWE
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CKE
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CLK
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_R[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_G[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_B[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_HS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_VS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_L
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_R
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to SPI_DO
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/Gamate_MiST.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/gamate_top.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/bram.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/lcd.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ym2149.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/gamate_bios_bit.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/gamate_bios_umc.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/pll.vhd
|
||||
set_global_assignment -name QIP_FILE "D:/GitHub/Mist_FPGA/common/mist/mist.qip"
|
||||
set_global_assignment -name QIP_FILE "D:/GitHub/Mist_FPGA/common/CPU/T65/T65.qip"
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/Cube_Up.vhd
|
||||
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
|
||||
14
Console_MiST/Gamate_MiST/Readme.md
Normal file
14
Console_MiST/Gamate_MiST/Readme.md
Normal file
@@ -0,0 +1,14 @@
|
||||
# Gamate Handheld System for MiSTer
|
||||
|
||||
## General description
|
||||
This is an FPGA implementation of the Gamate handheld system by Jamie Blanks. This was a Gameboy clone from the early 2000's from the Bit Corp, later to be part of UMC. There's not much to say about it.
|
||||
|
||||
This core is compatible with Gameboy *.gbp palette files which can be found with the Gameboy core.
|
||||
|
||||
## Setup
|
||||
This core requires a 4kb bootrom to work, which should be named boot0.rom in the core's game folder. There's two (or more) versions of this BIOS, and neither is better than the other, but the "UMC" version of the bios is slightly newer. Valid CRC32's are 03A5F3A7 (Bit Corp) and 07090415 (UMC).
|
||||
|
||||
You may also copy a game to boot1.rom in order to have it boot to that game when the core loads.
|
||||
|
||||
## Special Thanks
|
||||
Thanks to Moondandy for thorough testing and bug hunting.
|
||||
16
Console_MiST/Gamate_MiST/clean.bat
Normal file
16
Console_MiST/Gamate_MiST/clean.bat
Normal file
@@ -0,0 +1,16 @@
|
||||
@echo off
|
||||
del /s *.bak
|
||||
del /s *.orig
|
||||
del /s *.rej
|
||||
del /s build_id.v
|
||||
rmdir /s /q db
|
||||
rmdir /s /q incremental_db
|
||||
rmdir /s /q output_files
|
||||
rmdir /s /q simulation
|
||||
rmdir /s /q greybox_tmp
|
||||
del PLLJ_PLLSPE_INFO.txt
|
||||
del *.qws
|
||||
del *.ppf
|
||||
del *.qip
|
||||
del *.ddb
|
||||
pause
|
||||
303
Console_MiST/Gamate_MiST/rtl/Gamate_MiST.sv
Normal file
303
Console_MiST/Gamate_MiST/rtl/Gamate_MiST.sv
Normal file
@@ -0,0 +1,303 @@
|
||||
module Gamate_MiST(
|
||||
output LED,
|
||||
output [5:0] VGA_R,
|
||||
output [5:0] VGA_G,
|
||||
output [5:0] VGA_B,
|
||||
output VGA_HS,
|
||||
output VGA_VS,
|
||||
output AUDIO_L,
|
||||
output AUDIO_R,
|
||||
input SPI_SCK,
|
||||
output SPI_DO,
|
||||
input SPI_DI,
|
||||
input SPI_SS2,
|
||||
input SPI_SS3,
|
||||
input CONF_DATA0,
|
||||
input CLOCK_27,
|
||||
output [12:0] SDRAM_A,
|
||||
inout [15:0] SDRAM_DQ,
|
||||
output SDRAM_DQML,
|
||||
output SDRAM_DQMH,
|
||||
output SDRAM_nWE,
|
||||
output SDRAM_nCAS,
|
||||
output SDRAM_nRAS,
|
||||
output SDRAM_nCS,
|
||||
output [1:0] SDRAM_BA,
|
||||
output SDRAM_CLK,
|
||||
output SDRAM_CKE
|
||||
|
||||
);
|
||||
|
||||
`include "rtl\build_id.v"
|
||||
|
||||
localparam CONF_STR = {
|
||||
"Gamate;;",
|
||||
"F1,bin,Load Cartridge;",
|
||||
// "F2,sgbgbp,Load Palette;",
|
||||
"O7,Custom Palette,Off,On;",
|
||||
"O8,BIOS,UMC,BIT;",
|
||||
"O4,Flickerblend,On,Off;",
|
||||
"O23,Scandoubler Fx,None,CRT 25%,CRT 50%,CRT 75%;",
|
||||
"O5,Drop Shadows,On,Off;",
|
||||
|
||||
"T0,Reset;",
|
||||
"V,v1.00.",`BUILD_DATE
|
||||
};
|
||||
|
||||
assign LED = ~ioctl_downl;
|
||||
wire clk_sys, clk_ram, pll_locked;
|
||||
|
||||
|
||||
pll pll
|
||||
(
|
||||
.inclk0(CLOCK_27),
|
||||
.areset(0),
|
||||
.c0(clk_ram),//35.464000 MHz
|
||||
.c1(clk_sys), //17.732000 MHz
|
||||
.locked(pll_locked)
|
||||
);
|
||||
|
||||
|
||||
wire [63:0] status;
|
||||
wire [1:0] buttons;
|
||||
wire [1:0] switches;
|
||||
wire [15:0] joystick_0;
|
||||
wire [15:0] joystick_1;
|
||||
wire scandoublerD;
|
||||
wire ypbpr;
|
||||
wire no_csync;
|
||||
wire key_strobe;
|
||||
wire key_pressed;
|
||||
wire [7:0] key_code;
|
||||
|
||||
wire ioctl_downl;
|
||||
wire [7:0] ioctl_index;
|
||||
wire ioctl_wr;
|
||||
wire [24:0] ioctl_addr;
|
||||
wire [7:0] ioctl_dout;
|
||||
wire ioctl_wait;
|
||||
wire hs, vs;
|
||||
wire hb, vb;
|
||||
wire blankn = ~(hb | vb);
|
||||
wire [8:0] r,g,b;
|
||||
wire [15:0] audio_l, audio_r;
|
||||
|
||||
|
||||
data_io data_io(
|
||||
.clk_sys ( clk_ram ),
|
||||
.SPI_SCK ( SPI_SCK ),
|
||||
.SPI_SS2 ( SPI_SS2 ),
|
||||
.SPI_DI ( SPI_DI ),
|
||||
.ioctl_download( ioctl_downl ),
|
||||
.ioctl_index ( ioctl_index ),
|
||||
.ioctl_wr ( ioctl_wr ),
|
||||
.ioctl_addr ( ioctl_addr ),
|
||||
.ioctl_dout ( ioctl_dout )
|
||||
);
|
||||
|
||||
|
||||
user_io #(.STRLEN($size(CONF_STR)>>3))user_io(
|
||||
.clk_sys (clk_sys ),
|
||||
.conf_str (CONF_STR ),
|
||||
.SPI_CLK (SPI_SCK ),
|
||||
.SPI_SS_IO (CONF_DATA0 ),
|
||||
.SPI_MISO (SPI_DO ),
|
||||
.SPI_MOSI (SPI_DI ),
|
||||
.buttons (buttons ),
|
||||
.switches (switches ),
|
||||
.scandoubler_disable (scandoublerD ),
|
||||
.ypbpr (ypbpr ),
|
||||
.no_csync (no_csync ),
|
||||
.key_strobe (key_strobe ),
|
||||
.key_pressed (key_pressed ),
|
||||
.key_code (key_code ),
|
||||
.joystick_0 (joystick_0 ),
|
||||
.joystick_1 (joystick_1 ),
|
||||
.status (status )
|
||||
);
|
||||
|
||||
mist_video #(.COLOR_DEPTH(6),.SD_HCNT_WIDTH(11)) mist_video(
|
||||
.clk_sys(clk_sys),
|
||||
.SPI_SCK(SPI_SCK),
|
||||
.SPI_SS3(SPI_SS3),
|
||||
.SPI_DI(SPI_DI),
|
||||
// .R(blankn ? r[8:3] : 0),
|
||||
// .G(blankn ? g[8:3] : 0),
|
||||
// .B(blankn ? b[8:3] : 0),
|
||||
|
||||
.R(blankn ? r[7:2] : 0),
|
||||
.G(blankn ? g[7:2] : 0),
|
||||
.B(blankn ? b[7:2] : 0),
|
||||
.HSync(hs),
|
||||
.VSync(vs),
|
||||
.VGA_R(VGA_R),
|
||||
.VGA_G(VGA_G),
|
||||
.VGA_B(VGA_B),
|
||||
.VGA_VS(VGA_VS),
|
||||
.VGA_HS(VGA_HS),
|
||||
.ce_divider(1'b0),
|
||||
.scandoubler_disable(scandoublerD),
|
||||
.scanlines(status[3:2]),
|
||||
.ypbpr(ypbpr)
|
||||
);
|
||||
|
||||
dac #(16) dac_l(
|
||||
.clk_i(clk_sys),
|
||||
.res_n_i(1),
|
||||
.dac_i(audio_l),
|
||||
.dac_o(AUDIO_L)
|
||||
);
|
||||
|
||||
dac #(16) dac_r(
|
||||
.clk_i(clk_sys),
|
||||
.res_n_i(1),
|
||||
.dac_i(audio_r),
|
||||
.dac_o(AUDIO_R)
|
||||
);
|
||||
|
||||
|
||||
wire m_up, m_down, m_left, m_right, m_fireA, m_fireB, m_fireC, m_fireD, m_fireE, m_fireF;
|
||||
wire m_up2, m_down2, m_left2, m_right2, m_fire2A, m_fire2B, m_fire2C, m_fire2D, m_fire2E, m_fire2F;
|
||||
wire m_tilt, m_coin1, m_coin2, m_coin3, m_coin4, m_one_player, m_two_players, m_three_players, m_four_players;
|
||||
|
||||
arcade_inputs inputs (
|
||||
.clk ( clk_sys ),
|
||||
.key_strobe ( key_strobe ),
|
||||
.key_pressed ( key_pressed ),
|
||||
.key_code ( key_code ),
|
||||
.joystick_0 ( joystick_0 ),
|
||||
.joystick_1 ( joystick_1 ),
|
||||
.joyswap ( 1'b0 ),
|
||||
.oneplayer ( 1'b1 ),
|
||||
.controls ( {m_tilt, m_coin4, m_coin3, m_coin2, m_coin1, m_four_players, m_three_players, m_two_players, m_one_player} ),
|
||||
.player1 ( {m_fireF, m_fireE, m_fireD, m_fireC, m_fireB, m_fireA, m_up, m_down, m_left, m_right} ),
|
||||
.player2 ( {m_fire2F, m_fire2E, m_fire2D, m_fire2C, m_fire2B, m_fire2A, m_up2, m_down2, m_left2, m_right2} )
|
||||
);
|
||||
|
||||
wire reset = status[0] | buttons[1] | ioctl_downl | rom_download;
|
||||
|
||||
gamate_top core(
|
||||
.clk (clk_sys),
|
||||
.reset (reset),
|
||||
.biostype (status[8]),
|
||||
.joystick ({m_coin1,m_tilt, m_fireB, m_fireA, m_up, m_down, m_left, m_right}),
|
||||
.cart_dout (rom_dout),
|
||||
.rom_size (rom_mask),
|
||||
.rom_addr (rom_addr),
|
||||
.rom_read (rom_cs),
|
||||
.audio_right (audio_l),
|
||||
.audio_left (audio_r),
|
||||
.hsync (hs),
|
||||
.hblank (hb),
|
||||
.ce_pix (ce_pix),
|
||||
.vsync (vs),
|
||||
.vblank (vb),
|
||||
.pixel (pixel)
|
||||
);
|
||||
|
||||
|
||||
sdram cart_rom
|
||||
(
|
||||
.SDRAM_DQ (SDRAM_DQ),
|
||||
.SDRAM_A (SDRAM_A),
|
||||
.SDRAM_DQML (SDRAM_DQML),
|
||||
.SDRAM_DQMH (SDRAM_DQMH),
|
||||
.SDRAM_BA (SDRAM_BA),
|
||||
.SDRAM_nCS (SDRAM_nCS),
|
||||
.SDRAM_nWE (SDRAM_nWE),
|
||||
.SDRAM_nRAS (SDRAM_nRAS),
|
||||
.SDRAM_nCAS (SDRAM_nCAS),
|
||||
.SDRAM_CLK (SDRAM_CLK),
|
||||
.SDRAM_CKE (SDRAM_CKE),
|
||||
|
||||
.init (!pll_locked),
|
||||
.clk (clk_ram),
|
||||
|
||||
.ch0_addr (rom_download ? ioctl_addr : (rom_addr & rom_mask)),
|
||||
.ch0_rd (rom_cs && ~rom_download),
|
||||
.ch0_wr (rom_download & ioctl_wr),
|
||||
.ch0_din (ioctl_dout),
|
||||
.ch0_dout (rom_dout),
|
||||
.ch0_busy (cart_busy)
|
||||
);
|
||||
|
||||
logic [8:0] red, green, blue, rt, gt, bt;
|
||||
wire rom_download = ((~|ioctl_index[5:0] && ioctl_index[7:6] == 1) || ioctl_index[5:0] == 1) && ioctl_downl;
|
||||
//wire palette_download = (ioctl_index[5:0] == 3) && ioctl_downl;
|
||||
wire ce_pix;
|
||||
wire [7:0] rom_dout, bios_dout;
|
||||
wire [19:0] rom_addr;
|
||||
wire [1:0] last_pixel, pixel, prev_pixel;
|
||||
wire rom_cs;
|
||||
reg [14:0] vbuffer_addr;
|
||||
wire cart_busy;
|
||||
reg [21:0] rom_mask = 19'h7FFFF;
|
||||
|
||||
assign ioctl_wait = cart_busy & rom_download;
|
||||
|
||||
logic [127:0] user_palette = 128'hF7BEF7E7_86867733_E72C2C96_2020_2020;
|
||||
wire [127:0] default_palette = 128'h828214_517356_305A5F_1A3B49_0000_0000;
|
||||
|
||||
logic [2:0][7:0] palette[4];
|
||||
|
||||
assign palette[0] = status[7] ? user_palette[127:104] : default_palette[127:104];
|
||||
assign palette[1] = status[7] ? user_palette[103:80] : default_palette[103:80];
|
||||
assign palette[2] = status[7] ? user_palette[79:56] : default_palette[79:56];
|
||||
assign palette[3] = status[7] ? user_palette[55:32] : default_palette[55:32];
|
||||
|
||||
|
||||
reg [149:0][1:0] shadow_buffer;
|
||||
reg [7:0] hpos;
|
||||
reg [1:0] sc;
|
||||
|
||||
wire shadow_en = ~status[5] && ~|last_pixel && |sc;
|
||||
assign r = shadow_en ? ((rt >> 1) + (rt >> 2) + (~sc[1] ? (rt >> 3) : 1'd0) + (~sc[0] ? (rt >> 4) : 1'd0)) : rt;
|
||||
assign g = shadow_en ? ((gt >> 1) + (gt >> 2) + (~sc[1] ? (gt >> 3) : 1'd0) + (~sc[0] ? (gt >> 4) : 1'd0)) : gt;
|
||||
assign b = shadow_en ? ((bt >> 1) + (bt >> 2) + (~sc[1] ? (bt >> 3) : 1'd0) + (~sc[0] ? (bt >> 4) : 1'd0)) : bt;
|
||||
|
||||
|
||||
|
||||
always_ff @(posedge clk_sys) begin
|
||||
if (ce_pix) begin
|
||||
if (~hb)
|
||||
hpos <= hpos + 1'd1;
|
||||
else
|
||||
hpos <= 0;
|
||||
|
||||
shadow_buffer[hpos] <= vb ? 2'b00 : pixel;
|
||||
sc <= shadow_buffer[hpos];
|
||||
|
||||
rt <= ~status[4] ? (({1'b0, palette[pixel][2]} + palette[prev_pixel][2]) >> 1'd1) : palette[pixel][2];
|
||||
gt <= ~status[4] ? (({1'b0, palette[pixel][1]} + palette[prev_pixel][1]) >> 1'd1) : palette[pixel][1];
|
||||
bt <= ~status[4] ? (({1'b0, palette[pixel][0]} + palette[prev_pixel][0]) >> 1'd1) : palette[pixel][0];
|
||||
last_pixel <= pixel;
|
||||
|
||||
if (~vb && ~hb)
|
||||
vbuffer_addr <= vbuffer_addr + 1'd1;
|
||||
|
||||
if (vs)
|
||||
vbuffer_addr <= 0;
|
||||
end
|
||||
end
|
||||
|
||||
dpram #(.data_width(2), .addr_width(15)) vbuffer (
|
||||
.clock (clk_sys),
|
||||
|
||||
.address_a (vbuffer_addr - 1'd1),
|
||||
.data_a (last_pixel),
|
||||
.wren_a (~vb && ~hb && ce_pix),
|
||||
|
||||
.address_b (vbuffer_addr),
|
||||
.q_b (prev_pixel)
|
||||
);
|
||||
|
||||
always @(posedge clk_sys) begin
|
||||
if (rom_download && ioctl_wr)
|
||||
rom_mask <= ioctl_addr[18:0];
|
||||
// if (palette_download)
|
||||
// user_palette[{~ioctl_addr[3:0], 3'b000}+:8] <= ioctl_dout;
|
||||
end
|
||||
|
||||
|
||||
|
||||
endmodule
|
||||
236
Console_MiST/Gamate_MiST/rtl/bram.vhd
Normal file
236
Console_MiST/Gamate_MiST/rtl/bram.vhd
Normal file
@@ -0,0 +1,236 @@
|
||||
--------------------------------------------------------------
|
||||
-- Single port Block RAM
|
||||
--------------------------------------------------------------
|
||||
|
||||
LIBRARY ieee;
|
||||
USE ieee.std_logic_1164.all;
|
||||
|
||||
LIBRARY altera_mf;
|
||||
USE altera_mf.altera_mf_components.all;
|
||||
|
||||
ENTITY spram IS
|
||||
generic (
|
||||
addr_width : integer := 8;
|
||||
data_width : integer := 8;
|
||||
mem_init_file : string := " ";
|
||||
mem_name : string := "MEM" -- for InSystem Memory content editor.
|
||||
);
|
||||
PORT
|
||||
(
|
||||
clock : in STD_LOGIC;
|
||||
address : in STD_LOGIC_VECTOR (addr_width-1 DOWNTO 0);
|
||||
data : in STD_LOGIC_VECTOR (data_width-1 DOWNTO 0) := (others => '0');
|
||||
enable : in STD_LOGIC := '1';
|
||||
wren : in STD_LOGIC := '0';
|
||||
q : out STD_LOGIC_VECTOR (data_width-1 DOWNTO 0);
|
||||
cs : in std_logic := '1'
|
||||
);
|
||||
END spram;
|
||||
|
||||
|
||||
ARCHITECTURE SYN OF spram IS
|
||||
BEGIN
|
||||
spram_sz : work.spram_sz
|
||||
generic map(addr_width, data_width, 2**addr_width, mem_init_file, mem_name)
|
||||
port map(clock,address,data,enable,wren,q,cs);
|
||||
END SYN;
|
||||
|
||||
|
||||
--------------------------------------------------------------
|
||||
-- Single port Block RAM with specific size
|
||||
--------------------------------------------------------------
|
||||
|
||||
LIBRARY ieee;
|
||||
USE ieee.std_logic_1164.all;
|
||||
|
||||
LIBRARY altera_mf;
|
||||
USE altera_mf.altera_mf_components.all;
|
||||
|
||||
ENTITY spram_sz IS
|
||||
generic (
|
||||
addr_width : integer := 8;
|
||||
data_width : integer := 8;
|
||||
numwords : integer := 2**8;
|
||||
mem_init_file : string := " ";
|
||||
mem_name : string := "MEM" -- for InSystem Memory content editor.
|
||||
);
|
||||
PORT
|
||||
(
|
||||
clock : in STD_LOGIC;
|
||||
address : in STD_LOGIC_VECTOR (addr_width-1 DOWNTO 0);
|
||||
data : in STD_LOGIC_VECTOR (data_width-1 DOWNTO 0) := (others => '0');
|
||||
enable : in STD_LOGIC := '1';
|
||||
wren : in STD_LOGIC := '0';
|
||||
q : out STD_LOGIC_VECTOR (data_width-1 DOWNTO 0);
|
||||
cs : in std_logic := '1'
|
||||
);
|
||||
END ENTITY;
|
||||
|
||||
ARCHITECTURE SYN OF spram_sz IS
|
||||
signal q0 : std_logic_vector((data_width - 1) downto 0);
|
||||
BEGIN
|
||||
q<= q0 when cs = '1' else (others => '1');
|
||||
|
||||
altsyncram_component : altsyncram
|
||||
GENERIC MAP (
|
||||
clock_enable_input_a => "BYPASS",
|
||||
clock_enable_output_a => "BYPASS",
|
||||
intended_device_family => "Cyclone V",
|
||||
lpm_hint => "ENABLE_RUNTIME_MOD=YES,INSTANCE_NAME="&mem_name,
|
||||
lpm_type => "altsyncram",
|
||||
numwords_a => numwords,
|
||||
operation_mode => "SINGLE_PORT",
|
||||
outdata_aclr_a => "NONE",
|
||||
outdata_reg_a => "UNREGISTERED",
|
||||
power_up_uninitialized => "FALSE",
|
||||
read_during_write_mode_port_a => "NEW_DATA_NO_NBE_READ",
|
||||
init_file => mem_init_file,
|
||||
widthad_a => addr_width,
|
||||
width_a => data_width,
|
||||
width_byteena_a => 1
|
||||
)
|
||||
PORT MAP (
|
||||
address_a => address,
|
||||
clock0 => clock,
|
||||
data_a => data,
|
||||
wren_a => wren and cs,
|
||||
q_a => q0
|
||||
);
|
||||
|
||||
END SYN;
|
||||
|
||||
--------------------------------------------------------------
|
||||
-- Dual port Block RAM same parameters on both ports
|
||||
--------------------------------------------------------------
|
||||
LIBRARY ieee;
|
||||
USE ieee.std_logic_1164.all;
|
||||
|
||||
LIBRARY altera_mf;
|
||||
USE altera_mf.altera_mf_components.all;
|
||||
|
||||
entity dpram is
|
||||
generic (
|
||||
addr_width : integer := 8;
|
||||
data_width : integer := 8;
|
||||
mem_init_file : string := " "
|
||||
);
|
||||
PORT
|
||||
(
|
||||
clock : in STD_LOGIC;
|
||||
|
||||
address_a : in STD_LOGIC_VECTOR (addr_width-1 DOWNTO 0);
|
||||
data_a : in STD_LOGIC_VECTOR (data_width-1 DOWNTO 0) := (others => '0');
|
||||
enable_a : in STD_LOGIC := '1';
|
||||
wren_a : in STD_LOGIC := '0';
|
||||
q_a : out STD_LOGIC_VECTOR (data_width-1 DOWNTO 0);
|
||||
cs_a : in std_logic := '1';
|
||||
|
||||
address_b : in STD_LOGIC_VECTOR (addr_width-1 DOWNTO 0) := (others => '0');
|
||||
data_b : in STD_LOGIC_VECTOR (data_width-1 DOWNTO 0) := (others => '0');
|
||||
enable_b : in STD_LOGIC := '1';
|
||||
wren_b : in STD_LOGIC := '0';
|
||||
q_b : out STD_LOGIC_VECTOR (data_width-1 DOWNTO 0);
|
||||
cs_b : in std_logic := '1'
|
||||
);
|
||||
end entity;
|
||||
|
||||
|
||||
ARCHITECTURE SYN OF dpram IS
|
||||
BEGIN
|
||||
ram : work.dpram_dif generic map(addr_width,data_width,addr_width,data_width,mem_init_file)
|
||||
port map(clock,address_a,data_a,enable_a,wren_a,q_a,cs_a,address_b,data_b,enable_b,wren_b,q_b,cs_b);
|
||||
END SYN;
|
||||
|
||||
--------------------------------------------------------------
|
||||
-- Dual port Block RAM different parameters on ports
|
||||
--------------------------------------------------------------
|
||||
LIBRARY ieee;
|
||||
USE ieee.std_logic_1164.all;
|
||||
|
||||
LIBRARY altera_mf;
|
||||
USE altera_mf.altera_mf_components.all;
|
||||
|
||||
entity dpram_dif is
|
||||
generic (
|
||||
addr_width_a : integer := 8;
|
||||
data_width_a : integer := 8;
|
||||
addr_width_b : integer := 8;
|
||||
data_width_b : integer := 8;
|
||||
mem_init_file : string := " "
|
||||
);
|
||||
PORT
|
||||
(
|
||||
clock : in STD_LOGIC;
|
||||
|
||||
address_a : in STD_LOGIC_VECTOR (addr_width_a-1 DOWNTO 0);
|
||||
data_a : in STD_LOGIC_VECTOR (data_width_a-1 DOWNTO 0) := (others => '0');
|
||||
enable_a : in STD_LOGIC := '1';
|
||||
wren_a : in STD_LOGIC := '0';
|
||||
q_a : out STD_LOGIC_VECTOR (data_width_a-1 DOWNTO 0);
|
||||
cs_a : in std_logic := '1';
|
||||
|
||||
address_b : in STD_LOGIC_VECTOR (addr_width_b-1 DOWNTO 0) := (others => '0');
|
||||
data_b : in STD_LOGIC_VECTOR (data_width_b-1 DOWNTO 0) := (others => '0');
|
||||
enable_b : in STD_LOGIC := '1';
|
||||
wren_b : in STD_LOGIC := '0';
|
||||
q_b : out STD_LOGIC_VECTOR (data_width_b-1 DOWNTO 0);
|
||||
cs_b : in std_logic := '1'
|
||||
);
|
||||
end entity;
|
||||
|
||||
|
||||
ARCHITECTURE SYN OF dpram_dif IS
|
||||
|
||||
signal q0 : std_logic_vector((data_width_a - 1) downto 0);
|
||||
signal q1 : std_logic_vector((data_width_b - 1) downto 0);
|
||||
|
||||
BEGIN
|
||||
q_a<= q0 when cs_a = '1' else (others => '1');
|
||||
q_b<= q1 when cs_b = '1' else (others => '1');
|
||||
|
||||
altsyncram_component : altsyncram
|
||||
GENERIC MAP (
|
||||
address_reg_b => "CLOCK1",
|
||||
clock_enable_input_a => "NORMAL",
|
||||
clock_enable_input_b => "NORMAL",
|
||||
clock_enable_output_a => "BYPASS",
|
||||
clock_enable_output_b => "BYPASS",
|
||||
indata_reg_b => "CLOCK1",
|
||||
intended_device_family => "Cyclone V",
|
||||
lpm_type => "altsyncram",
|
||||
numwords_a => 2**addr_width_a,
|
||||
numwords_b => 2**addr_width_b,
|
||||
operation_mode => "BIDIR_DUAL_PORT",
|
||||
outdata_aclr_a => "NONE",
|
||||
outdata_aclr_b => "NONE",
|
||||
outdata_reg_a => "UNREGISTERED",
|
||||
outdata_reg_b => "UNREGISTERED",
|
||||
power_up_uninitialized => "FALSE",
|
||||
read_during_write_mode_port_a => "NEW_DATA_NO_NBE_READ",
|
||||
read_during_write_mode_port_b => "NEW_DATA_NO_NBE_READ",
|
||||
init_file => mem_init_file,
|
||||
widthad_a => addr_width_a,
|
||||
widthad_b => addr_width_b,
|
||||
width_a => data_width_a,
|
||||
width_b => data_width_b,
|
||||
width_byteena_a => 1,
|
||||
width_byteena_b => 1,
|
||||
wrcontrol_wraddress_reg_b => "CLOCK1"
|
||||
)
|
||||
PORT MAP (
|
||||
address_a => address_a,
|
||||
address_b => address_b,
|
||||
clock0 => clock,
|
||||
clock1 => clock,
|
||||
clocken0 => enable_a,
|
||||
clocken1 => enable_b,
|
||||
data_a => data_a,
|
||||
data_b => data_b,
|
||||
wren_a => wren_a and cs_a,
|
||||
wren_b => wren_b and cs_b,
|
||||
q_a => q0,
|
||||
q_b => q1
|
||||
);
|
||||
|
||||
END SYN;
|
||||
|
||||
35
Console_MiST/Gamate_MiST/rtl/build_id.tcl
Normal file
35
Console_MiST/Gamate_MiST/rtl/build_id.tcl
Normal file
@@ -0,0 +1,35 @@
|
||||
# ================================================================================
|
||||
#
|
||||
# Build ID Verilog Module Script
|
||||
# Jeff Wiencrot - 8/1/2011
|
||||
#
|
||||
# Generates a Verilog module that contains a timestamp,
|
||||
# from the current build. These values are available from the build_date, build_time,
|
||||
# physical_address, and host_name output ports of the build_id module in the build_id.v
|
||||
# Verilog source file.
|
||||
#
|
||||
# ================================================================================
|
||||
|
||||
proc generateBuildID_Verilog {} {
|
||||
|
||||
# Get the timestamp (see: http://www.altera.com/support/examples/tcl/tcl-date-time-stamp.html)
|
||||
set buildDate [ clock format [ clock seconds ] -format %y%m%d ]
|
||||
set buildTime [ clock format [ clock seconds ] -format %H%M%S ]
|
||||
|
||||
# Create a Verilog file for output
|
||||
set outputFileName "rtl/build_id.v"
|
||||
set outputFile [open $outputFileName "w"]
|
||||
|
||||
# Output the Verilog source
|
||||
puts $outputFile "`define BUILD_DATE \"$buildDate\""
|
||||
puts $outputFile "`define BUILD_TIME \"$buildTime\""
|
||||
close $outputFile
|
||||
|
||||
# Send confirmation message to the Messages window
|
||||
post_message "Generated build identification Verilog module: [pwd]/$outputFileName"
|
||||
post_message "Date: $buildDate"
|
||||
post_message "Time: $buildTime"
|
||||
}
|
||||
|
||||
# Comment out this line to prevent the process from automatically executing when the file is sourced:
|
||||
generateBuildID_Verilog
|
||||
250
Console_MiST/Gamate_MiST/rtl/gamate_top.sv
Normal file
250
Console_MiST/Gamate_MiST/rtl/gamate_top.sv
Normal file
@@ -0,0 +1,250 @@
|
||||
module gamate_top
|
||||
(
|
||||
input clk,
|
||||
input reset,
|
||||
input biostype,
|
||||
input [7:0] joystick,
|
||||
input [7:0] cart_dout,
|
||||
input [21:0] rom_size,
|
||||
output [21:0] rom_addr,
|
||||
output rom_read,
|
||||
output [15:0] audio_right,
|
||||
output [15:0] audio_left,
|
||||
output hsync,
|
||||
output hblank,
|
||||
output ce_pix,
|
||||
output vsync,
|
||||
output vblank,
|
||||
output [1:0] pixel
|
||||
);
|
||||
|
||||
reg [14:0] irq_timer;
|
||||
reg [1:0] audio_div;
|
||||
reg [1:0] sys_div;
|
||||
reg [7:0] cp_data;
|
||||
reg [3:0] cp_count;
|
||||
reg [7:0] cart_bank, four_bank;
|
||||
reg [1:0] card_present;
|
||||
reg irq_n = 1;
|
||||
reg phi_toggle;
|
||||
reg [7:0] open_bus = 8'h00;
|
||||
reg [9:0] clear_addr;
|
||||
|
||||
wire nmi_n;
|
||||
wire phi1, phi2;
|
||||
wire lcd_oe;
|
||||
wire [7:0] lcd_dout, controller_dout, wram_dout, cpu_dout, audio_dout;
|
||||
wire cpu_rwn, bus_rwn;
|
||||
wire [7:0] read_bus, write_bus;
|
||||
wire [15:0] cpu_addr, AB, AB_minus_6k;
|
||||
wire [7:0] audio_r, audio_l, audio_c;
|
||||
|
||||
wire wram_cs = AB < 16'h2000;
|
||||
//wire peripheral_cs = AB >= 16'h2000 && AB < 16'h4000;
|
||||
|
||||
wire audio_cs = AB >= 16'h4000 && AB < 16'h4400;
|
||||
wire controller_cs = AB >= 16'h4400 && AB < 16'h4800;
|
||||
wire uart_rx_cs = AB >= 16'h4800 && AB < 16'h4C00;
|
||||
// wire uart_tx_shift_cs = AB[15:10] == 6'b0100_11;
|
||||
|
||||
wire lcd_cs = AB >= 16'h5000 && AB < 16'h5400;
|
||||
//wire ext_cs = AB >= 16'h5400 && AB < 16'h5800;
|
||||
|
||||
// I'm not sure what these are for, but I think they check to see if a
|
||||
// cart is present. Reading once from 5800 seems to cause 5A00 return 0x03 instead of 0x01.
|
||||
// Without these, the bios read fails and the system doesn't boot.
|
||||
wire card_avail_set_cs = AB == 16'h5800; // && AB < 16'h5900;
|
||||
//wire card_reset_cs = AB == 16'h5900; // && AB < 16'h5A00;
|
||||
wire card_avail_ck_cs = AB == 16'h5A00; // && AB < 16'h5B00;
|
||||
|
||||
wire bios_cs = AB >= 16'hE000;
|
||||
wire cart_cs = AB >= 16'h6000 && AB < 16'hE000;
|
||||
wire bank_cs = AB >= 16'hA000 && AB < 16'hE000;
|
||||
|
||||
assign bus_rwn = cpu_rwn;
|
||||
assign nmi_n = 1;
|
||||
assign AB_minus_6k = AB - 16'h6000;
|
||||
assign AB = cpu_addr;
|
||||
|
||||
// input from top: {start, select, a, b, down, up, left, right}
|
||||
// output to system: {select, start, b, a, right, left, down, up}
|
||||
assign controller_dout = ~{joystick[6], joystick[7], joystick[4], joystick[5], joystick[0],
|
||||
joystick[1], joystick[2], joystick[3]};
|
||||
|
||||
// Note this reads excessively, but sdram will decay if not polled often, and some games
|
||||
// have so long between reads that this can occur. The things you learn the hard way.
|
||||
assign rom_read = ~phi1;
|
||||
|
||||
// No roms I could find attempted to set the lower bank that weren't four-in-one, so hopefully it is
|
||||
// safe to allow four-in-one registers to be active for everything, so no quirk system will be required.
|
||||
assign rom_addr = {bank_cs ? (~|rom_size[21:15] ? 8'd1 : cart_bank) : four_bank, AB_minus_6k[13:0]};
|
||||
|
||||
assign audio_right = {{1'b0, audio_r, 1'b0} + audio_c, 5'd0};
|
||||
assign audio_left = {{1'b0, audio_l, 1'b0} + audio_c, 5'd0};
|
||||
assign write_bus = cpu_dout;
|
||||
assign phi1 = phi_toggle && sys_ce;
|
||||
assign phi2 = ~phi_toggle && sys_ce;
|
||||
wire sys_ce = &sys_div;
|
||||
wire audio_ce = sys_ce & &audio_div;
|
||||
|
||||
always_comb begin
|
||||
read_bus = open_bus;
|
||||
if (~cpu_rwn)
|
||||
read_bus = cpu_dout;
|
||||
else if (wram_cs)
|
||||
read_bus = wram_dout;
|
||||
else if (audio_cs)
|
||||
read_bus = audio_dout;
|
||||
else if (controller_cs)
|
||||
read_bus = controller_dout;
|
||||
else if (uart_rx_cs)
|
||||
read_bus = 8'h00;
|
||||
else if (lcd_cs)
|
||||
read_bus = lcd_oe ? lcd_dout : open_bus;
|
||||
else if (card_avail_ck_cs)
|
||||
read_bus = {open_bus[7:2], card_present};
|
||||
else if (bios_cs)
|
||||
read_bus = bios_dout;
|
||||
else if (cart_cs)
|
||||
read_bus = cp_count[3] ? cart_dout : {6'd0, cp_data[7], 1'b0};
|
||||
end
|
||||
|
||||
always_ff @(posedge clk) begin
|
||||
sys_div <= sys_div + 1'd1;
|
||||
clear_addr <= clear_addr + 1'd1;
|
||||
|
||||
if (sys_ce) begin
|
||||
audio_div <= audio_div + 1'd1;
|
||||
phi_toggle <= ~phi_toggle;
|
||||
|
||||
if (phi1) begin
|
||||
// We shift out the data 0x47 one bit at a time as bit 1, for copy protection
|
||||
if (~cp_count[3] && cart_cs && AB == 16'h6000) begin
|
||||
if (bus_rwn) begin
|
||||
cp_count <= cp_count + 1'd1;
|
||||
cp_data <= {cp_data[6:0], 1'b0};
|
||||
end else begin // Assume previous reads were spurrious and reset the shift
|
||||
cp_count <= 0;
|
||||
cp_data <= 8'h47;
|
||||
end
|
||||
end
|
||||
end
|
||||
if (phi2) begin
|
||||
open_bus <= read_bus;
|
||||
if (~bus_rwn & cart_cs && cp_count[3]) begin
|
||||
if (AB_minus_6k == 16'h6000)
|
||||
cart_bank <= write_bus;
|
||||
else if (AB_minus_6k == 16'h2000)
|
||||
four_bank <= write_bus;
|
||||
end
|
||||
if (bus_rwn && card_avail_set_cs) begin
|
||||
card_present <= 2'b11;
|
||||
end
|
||||
end
|
||||
|
||||
if (irq_n)
|
||||
irq_timer <= irq_timer + 1'd1;
|
||||
|
||||
if (&irq_timer)
|
||||
irq_n <= 0;
|
||||
|
||||
if (&AB || AB == 16'hFFFD)
|
||||
irq_n <= 1;
|
||||
end
|
||||
|
||||
if (reset) begin
|
||||
card_present <= 2'b01;
|
||||
cart_bank <= 0;
|
||||
four_bank <= 0;
|
||||
cp_data <= 8'h47;
|
||||
cp_count <= 0;
|
||||
irq_n <= 1;
|
||||
end
|
||||
end
|
||||
|
||||
spram #(.addr_width(10)) work_ram
|
||||
(
|
||||
.clock (clk),
|
||||
.address (reset ? clear_addr : AB[9:0]),
|
||||
.data (reset ? 8'hFF : write_bus),
|
||||
.wren (reset || (wram_cs && ~bus_rwn && phi2)),
|
||||
.q (wram_dout)
|
||||
);
|
||||
|
||||
wire [7:0] bios1_dout;
|
||||
gamate_bios_umc bios1(
|
||||
.clk (clk),
|
||||
.addr (AB[11:0]),
|
||||
.data (bios1_dout)
|
||||
);
|
||||
|
||||
wire [7:0] bios2_dout;
|
||||
gamate_bios_bit bios2(
|
||||
.clk (clk),
|
||||
.addr (AB[11:0]),
|
||||
.data (bios2_dout)
|
||||
);
|
||||
|
||||
wire [7:0] bios_dout = biostype ? bios1_dout :bios2_dout;
|
||||
|
||||
lcd lcd
|
||||
(
|
||||
.clk (clk),
|
||||
.ce (sys_ce),
|
||||
.reset (reset),
|
||||
.lcd_cs (lcd_cs & phi1),
|
||||
.cpu_rwn (bus_rwn),
|
||||
.AB (AB[2:0]),
|
||||
.dbus_in (write_bus),
|
||||
.dbus_out (lcd_dout),
|
||||
.dbus_oe (lcd_oe),
|
||||
.ce_pix (ce_pix),
|
||||
.pixel (pixel),
|
||||
.hsync (hsync),
|
||||
.vsync (vsync),
|
||||
.hblank (hblank),
|
||||
.vblank (vblank)
|
||||
);
|
||||
|
||||
// This is a lightly modified version of this chip which takes address as input
|
||||
// rather than the normal two-part address latching system.
|
||||
YM2149 audio
|
||||
(
|
||||
.CLK (clk),
|
||||
.CE (audio_ce),// Should be sysclk div 4
|
||||
.RESET (reset),
|
||||
.BDIR (~bus_rwn & audio_cs),
|
||||
.AI (AB[3:0]),
|
||||
.DI (write_bus),
|
||||
.DO (audio_dout),
|
||||
.CHANNEL_A (audio_l), // Left
|
||||
.CHANNEL_B (audio_r), // Right
|
||||
.CHANNEL_C (audio_c), // Center
|
||||
.SEL (),
|
||||
.MODE (0), // AY style envelope mode
|
||||
.ACTIVE (),
|
||||
.IOA_in (),
|
||||
.IOA_out (),
|
||||
.IOB_in (),
|
||||
.IOB_out ()
|
||||
);
|
||||
|
||||
T65 cpu
|
||||
(
|
||||
.Mode (2'b00),
|
||||
.Res_n (~reset),
|
||||
.Enable (phi1),
|
||||
.Clk (clk),
|
||||
.Rdy (1),
|
||||
.Abort_n (1),
|
||||
.IRQ_n (irq_n),
|
||||
.NMI_n (nmi_n),
|
||||
.SO_n (1),
|
||||
.R_W_n (cpu_rwn),
|
||||
.A (cpu_addr),
|
||||
.DI (read_bus),
|
||||
.DO (cpu_dout)
|
||||
);
|
||||
|
||||
endmodule
|
||||
|
||||
134
Console_MiST/Gamate_MiST/rtl/lcd.sv
Normal file
134
Console_MiST/Gamate_MiST/rtl/lcd.sv
Normal file
@@ -0,0 +1,134 @@
|
||||
module lcd
|
||||
(
|
||||
|
||||
input clk,
|
||||
input ce,
|
||||
input reset,
|
||||
input lcd_cs,
|
||||
input cpu_rwn,
|
||||
input [2:0] AB,
|
||||
input [7:0] dbus_in,
|
||||
output [7:0] dbus_out,
|
||||
output dbus_oe,
|
||||
output ce_pix,
|
||||
output reg [1:0]pixel,
|
||||
output hsync,
|
||||
output vsync,
|
||||
output reg hblank,
|
||||
output reg vblank
|
||||
);
|
||||
|
||||
// frame_len = 72900 cycles at 4.433mhz
|
||||
localparam H_WIDTH = 9'd282;
|
||||
localparam V_HEIGHT = 9'd259;
|
||||
localparam LCD_XSIZE = 9'd160;
|
||||
localparam LCD_YSIZE = 9'd150;
|
||||
localparam FRAME_LEN = 72900;
|
||||
|
||||
reg [7:0] lcd_ctl, xscroll, yscroll, xpos;
|
||||
reg [8:0] hblank_start, hblank_end, vblank_start, vblank_end, vpos, hpos;
|
||||
integer dot_count;
|
||||
wire [7:0] vram_buf_high, vram_buf_low, vram_high_dout, vram_low_dout;
|
||||
|
||||
wire [7:0] yscroll_adj = yscroll > 8'hC7 ? 8'h00 : yscroll;
|
||||
|
||||
wire ram_write = AB == 7 && ~cpu_rwn && lcd_cs;
|
||||
wire [12:0] draw_addr;
|
||||
reg [12:0] vram_addr;
|
||||
wire plane = xpos[7];
|
||||
|
||||
dpram #(.addr_width(13)) vram_high
|
||||
(
|
||||
.clock (clk),
|
||||
.address_a (vram_addr),
|
||||
.data_a (dbus_in),
|
||||
.q_a (vram_high_dout),
|
||||
.wren_a ((lcd_ctl[4] ? ~plane : plane) & ram_write),
|
||||
|
||||
.address_b (draw_addr),
|
||||
.q_b (vram_buf_high)
|
||||
);
|
||||
|
||||
dpram #(.addr_width(13)) vram_low
|
||||
(
|
||||
.clock (clk),
|
||||
.address_a (vram_addr),
|
||||
.data_a (dbus_in),
|
||||
.q_a (vram_low_dout),
|
||||
.wren_a ((lcd_ctl[4] ? plane : ~plane) & ram_write),
|
||||
|
||||
.address_b (draw_addr),
|
||||
.q_b (vram_buf_low)
|
||||
);
|
||||
|
||||
assign dbus_out = (lcd_ctl[4] ? ~plane : plane) ? vram_high_dout : vram_low_dout;
|
||||
|
||||
wire hblank_im = hpos <= hblank_end || hpos > hblank_end + LCD_XSIZE;
|
||||
wire vblank_im = vpos < vblank_end || vpos >= vblank_end + LCD_YSIZE;
|
||||
assign vsync = vpos < 2 || vpos > V_HEIGHT - 1'd1; // Catch the uneven line in vsync to see if it helps
|
||||
assign hsync = hpos < 16 || hpos > (H_WIDTH - 8'd16);
|
||||
|
||||
// There is a complex quirky "mode2" that no games use that is not implemented. There's no software
|
||||
// with which to test it, so it's really pointless unless someone makes some homebrew or something
|
||||
// that wants to draw graphics in this way.
|
||||
wire in_window = lcd_ctl[5] && (vpos - vblank_end) < 16; // Account for window mode
|
||||
wire [8:0] vpos_off = (vpos - vblank_end) + (in_window ? 8'hD0 : yscroll_adj);
|
||||
wire [8:0] hpos_off = (hpos - hblank_end) + (in_window ? 8'h00 : xscroll);
|
||||
|
||||
wire [8:0] vpos_wrap = vpos_off > 199 && ~in_window ? vpos_off - 8'd200 : vpos_off;
|
||||
|
||||
assign draw_addr = (vpos_wrap * 8'h20) + (hpos_off >> 3);
|
||||
assign ce_pix = ce;
|
||||
assign dbus_oe = AB == 6;
|
||||
|
||||
always_ff @(posedge clk) begin
|
||||
if (ce) begin
|
||||
hblank <= hblank_im;
|
||||
vblank <= vblank_im;
|
||||
pixel <= lcd_ctl[7] ? 2'b00 : {vram_buf_high[~hpos_off[2:0]], vram_buf_low[~hpos_off[2:0]]};
|
||||
dot_count <= dot_count + 1'd1;
|
||||
hpos <= hpos + 1'd1;
|
||||
|
||||
if (hpos == (H_WIDTH - 1'd1)) begin
|
||||
hpos <= 0;
|
||||
vpos <= vpos + 1'd1;
|
||||
end
|
||||
|
||||
// Synchronize with real frame, we'll see how it goes. This assumes 160x160.
|
||||
if (dot_count == FRAME_LEN) begin
|
||||
hpos <= 0;
|
||||
vpos <= 0;
|
||||
dot_count <= 0;
|
||||
hblank_end <= (H_WIDTH - LCD_XSIZE) >> 1'd1;
|
||||
vblank_end <= (V_HEIGHT - LCD_YSIZE) >> 1'd1;
|
||||
end
|
||||
|
||||
if (lcd_cs) begin
|
||||
if (~cpu_rwn) begin
|
||||
case(AB)
|
||||
6'h01: lcd_ctl <= dbus_in;
|
||||
6'h02: xscroll <= dbus_in;
|
||||
6'h03: yscroll <= dbus_in;
|
||||
6'h04: begin xpos <= dbus_in; vram_addr[4:0] <= dbus_in[4:0]; end
|
||||
6'h05: begin vram_addr[12:5] <= dbus_in; end
|
||||
6'h07: vram_addr <= vram_addr + (lcd_ctl[6] ? 6'd32 : 1'd1);
|
||||
endcase
|
||||
end else begin
|
||||
if (AB == 6'h06)
|
||||
vram_addr <= vram_addr + (lcd_ctl[6] ? 6'd32 : 1'd1);
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
if (reset) begin
|
||||
xscroll <= 0;
|
||||
yscroll <= 0;
|
||||
vram_addr <= 0;
|
||||
xpos <= 0;
|
||||
hblank_end <= (H_WIDTH - LCD_XSIZE) >> 1'd1;
|
||||
vblank_end <= (V_HEIGHT - LCD_YSIZE) >> 1'd1;
|
||||
lcd_ctl <= 0;
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
|
||||
4
Console_MiST/Gamate_MiST/rtl/pll.qip
Normal file
4
Console_MiST/Gamate_MiST/rtl/pll.qip
Normal file
@@ -0,0 +1,4 @@
|
||||
set_global_assignment -name IP_TOOL_NAME "ALTPLL"
|
||||
set_global_assignment -name IP_TOOL_VERSION "13.1"
|
||||
set_global_assignment -name VHDL_FILE [file join $::quartus(qip_path) "pll.vhd"]
|
||||
set_global_assignment -name MISC_FILE [file join $::quartus(qip_path) "pll.ppf"]
|
||||
397
Console_MiST/Gamate_MiST/rtl/pll.vhd
Normal file
397
Console_MiST/Gamate_MiST/rtl/pll.vhd
Normal file
@@ -0,0 +1,397 @@
|
||||
-- megafunction wizard: %ALTPLL%
|
||||
-- GENERATION: STANDARD
|
||||
-- VERSION: WM1.0
|
||||
-- MODULE: altpll
|
||||
|
||||
-- ============================================================
|
||||
-- File Name: pll.vhd
|
||||
-- Megafunction Name(s):
|
||||
-- altpll
|
||||
--
|
||||
-- Simulation Library Files(s):
|
||||
-- altera_mf
|
||||
-- ============================================================
|
||||
-- ************************************************************
|
||||
-- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
|
||||
--
|
||||
-- 13.1.4 Build 182 03/12/2014 SJ Full Version
|
||||
-- ************************************************************
|
||||
|
||||
|
||||
--Copyright (C) 1991-2014 Altera Corporation
|
||||
--Your use of Altera Corporation's design tools, logic functions
|
||||
--and other software and tools, and its AMPP partner logic
|
||||
--functions, and any output files from any of the foregoing
|
||||
--(including device programming or simulation files), and any
|
||||
--associated documentation or information are expressly subject
|
||||
--to the terms and conditions of the Altera Program License
|
||||
--Subscription Agreement, Altera MegaCore Function License
|
||||
--Agreement, or other applicable license agreement, including,
|
||||
--without limitation, that your use is for the sole purpose of
|
||||
--programming logic devices manufactured by Altera and sold by
|
||||
--Altera or its authorized distributors. Please refer to the
|
||||
--applicable agreement for further details.
|
||||
|
||||
|
||||
LIBRARY ieee;
|
||||
USE ieee.std_logic_1164.all;
|
||||
|
||||
LIBRARY altera_mf;
|
||||
USE altera_mf.all;
|
||||
|
||||
ENTITY pll IS
|
||||
PORT
|
||||
(
|
||||
areset : IN STD_LOGIC := '0';
|
||||
inclk0 : IN STD_LOGIC := '0';
|
||||
c0 : OUT STD_LOGIC ;
|
||||
c1 : OUT STD_LOGIC ;
|
||||
locked : OUT STD_LOGIC
|
||||
);
|
||||
END pll;
|
||||
|
||||
|
||||
ARCHITECTURE SYN OF pll IS
|
||||
|
||||
SIGNAL sub_wire0 : STD_LOGIC_VECTOR (4 DOWNTO 0);
|
||||
SIGNAL sub_wire1 : STD_LOGIC ;
|
||||
SIGNAL sub_wire2 : STD_LOGIC ;
|
||||
SIGNAL sub_wire3 : STD_LOGIC ;
|
||||
SIGNAL sub_wire4 : STD_LOGIC ;
|
||||
SIGNAL sub_wire5 : STD_LOGIC_VECTOR (1 DOWNTO 0);
|
||||
SIGNAL sub_wire6_bv : BIT_VECTOR (0 DOWNTO 0);
|
||||
SIGNAL sub_wire6 : STD_LOGIC_VECTOR (0 DOWNTO 0);
|
||||
|
||||
|
||||
|
||||
COMPONENT altpll
|
||||
GENERIC (
|
||||
bandwidth_type : STRING;
|
||||
clk0_divide_by : NATURAL;
|
||||
clk0_duty_cycle : NATURAL;
|
||||
clk0_multiply_by : NATURAL;
|
||||
clk0_phase_shift : STRING;
|
||||
clk1_divide_by : NATURAL;
|
||||
clk1_duty_cycle : NATURAL;
|
||||
clk1_multiply_by : NATURAL;
|
||||
clk1_phase_shift : STRING;
|
||||
compensate_clock : STRING;
|
||||
inclk0_input_frequency : NATURAL;
|
||||
intended_device_family : STRING;
|
||||
lpm_hint : STRING;
|
||||
lpm_type : STRING;
|
||||
operation_mode : STRING;
|
||||
pll_type : STRING;
|
||||
port_activeclock : STRING;
|
||||
port_areset : STRING;
|
||||
port_clkbad0 : STRING;
|
||||
port_clkbad1 : STRING;
|
||||
port_clkloss : STRING;
|
||||
port_clkswitch : STRING;
|
||||
port_configupdate : STRING;
|
||||
port_fbin : STRING;
|
||||
port_inclk0 : STRING;
|
||||
port_inclk1 : STRING;
|
||||
port_locked : STRING;
|
||||
port_pfdena : STRING;
|
||||
port_phasecounterselect : STRING;
|
||||
port_phasedone : STRING;
|
||||
port_phasestep : STRING;
|
||||
port_phaseupdown : STRING;
|
||||
port_pllena : STRING;
|
||||
port_scanaclr : STRING;
|
||||
port_scanclk : STRING;
|
||||
port_scanclkena : STRING;
|
||||
port_scandata : STRING;
|
||||
port_scandataout : STRING;
|
||||
port_scandone : STRING;
|
||||
port_scanread : STRING;
|
||||
port_scanwrite : STRING;
|
||||
port_clk0 : STRING;
|
||||
port_clk1 : STRING;
|
||||
port_clk2 : STRING;
|
||||
port_clk3 : STRING;
|
||||
port_clk4 : STRING;
|
||||
port_clk5 : STRING;
|
||||
port_clkena0 : STRING;
|
||||
port_clkena1 : STRING;
|
||||
port_clkena2 : STRING;
|
||||
port_clkena3 : STRING;
|
||||
port_clkena4 : STRING;
|
||||
port_clkena5 : STRING;
|
||||
port_extclk0 : STRING;
|
||||
port_extclk1 : STRING;
|
||||
port_extclk2 : STRING;
|
||||
port_extclk3 : STRING;
|
||||
self_reset_on_loss_lock : STRING;
|
||||
width_clock : NATURAL
|
||||
);
|
||||
PORT (
|
||||
areset : IN STD_LOGIC ;
|
||||
clk : OUT STD_LOGIC_VECTOR (4 DOWNTO 0);
|
||||
inclk : IN STD_LOGIC_VECTOR (1 DOWNTO 0);
|
||||
locked : OUT STD_LOGIC
|
||||
);
|
||||
END COMPONENT;
|
||||
|
||||
BEGIN
|
||||
sub_wire6_bv(0 DOWNTO 0) <= "0";
|
||||
sub_wire6 <= To_stdlogicvector(sub_wire6_bv);
|
||||
sub_wire3 <= sub_wire0(0);
|
||||
sub_wire1 <= sub_wire0(1);
|
||||
c1 <= sub_wire1;
|
||||
locked <= sub_wire2;
|
||||
c0 <= sub_wire3;
|
||||
sub_wire4 <= inclk0;
|
||||
sub_wire5 <= sub_wire6(0 DOWNTO 0) & sub_wire4;
|
||||
|
||||
altpll_component : altpll
|
||||
GENERIC MAP (
|
||||
bandwidth_type => "AUTO",
|
||||
clk0_divide_by => 51,
|
||||
clk0_duty_cycle => 50,
|
||||
clk0_multiply_by => 67,
|
||||
clk0_phase_shift => "0",
|
||||
clk1_divide_by => 102,
|
||||
clk1_duty_cycle => 50,
|
||||
clk1_multiply_by => 67,
|
||||
clk1_phase_shift => "0",
|
||||
compensate_clock => "CLK0",
|
||||
inclk0_input_frequency => 37037,
|
||||
intended_device_family => "Cyclone III",
|
||||
lpm_hint => "CBX_MODULE_PREFIX=pll",
|
||||
lpm_type => "altpll",
|
||||
operation_mode => "NORMAL",
|
||||
pll_type => "AUTO",
|
||||
port_activeclock => "PORT_UNUSED",
|
||||
port_areset => "PORT_USED",
|
||||
port_clkbad0 => "PORT_UNUSED",
|
||||
port_clkbad1 => "PORT_UNUSED",
|
||||
port_clkloss => "PORT_UNUSED",
|
||||
port_clkswitch => "PORT_UNUSED",
|
||||
port_configupdate => "PORT_UNUSED",
|
||||
port_fbin => "PORT_UNUSED",
|
||||
port_inclk0 => "PORT_USED",
|
||||
port_inclk1 => "PORT_UNUSED",
|
||||
port_locked => "PORT_USED",
|
||||
port_pfdena => "PORT_UNUSED",
|
||||
port_phasecounterselect => "PORT_UNUSED",
|
||||
port_phasedone => "PORT_UNUSED",
|
||||
port_phasestep => "PORT_UNUSED",
|
||||
port_phaseupdown => "PORT_UNUSED",
|
||||
port_pllena => "PORT_UNUSED",
|
||||
port_scanaclr => "PORT_UNUSED",
|
||||
port_scanclk => "PORT_UNUSED",
|
||||
port_scanclkena => "PORT_UNUSED",
|
||||
port_scandata => "PORT_UNUSED",
|
||||
port_scandataout => "PORT_UNUSED",
|
||||
port_scandone => "PORT_UNUSED",
|
||||
port_scanread => "PORT_UNUSED",
|
||||
port_scanwrite => "PORT_UNUSED",
|
||||
port_clk0 => "PORT_USED",
|
||||
port_clk1 => "PORT_USED",
|
||||
port_clk2 => "PORT_UNUSED",
|
||||
port_clk3 => "PORT_UNUSED",
|
||||
port_clk4 => "PORT_UNUSED",
|
||||
port_clk5 => "PORT_UNUSED",
|
||||
port_clkena0 => "PORT_UNUSED",
|
||||
port_clkena1 => "PORT_UNUSED",
|
||||
port_clkena2 => "PORT_UNUSED",
|
||||
port_clkena3 => "PORT_UNUSED",
|
||||
port_clkena4 => "PORT_UNUSED",
|
||||
port_clkena5 => "PORT_UNUSED",
|
||||
port_extclk0 => "PORT_UNUSED",
|
||||
port_extclk1 => "PORT_UNUSED",
|
||||
port_extclk2 => "PORT_UNUSED",
|
||||
port_extclk3 => "PORT_UNUSED",
|
||||
self_reset_on_loss_lock => "OFF",
|
||||
width_clock => 5
|
||||
)
|
||||
PORT MAP (
|
||||
areset => areset,
|
||||
inclk => sub_wire5,
|
||||
clk => sub_wire0,
|
||||
locked => sub_wire2
|
||||
);
|
||||
|
||||
|
||||
|
||||
END SYN;
|
||||
|
||||
-- ============================================================
|
||||
-- CNX file retrieval info
|
||||
-- ============================================================
|
||||
-- Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"
|
||||
-- Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "1"
|
||||
-- Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"
|
||||
-- Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"
|
||||
-- Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"
|
||||
-- Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"
|
||||
-- Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"
|
||||
-- Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"
|
||||
-- Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "8"
|
||||
-- Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "51"
|
||||
-- Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "102"
|
||||
-- Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"
|
||||
-- Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"
|
||||
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "35.470589"
|
||||
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "17.735294"
|
||||
-- Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
|
||||
-- Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
|
||||
-- Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
|
||||
-- Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "0"
|
||||
-- Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"
|
||||
-- Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"
|
||||
-- Retrieval info: PRIVATE: INCLK0_FREQ_EDIT STRING "27.000"
|
||||
-- Retrieval info: PRIVATE: INCLK0_FREQ_UNIT_COMBO STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "100.000"
|
||||
-- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT_CHANGED STRING "1"
|
||||
-- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_CHANGED STRING "1"
|
||||
-- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_COMBO STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
|
||||
-- Retrieval info: PRIVATE: INT_FEEDBACK__MODE_RADIO STRING "1"
|
||||
-- Retrieval info: PRIVATE: LOCKED_OUTPUT_CHECK STRING "1"
|
||||
-- Retrieval info: PRIVATE: LONG_SCAN_RADIO STRING "1"
|
||||
-- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE STRING "Not Available"
|
||||
-- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
-- Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT1 STRING "ps"
|
||||
-- Retrieval info: PRIVATE: MIG_DEVICE_SPEED_GRADE STRING "Any"
|
||||
-- Retrieval info: PRIVATE: MIRROR_CLK0 STRING "0"
|
||||
-- Retrieval info: PRIVATE: MIRROR_CLK1 STRING "0"
|
||||
-- Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "67"
|
||||
-- Retrieval info: PRIVATE: MULT_FACTOR1 NUMERIC "67"
|
||||
-- Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "35.46400000"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ1 STRING "17.73200000"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_MODE0 STRING "0"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_MODE1 STRING "0"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT0 STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT1 STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: PHASE_RECONFIG_FEATURE_ENABLED STRING "1"
|
||||
-- Retrieval info: PRIVATE: PHASE_RECONFIG_INPUTS_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT1 STRING "0.00000000"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT_STEP_ENABLED_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT_UNIT1 STRING "deg"
|
||||
-- Retrieval info: PRIVATE: PLL_ADVANCED_PARAM_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PLL_ARESET_CHECK STRING "1"
|
||||
-- Retrieval info: PRIVATE: PLL_AUTOPLL_CHECK NUMERIC "1"
|
||||
-- Retrieval info: PRIVATE: PLL_ENHPLL_CHECK NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: PLL_FASTPLL_CHECK NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: PLL_FBMIMIC_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PLL_LVDS_PLL_CHECK NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: PLL_PFDENA_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PLL_TARGET_HARCOPY_CHECK NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: PRIMARY_CLK_COMBO STRING "inclk0"
|
||||
-- Retrieval info: PRIVATE: RECONFIG_FILE STRING "pll.mif"
|
||||
-- Retrieval info: PRIVATE: SACN_INPUTS_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: SCAN_FEATURE_ENABLED STRING "1"
|
||||
-- Retrieval info: PRIVATE: SELF_RESET_LOCK_LOSS STRING "0"
|
||||
-- Retrieval info: PRIVATE: SHORT_SCAN_RADIO STRING "0"
|
||||
-- Retrieval info: PRIVATE: SPREAD_FEATURE_ENABLED STRING "0"
|
||||
-- Retrieval info: PRIVATE: SPREAD_FREQ STRING "50.000"
|
||||
-- Retrieval info: PRIVATE: SPREAD_FREQ_UNIT STRING "KHz"
|
||||
-- Retrieval info: PRIVATE: SPREAD_PERCENT STRING "0.500"
|
||||
-- Retrieval info: PRIVATE: SPREAD_USE STRING "0"
|
||||
-- Retrieval info: PRIVATE: SRC_SYNCH_COMP_RADIO STRING "0"
|
||||
-- Retrieval info: PRIVATE: STICKY_CLK0 STRING "1"
|
||||
-- Retrieval info: PRIVATE: STICKY_CLK1 STRING "1"
|
||||
-- Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"
|
||||
-- Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"
|
||||
-- Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
|
||||
-- Retrieval info: PRIVATE: USE_CLK0 STRING "1"
|
||||
-- Retrieval info: PRIVATE: USE_CLK1 STRING "1"
|
||||
-- Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"
|
||||
-- Retrieval info: PRIVATE: USE_CLKENA1 STRING "0"
|
||||
-- Retrieval info: PRIVATE: USE_MIL_SPEED_GRADE NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"
|
||||
-- Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
|
||||
-- Retrieval info: CONSTANT: BANDWIDTH_TYPE STRING "AUTO"
|
||||
-- Retrieval info: CONSTANT: CLK0_DIVIDE_BY NUMERIC "51"
|
||||
-- Retrieval info: CONSTANT: CLK0_DUTY_CYCLE NUMERIC "50"
|
||||
-- Retrieval info: CONSTANT: CLK0_MULTIPLY_BY NUMERIC "67"
|
||||
-- Retrieval info: CONSTANT: CLK0_PHASE_SHIFT STRING "0"
|
||||
-- Retrieval info: CONSTANT: CLK1_DIVIDE_BY NUMERIC "102"
|
||||
-- Retrieval info: CONSTANT: CLK1_DUTY_CYCLE NUMERIC "50"
|
||||
-- Retrieval info: CONSTANT: CLK1_MULTIPLY_BY NUMERIC "67"
|
||||
-- Retrieval info: CONSTANT: CLK1_PHASE_SHIFT STRING "0"
|
||||
-- Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"
|
||||
-- Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "37037"
|
||||
-- Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
|
||||
-- Retrieval info: CONSTANT: LPM_TYPE STRING "altpll"
|
||||
-- Retrieval info: CONSTANT: OPERATION_MODE STRING "NORMAL"
|
||||
-- Retrieval info: CONSTANT: PLL_TYPE STRING "AUTO"
|
||||
-- Retrieval info: CONSTANT: PORT_ACTIVECLOCK STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_ARESET STRING "PORT_USED"
|
||||
-- Retrieval info: CONSTANT: PORT_CLKBAD0 STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_CLKBAD1 STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_CLKLOSS STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_CLKSWITCH STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_CONFIGUPDATE STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_FBIN STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_INCLK0 STRING "PORT_USED"
|
||||
-- Retrieval info: CONSTANT: PORT_INCLK1 STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_LOCKED STRING "PORT_USED"
|
||||
-- Retrieval info: CONSTANT: PORT_PFDENA STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_PHASECOUNTERSELECT STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_PHASEDONE STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_PHASESTEP STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_PHASEUPDOWN STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_PLLENA STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANACLR STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANCLK STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANCLKENA STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANDATA STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANDATAOUT STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANDONE STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANREAD STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_SCANWRITE STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk0 STRING "PORT_USED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk1 STRING "PORT_USED"
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
-- Retrieval info: USED_PORT: @inclk 0 0 2 0 INPUT_CLK_EXT VCC "@inclk[1..0]"
|
||||
-- Retrieval info: USED_PORT: areset 0 0 0 0 INPUT GND "areset"
|
||||
-- Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0"
|
||||
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|
||||
-- Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0"
|
||||
-- Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"
|
||||
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|
||||
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|
||||
-- Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0
|
||||
-- Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0
|
||||
-- Retrieval info: CONNECT: c1 0 0 0 0 @clk 0 0 1 1
|
||||
-- Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0
|
||||
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|
||||
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|
||||
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|
||||
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll.cmp FALSE
|
||||
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll.bsf FALSE
|
||||
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll_inst.vhd FALSE
|
||||
-- Retrieval info: LIB_FILE: altera_mf
|
||||
-- Retrieval info: CBX_MODULE_PREFIX: ON
|
||||
278
Console_MiST/Gamate_MiST/rtl/rom/gamate_bios_bit.vhd
Normal file
278
Console_MiST/Gamate_MiST/rtl/rom/gamate_bios_bit.vhd
Normal file
@@ -0,0 +1,278 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity gamate_bios_bit is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(11 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of gamate_bios_bit is
|
||||
type rom is array(0 to 4095) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"4C",X"01",X"F3",X"4C",X"E0",X"F2",X"4C",X"EB",X"F2",X"4C",X"F6",X"F2",X"4C",X"90",X"F5",X"4C",
|
||||
X"67",X"FB",X"4C",X"1D",X"F3",X"4C",X"C7",X"F5",X"4C",X"AE",X"F3",X"4C",X"F7",X"F4",X"4C",X"7B",
|
||||
X"F4",X"4C",X"4A",X"F5",X"4C",X"1A",X"F6",X"4C",X"2F",X"F6",X"4C",X"18",X"FF",X"4C",X"21",X"FF",
|
||||
X"4C",X"79",X"FB",X"4C",X"5A",X"FF",X"4C",X"A9",X"FB",X"A9",X"00",X"85",X"16",X"85",X"17",X"85",
|
||||
X"15",X"A5",X"16",X"8D",X"02",X"50",X"A5",X"17",X"8D",X"03",X"50",X"20",X"90",X"F5",X"A9",X"B8",
|
||||
X"85",X"00",X"85",X"02",X"A9",X"F1",X"85",X"01",X"85",X"03",X"A9",X"58",X"85",X"1C",X"A9",X"10",
|
||||
X"85",X"1D",X"A2",X"20",X"A0",X"90",X"20",X"C7",X"F5",X"A0",X"00",X"20",X"EB",X"F2",X"8C",X"03",
|
||||
X"50",X"C8",X"C0",X"60",X"90",X"F5",X"20",X"F6",X"F2",X"A9",X"06",X"85",X"21",X"A9",X"10",X"85",
|
||||
X"00",X"85",X"02",X"A9",X"F1",X"85",X"01",X"85",X"03",X"A9",X"38",X"85",X"1C",X"A9",X"18",X"85",
|
||||
X"1D",X"A2",X"30",X"A0",X"A4",X"20",X"C7",X"F5",X"A9",X"68",X"85",X"00",X"85",X"02",X"A9",X"F2",
|
||||
X"85",X"01",X"85",X"03",X"A9",X"08",X"85",X"1C",X"A9",X"08",X"85",X"1D",X"A2",X"68",X"A0",X"B4",
|
||||
X"20",X"C7",X"F5",X"A9",X"70",X"85",X"00",X"85",X"02",X"A9",X"F2",X"85",X"01",X"85",X"03",X"A9",
|
||||
X"50",X"85",X"1C",X"A9",X"08",X"85",X"1D",X"A2",X"28",X"A0",X"BE",X"20",X"C7",X"F5",X"C6",X"21",
|
||||
X"F0",X"2B",X"20",X"F6",X"F2",X"A9",X"58",X"85",X"1C",X"A9",X"28",X"85",X"1D",X"A2",X"20",X"A0",
|
||||
X"A4",X"A9",X"00",X"20",X"18",X"FF",X"A9",X"58",X"85",X"1C",X"A9",X"28",X"85",X"1D",X"A2",X"20",
|
||||
X"A0",X"A4",X"A9",X"00",X"20",X"21",X"FF",X"20",X"F6",X"F2",X"4C",X"7D",X"F0",X"A0",X"06",X"20",
|
||||
X"F6",X"F2",X"88",X"10",X"FA",X"A9",X"01",X"85",X"0C",X"A9",X"FF",X"85",X"0A",X"4C",X"20",X"60",
|
||||
X"00",X"7F",X"7F",X"7F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",
|
||||
X"3F",X"3F",X"3F",X"3F",X"3F",X"7F",X"7F",X"7F",X"00",X"FF",X"80",X"FF",X"80",X"87",X"80",X"83",
|
||||
X"80",X"87",X"80",X"FF",X"80",X"FF",X"80",X"87",X"80",X"83",X"80",X"87",X"80",X"FF",X"80",X"FF",
|
||||
X"00",X"81",X"01",X"E1",X"00",X"F0",X"00",X"F0",X"00",X"F0",X"00",X"C0",X"00",X"F0",X"00",X"F8",
|
||||
X"00",X"F8",X"00",X"F8",X"00",X"F3",X"03",X"C3",X"00",X"FF",X"F8",X"FF",X"78",X"7F",X"78",X"7F",
|
||||
X"78",X"7F",X"78",X"7F",X"78",X"7F",X"78",X"7F",X"78",X"7F",X"78",X"7F",X"78",X"FF",X"F8",X"FF",
|
||||
X"00",X"E7",X"07",X"E7",X"00",X"80",X"00",X"80",X"00",X"80",X"00",X"80",X"00",X"80",X"00",X"80",
|
||||
X"00",X"80",X"00",X"80",X"00",X"F0",X"00",X"F0",X"00",X"FF",X"FC",X"FF",X"3C",X"3F",X"3C",X"3F",
|
||||
X"3C",X"3F",X"3C",X"3F",X"3C",X"3F",X"3C",X"3F",X"3C",X"3F",X"3C",X"3F",X"3C",X"3F",X"3C",X"3F",
|
||||
X"00",X"FF",X"00",X"FF",X"00",X"C0",X"00",X"C0",X"00",X"C0",X"00",X"C0",X"00",X"C0",X"00",X"C0",
|
||||
X"00",X"C0",X"00",X"C0",X"00",X"C0",X"00",X"C0",X"00",X"00",X"00",X"07",X"1C",X"38",X"70",X"70",
|
||||
X"E0",X"E0",X"E0",X"E0",X"70",X"70",X"3E",X"1F",X"00",X"00",X"00",X"E8",X"38",X"18",X"08",X"00",
|
||||
X"00",X"00",X"7C",X"38",X"38",X"38",X"F9",X"BB",X"00",X"00",X"00",X"03",X"03",X"07",X"0D",X"09",
|
||||
X"19",X"30",X"3F",X"60",X"C0",X"C0",X"80",X"C1",X"00",X"00",X"00",X"01",X"00",X"80",X"81",X"81",
|
||||
X"C1",X"C1",X"C1",X"C3",X"C2",X"E2",X"E2",X"F7",X"00",X"00",X"00",X"C0",X"E0",X"E0",X"E0",X"60",
|
||||
X"61",X"71",X"33",X"34",X"34",X"3C",X"18",X"18",X"00",X"00",X"00",X"38",X"70",X"70",X"F0",X"B0",
|
||||
X"B0",X"30",X"70",X"70",X"61",X"61",X"E3",X"F7",X"00",X"00",X"00",X"06",X"06",X"0F",X"1B",X"13",
|
||||
X"33",X"61",X"7F",X"C1",X"81",X"81",X"01",X"83",X"00",X"00",X"00",X"1F",X"31",X"63",X"03",X"03",
|
||||
X"83",X"83",X"87",X"87",X"86",X"C6",X"C6",X"EF",X"00",X"00",X"00",X"FB",X"99",X"89",X"81",X"01",
|
||||
X"01",X"01",X"03",X"03",X"03",X"03",X"03",X"07",X"00",X"00",X"00",X"FF",X"C3",X"C0",X"84",X"84",
|
||||
X"8C",X"F8",X"88",X"00",X"03",X"06",X"06",X"FE",X"00",X"00",X"00",X"00",X"80",X"80",X"00",X"00",
|
||||
X"00",X"00",X"00",X"F1",X"5B",X"5F",X"55",X"51",X"3C",X"42",X"B9",X"A5",X"B9",X"A5",X"42",X"3C",
|
||||
X"00",X"38",X"44",X"BA",X"A2",X"BA",X"44",X"38",X"00",X"00",X"F8",X"CC",X"F8",X"CC",X"CC",X"F8",
|
||||
X"00",X"00",X"78",X"30",X"30",X"30",X"30",X"78",X"00",X"00",X"FC",X"30",X"30",X"30",X"30",X"30",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"78",X"CC",X"C0",X"C0",X"CC",X"78",
|
||||
X"00",X"00",X"78",X"CC",X"CC",X"CC",X"CC",X"78",X"00",X"00",X"F8",X"CC",X"CC",X"F8",X"D0",X"CC",
|
||||
X"00",X"00",X"F8",X"CC",X"CC",X"F8",X"C0",X"C0",X"00",X"00",X"00",X"00",X"00",X"00",X"30",X"30",
|
||||
X"00",X"38",X"44",X"BA",X"A2",X"BA",X"44",X"38",X"3F",X"19",X"19",X"1F",X"19",X"19",X"19",X"3F",
|
||||
X"3E",X"9C",X"9C",X"1C",X"9C",X"9C",X"9C",X"3E",X"FE",X"38",X"38",X"38",X"38",X"38",X"38",X"38",
|
||||
X"A5",X"0B",X"C9",X"08",X"90",X"FA",X"A9",X"00",X"85",X"0B",X"60",X"A5",X"0B",X"C9",X"05",X"90",
|
||||
X"FA",X"A9",X"00",X"85",X"0B",X"60",X"A5",X"0B",X"C9",X"18",X"90",X"FA",X"A9",X"00",X"85",X"0B",
|
||||
X"60",X"A9",X"C0",X"85",X"00",X"85",X"02",X"A9",X"F2",X"85",X"01",X"85",X"03",X"A9",X"20",X"85",
|
||||
X"1C",X"A9",X"08",X"85",X"1D",X"A2",X"40",X"A0",X"8C",X"20",X"C7",X"F5",X"60",X"8A",X"4A",X"4A",
|
||||
X"4A",X"09",X"80",X"85",X"18",X"84",X"19",X"A0",X"00",X"B1",X"00",X"85",X"1B",X"C8",X"B1",X"00",
|
||||
X"20",X"3A",X"F3",X"E6",X"18",X"C6",X"1B",X"D0",X"F4",X"60",X"85",X"1A",X"98",X"48",X"A9",X"40",
|
||||
X"05",X"15",X"8D",X"01",X"50",X"A5",X"18",X"8D",X"04",X"50",X"A5",X"19",X"8D",X"05",X"50",X"A5",
|
||||
X"1A",X"C9",X"61",X"B0",X"41",X"C9",X"41",X"B0",X"25",X"A2",X"00",X"C9",X"20",X"F0",X"0E",X"B0",
|
||||
X"05",X"A2",X"00",X"4C",X"6D",X"F3",X"38",X"E9",X"2F",X"0A",X"0A",X"0A",X"AA",X"86",X"1A",X"A0",
|
||||
X"07",X"BD",X"29",X"60",X"8D",X"07",X"50",X"E8",X"88",X"10",X"F6",X"4C",X"AB",X"F3",X"38",X"E9",
|
||||
X"41",X"0A",X"0A",X"0A",X"AA",X"86",X"1A",X"A0",X"07",X"BD",X"81",X"60",X"8D",X"07",X"50",X"E8",
|
||||
X"88",X"10",X"F6",X"4C",X"AB",X"F3",X"38",X"E9",X"61",X"0A",X"0A",X"0A",X"AA",X"86",X"1A",X"A0",
|
||||
X"07",X"BD",X"51",X"61",X"8D",X"07",X"50",X"E8",X"88",X"10",X"F6",X"68",X"A8",X"60",X"A5",X"00",
|
||||
X"48",X"A5",X"01",X"48",X"A9",X"40",X"05",X"15",X"8D",X"01",X"50",X"A0",X"00",X"B1",X"00",X"C9",
|
||||
X"FE",X"D0",X"03",X"4C",X"F2",X"F3",X"85",X"19",X"A9",X"00",X"85",X"18",X"20",X"75",X"F4",X"B1",
|
||||
X"00",X"C9",X"FF",X"F0",X"17",X"85",X"1A",X"20",X"75",X"F4",X"B1",X"00",X"85",X"1B",X"A5",X"06",
|
||||
X"85",X"02",X"A5",X"07",X"85",X"03",X"20",X"30",X"F4",X"4C",X"CC",X"F3",X"20",X"75",X"F4",X"4C",
|
||||
X"BD",X"F3",X"68",X"85",X"01",X"68",X"85",X"00",X"A0",X"00",X"B1",X"00",X"C9",X"FE",X"D0",X"03",
|
||||
X"4C",X"2F",X"F4",X"85",X"19",X"A9",X"80",X"85",X"18",X"20",X"75",X"F4",X"B1",X"00",X"C9",X"FF",
|
||||
X"F0",X"17",X"85",X"1A",X"20",X"75",X"F4",X"B1",X"00",X"85",X"1B",X"A5",X"08",X"85",X"02",X"A5",
|
||||
X"09",X"85",X"03",X"20",X"30",X"F4",X"4C",X"09",X"F4",X"20",X"75",X"F4",X"4C",X"FA",X"F3",X"60",
|
||||
X"48",X"98",X"48",X"A5",X"1A",X"D0",X"0A",X"A5",X"18",X"18",X"65",X"1B",X"85",X"18",X"4C",X"71",
|
||||
X"F4",X"C9",X"20",X"90",X"07",X"E6",X"03",X"38",X"E9",X"20",X"B0",X"F5",X"0A",X"0A",X"0A",X"85",
|
||||
X"1A",X"A5",X"18",X"8D",X"04",X"50",X"A5",X"19",X"0A",X"0A",X"0A",X"8D",X"05",X"50",X"A4",X"1A",
|
||||
X"A2",X"07",X"B1",X"02",X"8D",X"07",X"50",X"C8",X"CA",X"10",X"F7",X"E6",X"18",X"C6",X"1B",X"D0",
|
||||
X"E0",X"68",X"A8",X"68",X"60",X"C8",X"D0",X"02",X"E6",X"01",X"60",X"A5",X"00",X"48",X"A5",X"01",
|
||||
X"48",X"A9",X"40",X"05",X"15",X"8D",X"01",X"50",X"A0",X"00",X"B1",X"00",X"C9",X"FE",X"D0",X"03",
|
||||
X"4C",X"BC",X"F4",X"85",X"19",X"A9",X"00",X"85",X"18",X"20",X"75",X"F4",X"B1",X"00",X"C9",X"FF",
|
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|
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X"01",X"A9",X"00",X"85",X"1B",X"AD",X"02",X"03",X"A8",X"20",X"4E",X"F8",X"20",X"95",X"F8",X"A5",
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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X"85",X"0C",X"A9",X"20",X"8D",X"00",X"59",X"AD",X"00",X"5A",X"29",X"01",X"F0",X"2D",X"AD",X"00",
|
||||
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|
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|
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|
||||
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|
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|
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|
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|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
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|
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|
||||
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|
||||
X"00",X"02",X"C9",X"55",X"D0",X"E6",X"A9",X"00",X"85",X"E2",X"A9",X"01",X"85",X"E3",X"A0",X"00",
|
||||
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|
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|
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|
||||
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|
||||
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|
||||
X"00",X"4C",X"AD",X"00",X"4C",X"A5",X"E8",X"F0",X"FC",X"A5",X"0A",X"C5",X"E4",X"D0",X"CC",X"49",
|
||||
X"FF",X"C9",X"55",X"D0",X"CB",X"60",X"A9",X"00",X"85",X"E0",X"85",X"E1",X"85",X"E7",X"85",X"E2",
|
||||
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|
||||
X"42",X"49",X"54",X"20",X"43",X"4F",X"52",X"50",X"4F",X"52",X"41",X"54",X"49",X"4F",X"4E",X"78",
|
||||
X"D8",X"A2",X"00",X"BD",X"B0",X"FD",X"85",X"04",X"A0",X"09",X"06",X"04",X"2A",X"2A",X"2A",X"8D",
|
||||
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|
||||
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|
||||
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|
||||
X"D0",X"F3",X"E8",X"E0",X"19",X"D0",X"F3",X"60",X"43",X"4F",X"50",X"59",X"52",X"49",X"47",X"48",
|
||||
X"54",X"20",X"42",X"49",X"54",X"20",X"43",X"4F",X"52",X"50",X"4F",X"52",X"41",X"54",X"49",X"4F",
|
||||
X"4E",X"A9",X"70",X"85",X"E3",X"A9",X"00",X"85",X"E2",X"85",X"E0",X"85",X"E1",X"AD",X"00",X"60",
|
||||
X"85",X"E5",X"AD",X"01",X"60",X"85",X"E6",X"A9",X"80",X"85",X"E7",X"20",X"3F",X"FE",X"60",X"A0",
|
||||
X"00",X"B1",X"E2",X"18",X"65",X"E0",X"85",X"E0",X"A5",X"E1",X"69",X"00",X"85",X"E1",X"C8",X"D0",
|
||||
X"F0",X"E6",X"E3",X"A5",X"E3",X"C5",X"E7",X"D0",X"E8",X"A5",X"E5",X"C5",X"E0",X"D0",X"07",X"A5",
|
||||
X"E6",X"C5",X"E1",X"D0",X"01",X"60",X"4C",X"F5",X"FD",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"A9",X"00",X"8D",X"00",X"59",X"A9",X"FF",X"8D",X"00",X"44",X"4C",X"05",X"FF",X"A9",X"00",X"8D",
|
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X"00",X"59",X"B9",X"00",X"60",X"4C",X"12",X"FF",X"48",X"A9",X"00",X"85",X"A8",X"68",X"4C",X"27",
|
||||
X"FF",X"48",X"A9",X"80",X"85",X"A8",X"68",X"85",X"1A",X"84",X"19",X"8A",X"4A",X"4A",X"4A",X"05",
|
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|
||||
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|
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X"50",X"88",X"D0",X"FA",X"E6",X"18",X"CA",X"D0",X"E7",X"60",X"48",X"29",X"0F",X"09",X"30",X"85",
|
||||
X"A3",X"68",X"4A",X"4A",X"4A",X"4A",X"29",X"0F",X"09",X"30",X"85",X"A2",X"8A",X"29",X"0F",X"09",
|
||||
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|
||||
X"D0",X"09",X"A0",X"20",X"84",X"A6",X"84",X"A7",X"4C",X"9D",X"FF",X"98",X"29",X"0F",X"09",X"30",
|
||||
X"85",X"A7",X"98",X"4A",X"4A",X"4A",X"4A",X"29",X"0F",X"09",X"30",X"85",X"A6",X"A0",X"00",X"B9",
|
||||
X"A2",X"00",X"C9",X"30",X"D0",X"0A",X"A9",X"20",X"99",X"A2",X"00",X"C8",X"C0",X"05",X"90",X"EF",
|
||||
X"A9",X"06",X"85",X"A1",X"60",X"78",X"08",X"48",X"98",X"48",X"E6",X"0B",X"A0",X"03",X"18",X"B9",
|
||||
X"0E",X"00",X"69",X"01",X"99",X"0E",X"00",X"90",X"03",X"88",X"10",X"F2",X"A5",X"0C",X"F0",X"03",
|
||||
X"20",X"26",X"60",X"68",X"A8",X"68",X"28",X"58",X"40",X"08",X"48",X"AD",X"00",X"48",X"85",X"0A",
|
||||
X"A9",X"FF",X"85",X"E8",X"A5",X"0C",X"F0",X"03",X"20",X"23",X"60",X"68",X"28",X"40",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"D9",X"FF",X"0D",X"FC",X"B5",X"FF");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
278
Console_MiST/Gamate_MiST/rtl/rom/gamate_bios_umc.vhd
Normal file
278
Console_MiST/Gamate_MiST/rtl/rom/gamate_bios_umc.vhd
Normal file
@@ -0,0 +1,278 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity gamate_bios_umc is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(11 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of gamate_bios_umc is
|
||||
type rom is array(0 to 4095) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"4C",X"01",X"F3",X"4C",X"E0",X"F2",X"4C",X"EB",X"F2",X"4C",X"F6",X"F2",X"4C",X"90",X"F5",X"4C",
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|
||||
X"0A",X"0A",X"85",X"14",X"A5",X"12",X"29",X"10",X"0A",X"0A",X"0A",X"45",X"14",X"0A",X"26",X"12",
|
||||
X"26",X"13",X"68",X"AA",X"68",X"A8",X"A5",X"12",X"60",X"20",X"90",X"F5",X"A9",X"00",X"8D",X"02",
|
||||
X"50",X"8D",X"03",X"50",X"8D",X"E0",X"00",X"8D",X"E1",X"00",X"8D",X"E2",X"00",X"8D",X"E5",X"00",
|
||||
X"8D",X"E6",X"00",X"A9",X"70",X"8D",X"E3",X"00",X"A9",X"80",X"8D",X"E7",X"00",X"20",X"EB",X"FB",
|
||||
X"AD",X"E1",X"00",X"AE",X"E0",X"00",X"A0",X"00",X"20",X"42",X"FF",X"A9",X"A1",X"85",X"00",X"A9",
|
||||
X"00",X"85",X"01",X"A2",X"10",X"A0",X"10",X"20",X"1D",X"F3",X"60",X"A0",X"00",X"B1",X"E2",X"18",
|
||||
X"6D",X"E0",X"00",X"8D",X"E0",X"00",X"AD",X"E1",X"00",X"69",X"00",X"8D",X"E1",X"00",X"C8",X"D0",
|
||||
X"EC",X"EE",X"E3",X"00",X"AD",X"E3",X"00",X"CD",X"E7",X"00",X"D0",X"E1",X"60",X"78",X"A9",X"00",
|
||||
X"85",X"0C",X"A2",X"FF",X"9A",X"58",X"D8",X"A9",X"00",X"85",X"0B",X"A9",X"FF",X"85",X"12",X"85",
|
||||
X"13",X"20",X"79",X"FB",X"A5",X"0B",X"F0",X"F9",X"4C",X"2E",X"FC",X"4C",X"39",X"F0",X"A9",X"20",
|
||||
X"8D",X"00",X"59",X"AD",X"00",X"5A",X"29",X"01",X"F0",X"34",X"AD",X"00",X"5A",X"29",X"02",X"F0",
|
||||
X"0F",X"20",X"C4",X"FD",X"58",X"A2",X"FF",X"9A",X"A9",X"00",X"8D",X"00",X"59",X"4C",X"39",X"F0",
|
||||
X"AD",X"02",X"60",X"C9",X"01",X"F0",X"EA",X"A2",X"00",X"BD",X"68",X"FC",X"9D",X"00",X"02",X"E8",
|
||||
X"E0",X"10",X"D0",X"F5",X"78",X"4C",X"00",X"02",X"AD",X"00",X"58",X"6C",X"FC",X"FF",X"A9",X"55",
|
||||
X"8D",X"00",X"44",X"A5",X"0B",X"69",X"3C",X"C5",X"0B",X"D0",X"FC",X"A9",X"AA",X"8D",X"00",X"44",
|
||||
X"78",X"4C",X"00",X"FD",X"20",X"63",X"FD",X"20",X"9B",X"FD",X"58",X"A5",X"0B",X"69",X"32",X"C5",
|
||||
X"0B",X"D0",X"FC",X"A9",X"00",X"8D",X"00",X"59",X"A9",X"00",X"8D",X"00",X"44",X"4C",X"98",X"FC",
|
||||
X"5E",X"08",X"81",X"E3",X"F0",X"FF",X"89",X"46",X"06",X"33",X"C0",X"0B",X"D8",X"74",X"08",X"B8",
|
||||
X"FF",X"FF",X"83",X"C4",X"0A",X"5D",X"CB",X"B9",X"04",X"00",X"8B",X"46",X"08",X"8B",X"5E",X"06",
|
||||
X"D1",X"F8",X"D1",X"DB",X"E2",X"FA",X"53",X"89",X"5E",X"04",X"9A",X"9E",X"04",X"B1",X"29",X"8B",
|
||||
X"E5",X"85",X"C0",X"74",X"08",X"B8",X"FF",X"FF",X"83",X"C4",X"0A",X"5D",X"CB",X"8B",X"46",X"08",
|
||||
X"8B",X"5E",X"06",X"81",X"E3",X"F0",X"FF",X"A3",X"26",X"00",X"89",X"1E",X"24",X"00",X"33",X"C0",
|
||||
X"33",X"DB",X"A3",X"98",X"14",X"89",X"1E",X"96",X"14",X"A3",X"90",X"14",X"89",X"1E",X"8E",X"14",
|
||||
X"A2",X"00",X"A9",X"55",X"8D",X"00",X"02",X"95",X"00",X"E8",X"D0",X"FB",X"B5",X"00",X"CD",X"00",
|
||||
X"02",X"D0",X"48",X"49",X"FF",X"95",X"00",X"E8",X"D0",X"F2",X"AD",X"00",X"02",X"49",X"FF",X"8D",
|
||||
X"00",X"02",X"C9",X"55",X"D0",X"E6",X"A9",X"00",X"85",X"E2",X"A9",X"01",X"85",X"E3",X"A0",X"00",
|
||||
X"A9",X"55",X"85",X"E4",X"91",X"E2",X"C8",X"D0",X"FB",X"B1",X"E2",X"C5",X"E4",X"D0",X"1C",X"49",
|
||||
X"FF",X"91",X"E2",X"C8",X"D0",X"F3",X"A5",X"E4",X"49",X"FF",X"85",X"E4",X"C9",X"55",X"D0",X"E9",
|
||||
X"E6",X"E3",X"A5",X"E3",X"C9",X"04",X"D0",X"D8",X"4C",X"84",X"FC",X"A9",X"FF",X"8D",X"00",X"44",
|
||||
X"4C",X"5B",X"FD",X"A9",X"55",X"85",X"E4",X"A9",X"00",X"85",X"E8",X"85",X"0A",X"A5",X"E4",X"8D",
|
||||
X"00",X"44",X"AD",X"00",X"4C",X"AD",X"00",X"4C",X"AD",X"00",X"4C",X"AD",X"00",X"4C",X"AD",X"00",
|
||||
X"4C",X"AD",X"00",X"4C",X"AD",X"00",X"4C",X"AD",X"00",X"4C",X"A5",X"E8",X"F0",X"FC",X"A5",X"0A",
|
||||
X"C5",X"E4",X"D0",X"C7",X"49",X"FF",X"C9",X"55",X"D0",X"CB",X"60",X"A9",X"00",X"85",X"E0",X"85",
|
||||
X"E1",X"85",X"E7",X"85",X"E2",X"A9",X"34",X"85",X"E5",X"A9",X"CB",X"85",X"E6",X"A9",X"F0",X"85",
|
||||
X"E3",X"20",X"48",X"FE",X"60",X"42",X"49",X"54",X"20",X"43",X"4F",X"52",X"50",X"4F",X"52",X"41",
|
||||
X"54",X"49",X"4F",X"4E",X"78",X"D8",X"A2",X"00",X"BD",X"B5",X"FD",X"85",X"04",X"A0",X"09",X"06",
|
||||
X"04",X"2A",X"2A",X"2A",X"8D",X"00",X"60",X"88",X"D0",X"F5",X"E8",X"E0",X"0F",X"D0",X"E9",X"A2",
|
||||
X"00",X"AD",X"00",X"60",X"4A",X"4A",X"26",X"04",X"E8",X"E0",X"08",X"D0",X"F4",X"A5",X"04",X"C9",
|
||||
X"47",X"D0",X"07",X"20",X"01",X"FE",X"20",X"2A",X"FE",X"60",X"B9",X"00",X"60",X"C8",X"4C",X"FA",
|
||||
X"FD",X"A2",X"00",X"BD",X"05",X"60",X"DD",X"11",X"FE",X"D0",X"EF",X"E8",X"E0",X"19",X"D0",X"F3",
|
||||
X"60",X"43",X"4F",X"50",X"59",X"52",X"49",X"47",X"48",X"54",X"20",X"42",X"49",X"54",X"20",X"43",
|
||||
X"4F",X"52",X"50",X"4F",X"52",X"41",X"54",X"49",X"4F",X"4E",X"A9",X"70",X"85",X"E3",X"A9",X"00",
|
||||
X"85",X"E2",X"85",X"E0",X"85",X"E1",X"AD",X"00",X"60",X"85",X"E5",X"AD",X"01",X"60",X"85",X"E6",
|
||||
X"A9",X"80",X"85",X"E7",X"20",X"48",X"FE",X"60",X"A0",X"00",X"B1",X"E2",X"18",X"65",X"E0",X"85",
|
||||
X"E0",X"A5",X"E1",X"69",X"00",X"85",X"E1",X"C8",X"D0",X"F0",X"E6",X"E3",X"A5",X"E3",X"C5",X"E7",
|
||||
X"D0",X"E8",X"A5",X"E5",X"C5",X"E0",X"D0",X"07",X"A5",X"E6",X"C5",X"E1",X"D0",X"01",X"60",X"4C",
|
||||
X"FA",X"FD",X"B1",X"29",X"A3",X"A0",X"14",X"89",X"1E",X"9E",X"14",X"33",X"C0",X"83",X"C4",X"02",
|
||||
X"5D",X"CB",X"B8",X"F2",X"FF",X"9A",X"4A",X"05",X"B1",X"29",X"33",X"C9",X"BA",X"02",X"00",X"8B",
|
||||
X"46",X"16",X"8B",X"5E",X"14",X"9A",X"D0",X"06",X"B1",X"29",X"8E",X"C0",X"26",X"8B",X"0F",X"49",
|
||||
X"49",X"89",X"4E",X"0C",X"8B",X"0E",X"A0",X"14",X"8B",X"16",X"9E",X"14",X"9A",X"CA",X"05",X"B1",
|
||||
X"29",X"89",X"46",X"06",X"89",X"5E",X"04",X"74",X"09",X"33",X"C0",X"50",X"0E",X"E8",X"F3",X"FE",
|
||||
X"8B",X"E5",X"FF",X"76",X"18",X"0E",X"E8",X"EA",X"FE",X"8B",X"E5",X"89",X"46",X"0A",X"0B",X"C3",
|
||||
X"89",X"5E",X"08",X"74",X"2F",X"8B",X"46",X"18",X"8B",X"5E",X"0C",X"3B",X"D8",X"76",X"03",X"89",
|
||||
X"46",X"0C",X"FF",X"76",X"0C",X"FF",X"76",X"16",X"FF",X"76",X"14",X"FF",X"76",X"0A",X"FF",X"76",
|
||||
X"08",X"9A",X"2A",X"04",X"B1",X"29",X"8B",X"E5",X"FF",X"76",X"16",X"FF",X"76",X"14",X"0E",X"E8",
|
||||
X"48",X"A9",X"00",X"85",X"A8",X"68",X"4C",X"0F",X"FF",X"48",X"A9",X"80",X"85",X"A8",X"68",X"85",
|
||||
X"1A",X"84",X"19",X"8A",X"4A",X"4A",X"4A",X"05",X"A8",X"85",X"18",X"A9",X"40",X"05",X"15",X"8D",
|
||||
X"01",X"50",X"A5",X"1C",X"4A",X"4A",X"4A",X"AA",X"A5",X"19",X"8D",X"05",X"50",X"A5",X"18",X"8D",
|
||||
X"04",X"50",X"A5",X"1A",X"A4",X"1D",X"8D",X"07",X"50",X"88",X"D0",X"FA",X"E6",X"18",X"CA",X"D0",
|
||||
X"E7",X"60",X"48",X"29",X"0F",X"09",X"30",X"85",X"A3",X"68",X"4A",X"4A",X"4A",X"4A",X"29",X"0F",
|
||||
X"09",X"30",X"85",X"A2",X"8A",X"29",X"0F",X"09",X"30",X"85",X"A5",X"8A",X"4A",X"4A",X"4A",X"4A",
|
||||
X"29",X"0F",X"09",X"30",X"85",X"A4",X"C0",X"FF",X"D0",X"09",X"A0",X"20",X"84",X"A6",X"84",X"A7",
|
||||
X"4C",X"85",X"FF",X"98",X"29",X"0F",X"09",X"30",X"85",X"A7",X"98",X"4A",X"4A",X"4A",X"4A",X"29",
|
||||
X"0F",X"09",X"30",X"85",X"A6",X"A0",X"00",X"B9",X"A2",X"00",X"C9",X"30",X"D0",X"0A",X"A9",X"20",
|
||||
X"99",X"A2",X"00",X"C8",X"C0",X"05",X"90",X"EF",X"A9",X"06",X"85",X"A1",X"60",X"78",X"08",X"48",
|
||||
X"98",X"48",X"E6",X"0B",X"A0",X"03",X"18",X"B9",X"0E",X"00",X"69",X"01",X"99",X"0E",X"00",X"90",
|
||||
X"03",X"88",X"10",X"F2",X"A5",X"0C",X"F0",X"03",X"20",X"26",X"60",X"68",X"A8",X"68",X"28",X"58",
|
||||
X"40",X"08",X"48",X"AD",X"00",X"48",X"85",X"0A",X"A9",X"FF",X"85",X"E8",X"A5",X"0C",X"F0",X"03",
|
||||
X"20",X"23",X"60",X"68",X"28",X"40",X"11",X"26",X"8B",X"44",X"0E",X"A9",X"80",X"00",X"74",X"15",
|
||||
X"26",X"F7",X"44",X"0E",X"40",X"00",X"74",X"0D",X"06",X"56",X"B8",X"FF",X"FF",X"50",X"00",X"00",
|
||||
X"00",X"97",X"3D",X"8B",X"E5",X"C4",X"76",X"11",X"26",X"84",X"C1",X"FF",X"0D",X"FC",X"9D",X"FF");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
287
Console_MiST/Gamate_MiST/rtl/sdram.sv
Normal file
287
Console_MiST/Gamate_MiST/rtl/sdram.sv
Normal file
@@ -0,0 +1,287 @@
|
||||
//
|
||||
// sdram.v
|
||||
// This version issues refresh only when 8bit channel reads the same 16bit word 2 times
|
||||
//
|
||||
// sdram controller implementation
|
||||
// Copyright (c) 2018 Sorgelig
|
||||
//
|
||||
// This source file is free software: you can redistribute it and/or modify
|
||||
// it under the terms of the GNU General Public License as published
|
||||
// by the Free Software Foundation, either version 3 of the License, or
|
||||
// (at your option) any later version.
|
||||
//
|
||||
// This source file is distributed in the hope that it will be useful,
|
||||
// but WITHOUT ANY WARRANTY; without even the implied warranty of
|
||||
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
|
||||
// GNU General Public License for more details.
|
||||
//
|
||||
// You should have received a copy of the GNU General Public License
|
||||
// along with this program. If not, see <http://www.gnu.org/licenses/>.
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||||
//
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||||
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||||
module sdram
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||||
(
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||||
|
||||
// interface to the MT48LC16M16 chip
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||||
inout reg [15:0] SDRAM_DQ, // 16 bit bidirectional data bus
|
||||
output reg [12:0] SDRAM_A, // 13 bit multiplexed address bus
|
||||
output reg SDRAM_DQML, // byte mask
|
||||
output reg SDRAM_DQMH, // byte mask
|
||||
output reg [1:0] SDRAM_BA, // two banks
|
||||
output reg SDRAM_nCS, // a single chip select
|
||||
output reg SDRAM_nWE, // write enable
|
||||
output reg SDRAM_nRAS, // row address select
|
||||
output reg SDRAM_nCAS, // columns address select
|
||||
output SDRAM_CLK,
|
||||
output SDRAM_CKE,
|
||||
|
||||
// cpu/chipset interface
|
||||
input init, // init signal after FPGA config to initialize RAM
|
||||
input clk, // sdram is accessed at up to 128MHz
|
||||
|
||||
input [24:0] ch0_addr,
|
||||
input ch0_rd,
|
||||
input ch0_wr,
|
||||
input [7:0] ch0_din,
|
||||
output reg [7:0] ch0_dout,
|
||||
output reg ch0_busy,
|
||||
|
||||
input [24:0] ch1_addr,
|
||||
input ch1_rd,
|
||||
input ch1_wr,
|
||||
input [7:0] ch1_din,
|
||||
output reg [7:0] ch1_dout,
|
||||
output reg ch1_busy,
|
||||
|
||||
input [24:0] ch2_addr,
|
||||
input ch2_rd,
|
||||
input ch2_wr,
|
||||
input [7:0] ch2_din,
|
||||
output reg [7:0] ch2_dout,
|
||||
output reg ch2_busy
|
||||
);
|
||||
|
||||
assign SDRAM_nCS = 0;
|
||||
assign SDRAM_CKE = 1;
|
||||
assign {SDRAM_DQMH,SDRAM_DQML} = SDRAM_A[12:11];
|
||||
|
||||
localparam RASCAS_DELAY = 3'd1; // tRCD=20ns -> 2 cycles@85MHz
|
||||
localparam BURST_LENGTH = 3'd0; // 0=1, 1=2, 2=4, 3=8, 7=full page
|
||||
localparam ACCESS_TYPE = 1'd0; // 0=sequential, 1=interleaved
|
||||
localparam CAS_LATENCY = 3'd2; // 2/3 allowed
|
||||
localparam OP_MODE = 2'd0; // only 0 (standard operation) allowed
|
||||
localparam NO_WRITE_BURST = 1'd1; // 0=write burst enabled, 1=only single access write
|
||||
|
||||
localparam MODE = { 3'b000, NO_WRITE_BURST, OP_MODE, CAS_LATENCY, ACCESS_TYPE, BURST_LENGTH};
|
||||
|
||||
localparam STATE_IDLE = 3'd0; // state to check the requests
|
||||
localparam STATE_START = STATE_IDLE+1'd1; // state in which a new command is started
|
||||
localparam STATE_NEXT = STATE_START+1'd1; // state in which a new command is started
|
||||
localparam STATE_CONT = STATE_START+RASCAS_DELAY;
|
||||
localparam STATE_READY = STATE_CONT+CAS_LATENCY+2'd2;
|
||||
localparam STATE_LAST = STATE_READY; // last state in cycle
|
||||
|
||||
reg [2:0] state;
|
||||
reg [22:0] a;
|
||||
reg [1:0] bank;
|
||||
reg [15:0] data;
|
||||
reg we;
|
||||
reg ram_req=0;
|
||||
|
||||
wire [2:0] rd,wr;
|
||||
|
||||
assign rd = {ch2_rd, ch1_rd, ch0_rd};
|
||||
assign wr = {ch2_wr, ch1_wr, ch0_wr};
|
||||
|
||||
// access manager
|
||||
always @(posedge clk) begin
|
||||
reg old_ref;
|
||||
reg [2:0] old_rd,old_wr;//,rd,wr;
|
||||
reg [24:1] last_a[3] = '{'1,'1,'1};
|
||||
|
||||
old_rd <= old_rd & rd;
|
||||
old_wr <= old_wr & wr;
|
||||
|
||||
if(state == STATE_IDLE && mode == MODE_NORMAL) begin
|
||||
ram_req <= 0;
|
||||
we <= 0;
|
||||
ch0_busy <= 0;
|
||||
ch1_busy <= 0;
|
||||
ch2_busy <= 0;
|
||||
if((~old_rd[0] & rd[0]) | (~old_wr[0] & wr[0])) begin
|
||||
old_rd[0] <= rd[0];
|
||||
old_wr[0] <= wr[0];
|
||||
we <= wr[0];
|
||||
{bank,a} <= ch0_addr;
|
||||
data <= {ch0_din,ch0_din};
|
||||
ram_req <= wr[0] || (last_a[0] != ch0_addr[24:1]);
|
||||
last_a[0] <= wr[0] ? '1 : ch0_addr[24:1];
|
||||
ch0_busy <= 1;
|
||||
state <= STATE_START;
|
||||
end
|
||||
else if((~old_rd[1] & rd[1]) | (~old_wr[1] & wr[1])) begin
|
||||
old_rd[1] <= rd[1];
|
||||
old_wr[1] <= wr[1];
|
||||
we <= wr[1];
|
||||
{bank,a} <= ch1_addr;
|
||||
data <= {ch1_din,ch1_din};
|
||||
ram_req <= wr[1] || (last_a[1] != ch1_addr[24:1]);
|
||||
last_a[1] <= wr[1] ? '1 : ch1_addr[24:1];
|
||||
ch1_busy <= 1;
|
||||
state <= STATE_START;
|
||||
end
|
||||
else if((~old_rd[2] & rd[2]) | (~old_wr[2] & wr[2])) begin
|
||||
old_rd[2] <= rd[2];
|
||||
old_wr[2] <= wr[2];
|
||||
we <= wr[2];
|
||||
{bank,a} <= ch2_addr;
|
||||
data <= {ch2_din,ch2_din};
|
||||
ram_req <= wr[2] || (last_a[2] != ch2_addr[24:1]);
|
||||
last_a[2] <= wr[2] ? '1 : ch2_addr[24:1];
|
||||
ch2_busy <= 1;
|
||||
state <= STATE_START;
|
||||
end
|
||||
end
|
||||
|
||||
if (state == STATE_READY) begin
|
||||
ch0_busy <= 0;
|
||||
ch1_busy <= 0;
|
||||
ch2_busy <= 0;
|
||||
end
|
||||
|
||||
if(mode != MODE_NORMAL || state != STATE_IDLE || reset) begin
|
||||
state <= state + 1'd1;
|
||||
if(state == STATE_LAST) state <= STATE_IDLE;
|
||||
end
|
||||
end
|
||||
|
||||
localparam MODE_NORMAL = 2'b00;
|
||||
localparam MODE_RESET = 2'b01;
|
||||
localparam MODE_LDM = 2'b10;
|
||||
localparam MODE_PRE = 2'b11;
|
||||
|
||||
// initialization
|
||||
reg [1:0] mode;
|
||||
reg [4:0] reset=5'h1f;
|
||||
always @(posedge clk) begin
|
||||
reg init_old=0;
|
||||
init_old <= init;
|
||||
|
||||
if(init_old & ~init) reset <= 5'h1f;
|
||||
else if(state == STATE_LAST) begin
|
||||
if(reset != 0) begin
|
||||
reset <= reset - 5'd1;
|
||||
if(reset == 14) mode <= MODE_PRE;
|
||||
else if(reset == 3) mode <= MODE_LDM;
|
||||
else mode <= MODE_RESET;
|
||||
end
|
||||
else mode <= MODE_NORMAL;
|
||||
end
|
||||
end
|
||||
|
||||
localparam CMD_NOP = 3'b111;
|
||||
localparam CMD_ACTIVE = 3'b011;
|
||||
localparam CMD_READ = 3'b101;
|
||||
localparam CMD_WRITE = 3'b100;
|
||||
localparam CMD_BURST_TERMINATE = 3'b110;
|
||||
localparam CMD_PRECHARGE = 3'b010;
|
||||
localparam CMD_AUTO_REFRESH = 3'b001;
|
||||
localparam CMD_LOAD_MODE = 3'b000;
|
||||
|
||||
wire [1:0] dqm = {we & ~a[0], we & a[0]};
|
||||
|
||||
// SDRAM state machines
|
||||
always @(posedge clk) begin
|
||||
reg [15:0] last_data[3];
|
||||
reg [15:0] data_reg;
|
||||
|
||||
if(state == STATE_START) SDRAM_BA <= (mode == MODE_NORMAL) ? bank : 2'b00;
|
||||
|
||||
SDRAM_DQ <= 'Z;
|
||||
casex({ram_req,we,mode,state})
|
||||
{2'b1X, MODE_NORMAL, STATE_START}: {SDRAM_nRAS, SDRAM_nCAS, SDRAM_nWE} <= CMD_ACTIVE;
|
||||
{2'b11, MODE_NORMAL, STATE_CONT }: {SDRAM_nRAS, SDRAM_nCAS, SDRAM_nWE, SDRAM_DQ} <= {CMD_WRITE, data};
|
||||
{2'b10, MODE_NORMAL, STATE_CONT }: {SDRAM_nRAS, SDRAM_nCAS, SDRAM_nWE} <= CMD_READ;
|
||||
{2'b0X, MODE_NORMAL, STATE_START}: {SDRAM_nRAS, SDRAM_nCAS, SDRAM_nWE} <= CMD_AUTO_REFRESH;
|
||||
|
||||
// init
|
||||
{2'bXX, MODE_LDM, STATE_START}: {SDRAM_nRAS, SDRAM_nCAS, SDRAM_nWE} <= CMD_LOAD_MODE;
|
||||
{2'bXX, MODE_PRE, STATE_START}: {SDRAM_nRAS, SDRAM_nCAS, SDRAM_nWE} <= CMD_PRECHARGE;
|
||||
|
||||
default: {SDRAM_nRAS, SDRAM_nCAS, SDRAM_nWE} <= CMD_NOP;
|
||||
endcase
|
||||
|
||||
casex({ram_req,mode,state})
|
||||
{1'b1, MODE_NORMAL, STATE_START}: SDRAM_A <= a[13:1];
|
||||
{1'b1, MODE_NORMAL, STATE_CONT }: SDRAM_A <= {dqm, 2'b10, a[22:14]};
|
||||
|
||||
// init
|
||||
{1'bX, MODE_LDM, STATE_START}: SDRAM_A <= MODE;
|
||||
{1'bX, MODE_PRE, STATE_START}: SDRAM_A <= 13'b0010000000000;
|
||||
|
||||
default: SDRAM_A <= 13'b0000000000000;
|
||||
endcase
|
||||
|
||||
data_reg <= SDRAM_DQ;
|
||||
|
||||
if(state == STATE_READY) begin
|
||||
if(ch0_busy) begin
|
||||
if(ram_req) begin
|
||||
if(we) ch0_dout <= data[7:0];
|
||||
else begin
|
||||
ch0_dout <= a[0] ? data_reg[15:8] : data_reg[7:0];
|
||||
last_data[0] <= data_reg;
|
||||
end
|
||||
end
|
||||
else ch0_dout <= a[0] ? last_data[0][15:8] : last_data[0][7:0];
|
||||
end
|
||||
if(ch1_busy) begin
|
||||
if(ram_req) begin
|
||||
if(we) ch1_dout <= data[7:0];
|
||||
else begin
|
||||
ch1_dout <= a[0] ? data_reg[15:8] : data_reg[7:0];
|
||||
last_data[1] <= data_reg;
|
||||
end
|
||||
end
|
||||
else ch1_dout <= a[0] ? last_data[1][15:8] : last_data[1][7:0];
|
||||
end
|
||||
if(ch2_busy) begin
|
||||
if(ram_req) begin
|
||||
if(we) ch2_dout <= data[7:0];
|
||||
else begin
|
||||
ch2_dout <= a[0] ? data_reg[15:8] : data_reg[7:0];
|
||||
last_data[2] <= data_reg;
|
||||
end
|
||||
end
|
||||
else ch2_dout <= a[0] ? last_data[2][15:8] : last_data[2][7:0];
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
|
||||
altddio_out
|
||||
#(
|
||||
.extend_oe_disable("OFF"),
|
||||
.intended_device_family("Cyclone V"),
|
||||
.invert_output("OFF"),
|
||||
.lpm_hint("UNUSED"),
|
||||
.lpm_type("altddio_out"),
|
||||
.oe_reg("UNREGISTERED"),
|
||||
.power_up_high("OFF"),
|
||||
.width(1)
|
||||
)
|
||||
sdramclk_ddr
|
||||
(
|
||||
.datain_h(1'b0),
|
||||
.datain_l(1'b1),
|
||||
.outclock(clk),
|
||||
.dataout(SDRAM_CLK),
|
||||
.aclr(1'b0),
|
||||
.aset(1'b0),
|
||||
.oe(1'b1),
|
||||
.outclocken(1'b1),
|
||||
.sclr(1'b0),
|
||||
.sset(1'b0)
|
||||
);
|
||||
|
||||
endmodule
|
||||
318
Console_MiST/Gamate_MiST/rtl/ym2149.sv
Normal file
318
Console_MiST/Gamate_MiST/rtl/ym2149.sv
Normal file
@@ -0,0 +1,318 @@
|
||||
//
|
||||
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|
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// Copyright (c) 2016-2019 Sorgelig
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// ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
|
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// POSSIBILITY OF SUCH DAMAGE.
|
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//
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||||
|
||||
|
||||
// BDIR BC MODE
|
||||
// 0 0 inactive
|
||||
// 0 1 read value
|
||||
// 1 0 write value
|
||||
// 1 1 set address
|
||||
//
|
||||
|
||||
module YM2149
|
||||
(
|
||||
input CLK, // Global clock
|
||||
input CE, // PSG Clock enable
|
||||
input RESET, // Chip RESET (set all Registers to '0', active hi)
|
||||
input BDIR, // Bus Direction (0 - read , 1 - write)
|
||||
input [7:0] DI, // Data In
|
||||
input [7:0] AI, // Addr in hack
|
||||
output [7:0] DO, // Data Out
|
||||
output [7:0] CHANNEL_A, // PSG Output channel A
|
||||
output [7:0] CHANNEL_B, // PSG Output channel B
|
||||
output [7:0] CHANNEL_C, // PSG Output channel C
|
||||
|
||||
input SEL,
|
||||
input MODE,
|
||||
|
||||
output [5:0] ACTIVE,
|
||||
|
||||
input [7:0] IOA_in,
|
||||
output [7:0] IOA_out,
|
||||
|
||||
input [7:0] IOB_in,
|
||||
output [7:0] IOB_out
|
||||
);
|
||||
|
||||
assign ACTIVE = ~ymreg[7][5:0];
|
||||
assign IOA_out = ymreg[14];
|
||||
assign IOB_out = ymreg[15];
|
||||
|
||||
reg [7:0] ymreg[16];
|
||||
|
||||
// Write to PSG
|
||||
reg env_reset;
|
||||
always @(posedge CLK) begin
|
||||
if(RESET) begin
|
||||
ymreg <= '{default:0};
|
||||
ymreg[7] <= '1;
|
||||
env_reset <= 0;
|
||||
end else begin
|
||||
env_reset <= 0;
|
||||
if(BDIR) begin
|
||||
if(~|AI[7:4]) begin
|
||||
ymreg[AI[3:0]] <= DI;
|
||||
env_reset <= (AI == 13);
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
// Read from PSG
|
||||
assign DO = dout;
|
||||
reg [7:0] dout;
|
||||
always_comb begin
|
||||
dout = 8'hFF;
|
||||
if(~BDIR & ~|AI[7:4]) begin
|
||||
case(AI[3:0])
|
||||
0: dout = ymreg[0];
|
||||
1: dout = ymreg[1][3:0];
|
||||
2: dout = ymreg[2];
|
||||
3: dout = ymreg[3][3:0];
|
||||
4: dout = ymreg[4];
|
||||
5: dout = ymreg[5][3:0];
|
||||
6: dout = ymreg[6][4:0];
|
||||
7: dout = ymreg[7];
|
||||
8: dout = ymreg[8][4:0];
|
||||
9: dout = ymreg[9][4:0];
|
||||
10: dout = ymreg[10][4:0];
|
||||
11: dout = ymreg[11];
|
||||
12: dout = ymreg[12];
|
||||
13: dout = ymreg[13][3:0];
|
||||
14: dout = ymreg[7][6] ? ymreg[14] & IOA_in : IOA_in;
|
||||
15: dout = ymreg[7][7] ? ymreg[15] & IOA_in : IOB_in;
|
||||
endcase
|
||||
end
|
||||
end
|
||||
|
||||
reg ena_div;
|
||||
reg ena_div_noise;
|
||||
|
||||
// p_divider
|
||||
always @(posedge CLK) begin
|
||||
reg [3:0] cnt_div;
|
||||
reg noise_div;
|
||||
|
||||
if(CE) begin
|
||||
ena_div <= 0;
|
||||
ena_div_noise <= 0;
|
||||
if(!cnt_div) begin
|
||||
cnt_div <= {SEL, 3'b111};
|
||||
ena_div <= 1;
|
||||
|
||||
noise_div <= (~noise_div);
|
||||
if (noise_div) ena_div_noise <= 1;
|
||||
end else begin
|
||||
cnt_div <= cnt_div - 1'b1;
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
|
||||
reg [2:0] noise_gen_op;
|
||||
|
||||
// p_noise_gen
|
||||
always @(posedge CLK) begin
|
||||
reg [16:0] poly17;
|
||||
reg [4:0] noise_gen_cnt;
|
||||
|
||||
if(CE) begin
|
||||
if (ena_div_noise) begin
|
||||
if (!ymreg[6][4:0] || (noise_gen_cnt >= ymreg[6][4:0] - 1'd1)) begin
|
||||
noise_gen_cnt <= 0;
|
||||
poly17 <= {(poly17[0] ^ poly17[2] ^ !poly17), poly17[16:1]};
|
||||
end else begin
|
||||
noise_gen_cnt <= noise_gen_cnt + 1'd1;
|
||||
end
|
||||
noise_gen_op <= {3{poly17[0]}};
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
wire [11:0] tone_gen_freq[1:3];
|
||||
assign tone_gen_freq[1] = {ymreg[1][3:0], ymreg[0]};
|
||||
assign tone_gen_freq[2] = {ymreg[3][3:0], ymreg[2]};
|
||||
assign tone_gen_freq[3] = {ymreg[5][3:0], ymreg[4]};
|
||||
|
||||
reg [3:1] tone_gen_op;
|
||||
|
||||
//p_tone_gens
|
||||
always @(posedge CLK) begin
|
||||
integer i;
|
||||
reg [11:0] tone_gen_cnt[1:3];
|
||||
|
||||
if(CE) begin
|
||||
// looks like real chips count up - we need to get the Exact behaviour ..
|
||||
|
||||
for (i = 1; i <= 3; i = i + 1) begin
|
||||
if(ena_div) begin
|
||||
if (!tone_gen_freq[i] || (tone_gen_cnt[i] >= (tone_gen_freq[i] - 1'd1))) begin
|
||||
tone_gen_cnt[i] <= 0;
|
||||
tone_gen_op[i] <= ~tone_gen_op[i];
|
||||
end else begin
|
||||
tone_gen_cnt[i] <= tone_gen_cnt[i] + 1'd1;
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
reg env_ena;
|
||||
wire [15:0] env_gen_comp = {ymreg[12], ymreg[11]} ? {ymreg[12], ymreg[11]} - 1'd1 : 16'd0;
|
||||
|
||||
//p_envelope_freq
|
||||
always @(posedge CLK) begin
|
||||
reg [15:0] env_gen_cnt;
|
||||
|
||||
if(CE) begin
|
||||
env_ena <= 0;
|
||||
if(ena_div) begin
|
||||
if (env_gen_cnt >= env_gen_comp) begin
|
||||
env_gen_cnt <= 0;
|
||||
env_ena <= 1;
|
||||
end else begin
|
||||
env_gen_cnt <= (env_gen_cnt + 1'd1);
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
reg [4:0] env_vol;
|
||||
|
||||
wire is_bot = (env_vol == 5'b00000);
|
||||
wire is_bot_p1 = (env_vol == 5'b00001);
|
||||
wire is_top_m1 = (env_vol == 5'b11110);
|
||||
wire is_top = (env_vol == 5'b11111);
|
||||
|
||||
always @(posedge CLK) begin
|
||||
reg env_hold;
|
||||
reg env_inc;
|
||||
|
||||
// envelope shapes
|
||||
// C AtAlH
|
||||
// 0 0 x x \___
|
||||
//
|
||||
// 0 1 x x /___
|
||||
//
|
||||
// 1 0 0 0 \\\\
|
||||
//
|
||||
// 1 0 0 1 \___
|
||||
//
|
||||
// 1 0 1 0 \/\/
|
||||
// ___
|
||||
// 1 0 1 1 \
|
||||
//
|
||||
// 1 1 0 0 ////
|
||||
// ___
|
||||
// 1 1 0 1 /
|
||||
//
|
||||
// 1 1 1 0 /\/\
|
||||
//
|
||||
// 1 1 1 1 /___
|
||||
|
||||
if(env_reset | RESET) begin
|
||||
// load initial state
|
||||
if(!ymreg[13][2]) begin // attack
|
||||
env_vol <= 5'b11111;
|
||||
env_inc <= 0; // -1
|
||||
end else begin
|
||||
env_vol <= 5'b00000;
|
||||
env_inc <= 1; // +1
|
||||
end
|
||||
env_hold <= 0;
|
||||
end
|
||||
else if(CE) begin
|
||||
if (env_ena) begin
|
||||
if (!env_hold) begin
|
||||
if (env_inc) env_vol <= (env_vol + 5'b00001);
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||||
else env_vol <= (env_vol + 5'b11111);
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||||
end
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||||
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||||
// envelope shape control.
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||||
if(!ymreg[13][3]) begin
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||||
if(!env_inc) begin // down
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||||
if(is_bot_p1) env_hold <= 1;
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||||
end else if (is_top) env_hold <= 1;
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||||
end else if(ymreg[13][0]) begin // hold = 1
|
||||
if(!env_inc) begin // down
|
||||
if(ymreg[13][1]) begin // alt
|
||||
if(is_bot) env_hold <= 1;
|
||||
end else if(is_bot_p1) env_hold <= 1;
|
||||
end else if(ymreg[13][1]) begin // alt
|
||||
if(is_top) env_hold <= 1;
|
||||
end else if(is_top_m1) env_hold <= 1;
|
||||
end else if(ymreg[13][1]) begin // alternate
|
||||
if(env_inc == 1'b0) begin // down
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||||
if(is_bot_p1) env_hold <= 1;
|
||||
if(is_bot) begin
|
||||
env_hold <= 0;
|
||||
env_inc <= 1;
|
||||
end
|
||||
end else begin
|
||||
if(is_top_m1) env_hold <= 1;
|
||||
if(is_top) begin
|
||||
env_hold <= 0;
|
||||
env_inc <= 0;
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
end
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||||
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||||
reg [5:0] A,B,C;
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||||
always @(posedge CLK) begin
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||||
A <= {MODE, ~((ymreg[7][0] | tone_gen_op[1]) & (ymreg[7][3] | noise_gen_op[0])) ? 5'd0 : ymreg[8][4] ? env_vol[4:0] : { ymreg[8][3:0], ymreg[8][3]}};
|
||||
B <= {MODE, ~((ymreg[7][1] | tone_gen_op[2]) & (ymreg[7][4] | noise_gen_op[1])) ? 5'd0 : ymreg[9][4] ? env_vol[4:0] : { ymreg[9][3:0], ymreg[9][3]}};
|
||||
C <= {MODE, ~((ymreg[7][2] | tone_gen_op[3]) & (ymreg[7][5] | noise_gen_op[2])) ? 5'd0 : ymreg[10][4] ? env_vol[4:0] : {ymreg[10][3:0], ymreg[10][3]}};
|
||||
end
|
||||
|
||||
wire [7:0] volTable[64] = '{
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||||
//YM2149
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||||
8'h00, 8'h01, 8'h01, 8'h02, 8'h02, 8'h03, 8'h03, 8'h04,
|
||||
8'h06, 8'h07, 8'h09, 8'h0a, 8'h0c, 8'h0e, 8'h11, 8'h13,
|
||||
8'h17, 8'h1b, 8'h20, 8'h25, 8'h2c, 8'h35, 8'h3e, 8'h47,
|
||||
8'h54, 8'h66, 8'h77, 8'h88, 8'ha1, 8'hc0, 8'he0, 8'hff,
|
||||
|
||||
//AY8910
|
||||
8'h00, 8'h00, 8'h03, 8'h03, 8'h04, 8'h04, 8'h06, 8'h06,
|
||||
8'h0a, 8'h0a, 8'h0f, 8'h0f, 8'h15, 8'h15, 8'h22, 8'h22,
|
||||
8'h28, 8'h28, 8'h41, 8'h41, 8'h5b, 8'h5b, 8'h72, 8'h72,
|
||||
8'h90, 8'h90, 8'hb5, 8'hb5, 8'hd7, 8'hd7, 8'hff, 8'hff
|
||||
};
|
||||
|
||||
assign CHANNEL_A = volTable[A];
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||||
assign CHANNEL_B = volTable[B];
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||||
assign CHANNEL_C = volTable[C];
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||||
|
||||
endmodule
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