github.com/Gehstock.Mist_FPGA
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8
Arcade_MiST/Midway MCR 2/Journey_MiST/Journey.qsf
View File

@@ -41,7 +41,7 @@
# ========================
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
set_global_assignment -name LAST_QUARTUS_VERSION "13.1 SP4.26"
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
# Pin & Location Assignments
@@ -180,17 +180,19 @@ set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -
set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
set_global_assignment -name ENABLE_SIGNALTAP OFF
set_global_assignment -name USE_SIGNALTAP_FILE output_files/jo.stp
set_global_assignment -name SYSTEMVERILOG_FILE rtl/Journey_MiST.sv
set_global_assignment -name VHDL_FILE rtl/journey.vhd
set_global_assignment -name VHDL_FILE rtl/z80ctc_top.vhd
set_global_assignment -name VHDL_FILE rtl/satans_hollow_sound_board.vhd
set_global_assignment -name VHDL_FILE rtl/YM2149_linmix_sep.vhd
set_global_assignment -name VHDL_FILE rtl/ctc_counter.vhd
set_global_assignment -name VHDL_FILE rtl/ctc_controler.vhd
set_global_assignment -name VHDL_FILE rtl/dpram.vhd
set_global_assignment -name VHDL_FILE rtl/gen_ram.vhd
set_global_assignment -name VHDL_FILE rtl/cmos_ram.vhd
set_global_assignment -name VHDL_FILE rtl/rom/midssio_82s123.vhd
set_global_assignment -name VHDL_FILE rtl/rom/journey_bg_bits_2.vhd
set_global_assignment -name VHDL_FILE rtl/rom/journey_bg_bits_1.vhd
set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv
set_global_assignment -name VHDL_FILE rtl/pll_mist.vhd
set_global_assignment -name QIP_FILE ../../../common/CPU/T80/T80.qip

11
Arcade_MiST/Midway MCR 2/Journey_MiST/README.txt
View File

@@ -1,10 +1,13 @@
---------------------------------------------------------------------------------
--
-- Arcade: Journey port to MiST by Gehstock
-- 10 November 2019
-- Arcade: Journey port to MiST by Slingshot
-- 03 January 2020
--
-- VGA Only
-- TV 15kHz interlaced / VGA
-- JOURNEY.ROM required
-- cat d2 d3 d4 d5 d6 a b c d g3 g4 a7 a8 a5 a6 a3 a4 a1 a2 > JOURNEY.ROM
--
-- Based on Kickman/Timber by Dar
---------------------------------------------------------------------------------
-- DE10_lite Top level for Kick (Midway MCR) by Dar (darfpga@aol.fr) (19/10/2019)
-- http://darfpga.blogspot.fr

59
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/Journey_MiST.sv
View File

@@ -50,7 +50,6 @@ module Journey_MiST(
localparam CONF_STR = {
"JOURNEY;;",
"O2,Rotate Controls,Off,On;",
"O34,Scanlines,Off,25%,50%,75%;",
"O5,Blend,Off,On;",
"O6,Service,Off,On;",
"T0,Reset;",
@@ -79,7 +78,7 @@ wire [7:0] joystick_1;
wire scandoublerD;
wire ypbpr;
wire [15:0] audio_l, audio_r;
wire hs, vs;
wire hs, vs, cs;
wire blankn;
wire [2:0] g, r, b;
wire [15:0] rom_addr;
@@ -94,6 +93,13 @@ wire ioctl_wr;
wire [24:0] ioctl_addr;
wire [7:0] ioctl_dout;
/*
ROM Structure
00000-09FFF Main CPU 40k d2+d3+d4+d5+d6
0A000-0DFFF Snd CPU 16k a+b+c+d
0E000-11FFF Gfx1 16k g3+g4
12000- Gfx2 64k a7+a8+a5+a6+a3+a4+a1+a2
*/
data_io data_io(
.clk_sys ( clk_sys ),
.SPI_SCK ( SPI_SCK ),
@@ -106,8 +112,7 @@ data_io data_io(
.ioctl_dout ( ioctl_dout )
);
//wire [24:0] sp_ioctl_addr = ioctl_addr - 17'h12000; //SP ROM offset: 0x12000
wire [24:0] sp_ioctl_addr = ioctl_addr - 16'he000; //SP ROM offset: 0x12000
wire [24:0] sp_ioctl_addr = ioctl_addr - 17'h12000; //SP ROM offset: 0x12000
reg port1_req, port2_req;
sdram sdram(
@@ -132,8 +137,8 @@ sdram sdram(
// port2 for sprite graphics
.port2_req ( port2_req ),
.port2_ack ( ),
.port2_a ( {sp_ioctl_addr[14:0], sp_ioctl_addr[16]} ), // merge sprite roms to 32-bit wide words
.port2_ds ( {sp_ioctl_addr[15], ~sp_ioctl_addr[15]} ),
.port2_a ( {sp_ioctl_addr[23:16], sp_ioctl_addr[13:0], sp_ioctl_addr[15]} ), // merge sprite roms to 32-bit wide words
.port2_ds ( {sp_ioctl_addr[14], ~sp_ioctl_addr[14]} ),
.port2_we ( ioctl_downl ),
.port2_d ( {ioctl_dout, ioctl_dout} ),
.port2_q ( ),
@@ -175,12 +180,14 @@ end
journey journey(
.clock_40(clk_sys),
.reset(reset),
.tv15Khz_mode(scandoublerD),
.video_r(r),
.video_g(g),
.video_b(b),
.video_blankn(blankn),
.video_hs(hs),
.video_vs(vs),
.video_csync(cs),
.separate_audio(1'b0),
.audio_out_l(audio_l),
.audio_out_r(audio_r),
@@ -201,7 +208,6 @@ journey journey(
.down2(m_down2),
.fire2(m_fire2),
.cocktail(0),
.coin_meters(1),
.service(status[6]),
@@ -210,9 +216,17 @@ journey journey(
.snd_rom_addr ( snd_addr ),
.snd_rom_do ( snd_addr[0] ? snd_do[15:8] : snd_do[7:0] ),
.sp_addr ( sp_addr ),
.sp_graphx32_do ( sp_do )
.sp_graphx32_do ( sp_do ),
.dl_addr ( ioctl_addr[16:0]),
.dl_data ( ioctl_dout ),
.dl_wr ( ioctl_wr )
);
wire vs_out;
wire hs_out;
assign VGA_VS = scandoublerD | vs_out;
assign VGA_HS = scandoublerD ? cs : hs_out;
mist_video #(.COLOR_DEPTH(3), .SD_HCNT_WIDTH(10)) mist_video(
.clk_sys ( clk_sys ),
.SPI_SCK ( SPI_SCK ),
@@ -226,13 +240,14 @@ mist_video #(.COLOR_DEPTH(3), .SD_HCNT_WIDTH(10)) mist_video(
.VGA_R ( VGA_R ),
.VGA_G ( VGA_G ),
.VGA_B ( VGA_B ),
.VGA_VS ( VGA_VS ),
.VGA_HS ( VGA_HS ),
.VGA_VS ( vs_out ),
.VGA_HS ( hs_out ),
.rotate ( {1'b1,status[2]} ),
.ce_divider ( 1 ),
.ce_divider ( 1'b1 ),
.blend ( status[5] ),
.scandoubler_disable(1),//scandoublerD ),
.scanlines ( status[4:3] ),
.no_csync ( 1'b1 ),
.scanlines ( ),
.ypbpr ( ypbpr )
);
@@ -276,17 +291,17 @@ dac_r(
);
// Rotated Normal
wire m_up1 = ~status[2] ? btn_left | joystick_1[1] : btn_up | joystick_1[3];
wire m_down1 = ~status[2] ? btn_right | joystick_1[0] : btn_down | joystick_1[2];
wire m_left1 = ~status[2] ? btn_down | joystick_1[2] : btn_left | joystick_1[1];
wire m_right1 = ~status[2] ? btn_up | joystick_1[3] : btn_right | joystick_1[0];
wire m_fire1 = btn_fire1 | joystick_1[4];
wire m_up1 = ~status[2] ? btn_left | joystick_0[1] | joystick_1[1] : btn_up | joystick_1[3] | joystick_1[3];
wire m_down1 = ~status[2] ? btn_right | joystick_0[0] | joystick_1[0] : btn_down | joystick_1[2] | joystick_1[2];
wire m_left1 = ~status[2] ? btn_down | joystick_0[2] | joystick_1[2] : btn_left | joystick_1[1] | joystick_1[1];
wire m_right1 = ~status[2] ? btn_up | joystick_0[3] | joystick_1[3] : btn_right | joystick_1[0] | joystick_1[0];
wire m_fire1 = btn_fire1 | joystick_0[4] | joystick_1[4];
wire m_up2 = ~status[2] ? joystick_0[1] : joystick_0[3];
wire m_down2 = ~status[2] ? joystick_0[0] : joystick_0[2];
wire m_left2 = ~status[2] ? joystick_0[2] : joystick_0[1];
wire m_right2 = ~status[2] ? joystick_0[3] : joystick_0[0];
wire m_fire2 = joystick_0[4];
wire m_up2 = m_up1;
wire m_down2 = m_down1;
wire m_left2 = m_left1;
wire m_right2 = m_right1;
wire m_fire2 = m_fire1;
reg btn_one_player = 0;
reg btn_two_players = 0;

260
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/cmos_ram.vhd
View File

@@ -180,143 +180,143 @@ architecture rtl of cmos_ram is
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF" --7F0-7FF
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --800-80F
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --800-80F
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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--
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --EF0-EFF
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --D00-D0F
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --DF0-DFF
--
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --F00-F0F
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF" --FF0-FFF
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --E00-E0F
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --EF0-EFF
--
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF", --F00-F0F
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
-- X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF" --FF0-FFF
);
signal rAddrReg : std_logic_vector((aWidth-1) downto 0);

44
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/ctc_controler.vhd
View File

@@ -12,11 +12,12 @@ port(
clock : in std_logic;
clock_ena : in std_logic;
reset : in std_logic;
d_in : in std_logic_vector( 7 downto 0);
load_data : in std_logic;
int_ack : in std_logic;
int_end : in std_logic; -- RETI detected
int_pulse_0 : in std_logic;
int_pulse_1 : in std_logic;
int_pulse_2 : in std_logic;
@@ -24,7 +25,6 @@ port(
d_out : out std_logic_vector( 7 downto 0);
int_n : out std_logic
);
end ctc_controler;
@@ -39,11 +39,14 @@ architecture struct of ctc_controler is
signal int_reg_1 : std_logic;
signal int_reg_2 : std_logic;
signal int_reg_3 : std_logic;
signal int_in_service : std_logic_vector(3 downto 0);
signal int_ack_r : std_logic;
signal int_end_r : std_logic;
begin
int_n <= '0' when (int_reg_0 or int_reg_1 or int_reg_2 or int_reg_3) = '1' else '1';
d_out <= int_vector & "000" when int_reg_0 = '1' else
@@ -60,6 +63,7 @@ begin
int_reg_1 <= '0';
int_reg_2 <= '0';
int_reg_3 <= '0';
int_in_service <= (others => '0');
load_data_r <= '0';
int_vector <= (others => '0');
else
@@ -68,6 +72,7 @@ begin
load_data_r <= load_data;
int_ack_r <= int_ack;
int_end_r <= int_end;
if load_data = '1' and load_data_r = '0' then
@@ -85,19 +90,28 @@ begin
end if;
end if;
if int_pulse_0 = '1' then int_reg_0 <= '1'; end if;
if int_pulse_1 = '1' then int_reg_1 <= '1'; end if;
if int_pulse_2 = '1' then int_reg_2 <= '1'; end if;
if int_pulse_3 = '1' then int_reg_3 <= '1'; end if;
if int_ack_r = '1' and int_ack = '0' then
if int_reg_0 = '1' then int_reg_0 <= '0';
elsif int_reg_1 = '1' then int_reg_1 <= '0';
elsif int_reg_2 = '1' then int_reg_2 <= '0';
elsif int_reg_3 = '1' then int_reg_3 <= '0'; end if;
if int_pulse_0 = '1' and int_in_service(0) = '0' then int_reg_0 <= '1'; end if;
if int_pulse_1 = '1' and int_in_service(1 downto 0) = "00" then int_reg_1 <= '1'; end if;
if int_pulse_2 = '1' and int_in_service(2 downto 0) = "000" then int_reg_2 <= '1'; end if;
if int_pulse_3 = '1' and int_in_service(3 downto 0) = "0000" then int_reg_3 <= '1'; end if;
if int_ack_r = '0' and int_ack = '1' then
if int_reg_0 = '1' then int_reg_0 <= '0'; int_in_service(0) <= '1';
elsif int_reg_1 = '1' then int_reg_1 <= '0'; int_in_service(1) <= '1';
elsif int_reg_2 = '1' then int_reg_2 <= '0'; int_in_service(2) <= '1';
elsif int_reg_3 = '1' then int_reg_3 <= '0'; int_in_service(3) <= '1';
end if;
end if;
if int_end_r = '0' and int_end = '1' then
if int_in_service(0) = '1' then int_in_service(0) <= '0';
elsif int_in_service(1) = '1' then int_in_service(1) <= '0';
elsif int_in_service(2) = '1' then int_in_service(2) <= '0';
elsif int_in_service(3) = '1' then int_in_service(3) <= '0';
end if;
end if;
end if;
end if;
end if;

38
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/ctc_counter.vhd
View File

@@ -35,9 +35,10 @@ architecture struct of ctc_counter is
signal prescale_max : std_logic_vector(7 downto 0);
signal prescale_in : std_logic_vector(7 downto 0) := (others => '0');
signal count_max : std_logic_vector(8 downto 0);
signal count_in : std_logic_vector(8 downto 0) := (others => '0');
signal count_max : std_logic_vector(7 downto 0);
signal count_in : std_logic_vector(7 downto 0) := (others => '0');
signal zc_to_in : std_logic;
signal clk_trg_in : std_logic;
signal clk_trg_r : std_logic;
signal trigger : std_logic;
signal count_ena : std_logic;
@@ -49,16 +50,15 @@ prescale_max <=
(others => '0') when control_word(6) = '1' else -- counter mode (prescale max = 0)
X"0F" when control_word(6 downto 5) = "00" else -- timer mode prescale 16
X"FF"; -- timer mode prescale 256
trigger <=
'1' when (clk_trg = '0' and clk_trg_r = '1' and control_word(4) = '0') or -- falling edge
(clk_trg = '1' and clk_trg_r = '0' and control_word(4) = '1') else '0'; -- rising edge
clk_trg_in <= clk_trg xor control_word(4);
trigger <= '1' when clk_trg_in = '0' and clk_trg_r = '1' else '0';
d_out <= count_in(7 downto 0);
zc_to <= zc_to_in;
int_pulse <= zc_to_in when control_word(7) = '1' else '0';
process (reset, clock)
begin
@@ -75,7 +75,7 @@ begin
if rising_edge(clock) then
if clock_ena = '1' then
clk_trg_r <= clk_trg;
clk_trg_r <= clk_trg_in;
load_data_r <= load_data;
if (restart_on_next_trigger = '1' and trigger = '1') or (restart_on_next_clock = '1') then
@@ -91,13 +91,8 @@ begin
if wait_for_time_constant = '1' then
wait_for_time_constant <= '0';
time_constant_loaded <= '1';
if d_in = X"00" then
count_max <= '1'&X"00";
else
count_max <= '0'&d_in;
end if;
count_max <= d_in;
if control_word(6) = '0' and count_ena = '0' then -- in timer mode, if count was stooped
if control_word(3) = '0' then -- auto start when time_constant loaded
restart_on_next_clock <= '1';
@@ -105,9 +100,13 @@ begin
restart_on_next_trigger <= '1';
end if;
end if;
if control_word(6) = '1' then -- in trigger mode reload the counter immediately,
-- otherwise the first period will undefined
prescale_in <= (others => '0');
count_in <= d_in;
end if;
else -- not waiting for time constant
if d_in(0) = '1' then -- check if its a control world
control_word <= d_in;
wait_for_time_constant <= d_in(2);
@@ -133,8 +132,7 @@ begin
(control_word(6) = '0' and count_ena = '1') ) and time_constant_loaded = '1' then
if prescale_in = 0 then
prescale_in <= prescale_max;
-- prescale_in <= '0'&prescale_max(7 downto 1); -- test divide by 2 !
if count_in = 0 then
if count_in = 1 then
zc_to_in <= '1';
count_in <= count_max;
else

81
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/dpram.vhd Normal file
View File

@@ -0,0 +1,81 @@
-- -----------------------------------------------------------------------
--
-- Syntiac's generic VHDL support files.
--
-- -----------------------------------------------------------------------
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
-- http://www.syntiac.com/fpga64.html
--
-- Modified April 2016 by Dar (darfpga@aol.fr)
-- http://darfpga.blogspot.fr
-- Remove address register when writing
--
-- -----------------------------------------------------------------------
--
-- dpram.vhd
--
-- -----------------------------------------------------------------------
--
-- generic ram.
--
-- -----------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.ALL;
-- -----------------------------------------------------------------------
entity dpram is
generic (
dWidth : integer := 8;
aWidth : integer := 10
);
port (
clk_a : in std_logic;
we_a : in std_logic := '0';
addr_a : in std_logic_vector((aWidth-1) downto 0);
d_a : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
q_a : out std_logic_vector((dWidth-1) downto 0);
clk_b : in std_logic;
we_b : in std_logic := '0';
addr_b : in std_logic_vector((aWidth-1) downto 0);
d_b : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
q_b : out std_logic_vector((dWidth-1) downto 0)
);
end entity;
-- -----------------------------------------------------------------------
architecture rtl of dpram is
subtype addressRange is integer range 0 to ((2**aWidth)-1);
type ramDef is array(addressRange) of std_logic_vector((dWidth-1) downto 0);
signal ram: ramDef;
signal addr_a_reg: std_logic_vector((aWidth-1) downto 0);
signal addr_b_reg: std_logic_vector((aWidth-1) downto 0);
begin
-- -----------------------------------------------------------------------
process(clk_a)
begin
if rising_edge(clk_a) then
if we_a = '1' then
ram(to_integer(unsigned(addr_a))) <= d_a;
end if;
q_a <= ram(to_integer(unsigned(addr_a)));
end if;
end process;
process(clk_b)
begin
if rising_edge(clk_b) then
if we_b = '1' then
ram(to_integer(unsigned(addr_b))) <= d_b;
end if;
q_b <= ram(to_integer(unsigned(addr_b)));
end if;
end process;
end architecture;

615
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/journey.vhd
View File

@@ -1,14 +1,7 @@
---------------------------------------------------------------------------------
-- Journey by Dar (darfpga@aol.fr) (09/11/2019)
-- Satans Hollow by Dar (darfpga@aol.fr) (09/11/2019)
-- http://darfpga.blogspot.fr
---------------------------------------------------------------------------------
--
-- release 01 : improve ssio read input (fix mirror addressing)
-- improve memory access (fix mirror addressing)
--
-- release 00 : initial release
--
---------------------------------------------------------------------------------
-- gen_ram.vhd & io_ps2_keyboard
--------------------------------
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
@@ -27,18 +20,27 @@
-- Do not redistribute roms whatever the form
-- Use at your own risk
---------------------------------------------------------------------------------
--
-- release rev 02 : add TV 15kHz mode
-- (22/11/2019) use merged sprite 8bits roms (make it easier to externalize)
--
-- release rev 01 : improve ssio read input (fix mirror addressing)
-- improve memory access (fix mirror addressing)
--
-- release rev 00 : initial release
--
--
-- Features :
-- Video : 31Khz/60Hz
-- Video : VGA 31Khz/60Hz and TV 15kHz
-- Coctail mode : NO
-- Sound : OK
-- Use with MAME roms from tron.zip
-- Use with MAME roms from shollow.zip
--
-- Use make_tron_hollow_proms.bat to build vhd file from binaries
-- Use make_satans_hollow_proms.bat to build vhd file from binaries
-- (CRC list included)
-- Tron (midway mcr) Hardware caracteristics :
-- Satans hollow (midway mcr) Hardware caracteristics :
--
-- VIDEO : 1xZ80@3MHz CPU accessing its program rom, working ram,
-- sprite data ram, I/O, sound board register and trigger.
@@ -58,7 +60,7 @@
-- Sprites line buffer rams : 1 scan line delay flip/flop 2x256x8bits
--
-- SOUND : see tron_hollow_sound_board.vhd
-- SOUND : see satans_hollow_sound_board.vhd
---------------------------------------------------------------------------------
-- Schematics remarks :
@@ -134,49 +136,60 @@ use ieee.numeric_std.all;
entity journey is
port(
clock_40 : in std_logic;
reset : in std_logic;
--tv15Khz_mode : in std_logic;
video_r : out std_logic_vector(2 downto 0);
video_g : out std_logic_vector(2 downto 0);
video_b : out std_logic_vector(2 downto 0);
video_clk : out std_logic;
--video_csync : out std_logic;
video_blankn : out std_logic;
video_hs : out std_logic;
video_vs : out std_logic;
clock_40 : in std_logic;
reset : in std_logic;
tv15Khz_mode : in std_logic;
video_r : out std_logic_vector(2 downto 0);
video_g : out std_logic_vector(2 downto 0);
video_b : out std_logic_vector(2 downto 0);
video_clk : out std_logic;
video_csync : out std_logic;
video_blankn : out std_logic;
video_hs : out std_logic;
video_vs : out std_logic;
separate_audio : in std_logic;
audio_out_l : out std_logic_vector(15 downto 0);
audio_out_r : out std_logic_vector(15 downto 0);
coin1 : in std_logic;
coin2 : in std_logic;
start1 : in std_logic;
start2 : in std_logic;
left1 : in std_logic;
right1 : in std_logic;
up1 : in std_logic;
down1 : in std_logic;
fire1 : in std_logic;
left2 : in std_logic;
right2 : in std_logic;
up2 : in std_logic;
down2 : in std_logic;
fire2 : in std_logic;
separate_audio : in std_logic;
audio_out_l : out std_logic_vector(15 downto 0);
audio_out_r : out std_logic_vector(15 downto 0);
cocktail : in std_logic;
coin_meters : in std_logic;
coin1 : in std_logic;
coin2 : in std_logic;
start1 : in std_logic;
start2 : in std_logic;
service : in std_logic;
cpu_rom_addr : out std_logic_vector(15 downto 0);
cpu_rom_do : in std_logic_vector(7 downto 0);
snd_rom_addr : out std_logic_vector(13 downto 0);
snd_rom_do : in std_logic_vector(7 downto 0);
sp_addr : out std_logic_vector(14 downto 0);
sp_graphx32_do : in std_logic_vector(31 downto 0)
left1 : in std_logic;
right1 : in std_logic;
up1 : in std_logic;
down1 : in std_logic;
fire1 : in std_logic;
left2 : in std_logic;
right2 : in std_logic;
up2 : in std_logic;
down2 : in std_logic;
fire2 : in std_logic;
cocktail : in std_logic;
coin_meters : in std_logic;
service : in std_logic;
cpu_rom_addr : out std_logic_vector(15 downto 0);
cpu_rom_do : in std_logic_vector(7 downto 0);
cpu_rom_rd : out std_logic;
snd_rom_addr : out std_logic_vector(13 downto 0);
snd_rom_do : in std_logic_vector(7 downto 0);
sp_addr : out std_logic_vector(14 downto 0);
-- sp_graphx_do : in std_logic_vector(7 downto 0);
sp_graphx32_do : in std_logic_vector(31 downto 0);
dl_addr : in std_logic_vector(16 downto 0);
dl_data : in std_logic_vector( 7 downto 0);
dl_wr : in std_logic;
dbg_cpu_addr : out std_logic_vector(15 downto 0)
);
end journey;
@@ -188,14 +201,15 @@ architecture struct of journey is
signal clock_cnt : std_logic_vector(3 downto 0) := "0000";
signal hcnt : std_logic_vector(9 downto 0) := (others=>'0'); -- horizontal counter
signal hflip : std_logic_vector(9 downto 0) := (others=>'0'); -- horizontal counter flip
signal vcnt : std_logic_vector(9 downto 0) := (others=>'0'); -- vertical counter
signal vflip : std_logic_vector(9 downto 0) := (others=>'0'); -- vertical counter flip
signal hflip : std_logic_vector(9 downto 0) := (others=>'0'); -- horizontal counter flip
signal frame : std_logic_vector(9 downto 0) := (others=>'0'); -- frame counter dbg
signal hs_cnt, vs_cnt :std_logic_vector(9 downto 0) ;
signal hsync0, hsync1, hsync2, hsync3, hsync4 : std_logic;
signal top_frame : std_logic := '0';
signal pix_ena : std_logic;
signal pix_ena_r : std_logic;
signal cpu_ena : std_logic;
signal cpu_addr : std_logic_vector(15 downto 0);
@@ -207,39 +221,28 @@ architecture struct of journey is
signal cpu_ioreq_n : std_logic;
signal cpu_irq_n : std_logic;
signal cpu_m1_n : std_logic;
signal cpu_int_ack_n : std_logic;
signal ctc_controler_we : std_logic;
signal ctc_controler_do : std_logic_vector(7 downto 0);
signal ctc_int_ack : std_logic;
signal ctc_int_ack_phase : std_logic_vector(1 downto 0);
signal ctc_counter_0_we : std_logic;
-- signal ctc_counter_0_trg : std_logic;
signal ctc_counter_0_do : std_logic_vector(7 downto 0);
signal ctc_counter_0_int : std_logic;
signal ctc_counter_1_we : std_logic;
-- signal ctc_counter_1_trg : std_logic;
signal ctc_counter_1_do : std_logic_vector(7 downto 0);
signal ctc_counter_1_int : std_logic;
signal ctc_counter_2_we : std_logic;
-- signal ctc_counter_2_trg : std_logic;
signal ctc_counter_2_do : std_logic_vector(7 downto 0);
signal ctc_counter_2_int : std_logic;
signal ctc_counter_3_we : std_logic;
signal ctc_counter_1_trg : std_logic;
signal ctc_counter_3_trg : std_logic;
signal ctc_counter_3_do : std_logic_vector(7 downto 0);
signal ctc_counter_3_int : std_logic;
signal ctc_ce : std_logic;
signal ctc_do : std_logic_vector(7 downto 0);
-- signal cpu_rom_do : std_logic_vector( 7 downto 0);
signal wram_we : std_logic;
signal wram_do : std_logic_vector( 7 downto 0);
signal bg_ram_addr: std_logic_vector(10 downto 0);
signal bg_ram_we : std_logic;
signal bg_ram_cpu_access : std_logic;
signal bg_ram_do : std_logic_vector(7 downto 0);
signal bg_ram_do_r: std_logic_vector(7 downto 0); -- registred data for cpu
signal bg_ram_do_r: std_logic_vector(7 downto 0); -- registred ram data for cpu
signal bg_code : std_logic_vector(7 downto 0);
signal bg_code_r : std_logic_vector(7 downto 0);
@@ -249,18 +252,18 @@ architecture struct of journey is
signal bg_graphx1_do : std_logic_vector( 7 downto 0);
signal bg_graphx2_do : std_logic_vector( 7 downto 0);
signal bg_palette_addr : std_logic_vector( 5 downto 0);
signal sp_ram_cache_addr : std_logic_vector(8 downto 0);
signal sp_ram_cache_we : std_logic;
signal sp_ram_cache_cpu_access : std_logic;
signal sp_ram_cache_do : std_logic_vector(7 downto 0);
signal sp_ram_cache_do_r : std_logic_vector(7 downto 0);-- registred ram data for cpu
signal move_buf : std_logic;
signal sp_ram_addr : std_logic_vector(8 downto 0);
signal sp_ram_we : std_logic;
signal sp_ram_do : std_logic_vector(7 downto 0);
signal sp_cnt : std_logic_vector(6 downto 0);
signal sp_cnt : std_logic_vector( 6 downto 0);
signal sp_code : std_logic_vector( 7 downto 0);
signal sp_attr : std_logic_vector( 7 downto 0);
signal sp_input_phase : std_logic_vector( 5 downto 0);
@@ -272,7 +275,7 @@ architecture struct of journey is
signal sp_on_line : std_logic;
signal sp_on_line_r : std_logic;
signal sp_byte_cnt : std_logic_vector( 1 downto 0);
signal sp_code_line : std_logic_vector(14 downto 0);
signal sp_code_line_mux: std_logic_vector(16 downto 0);
signal sp_hflip : std_logic_vector( 1 downto 0);
signal sp_vflip : std_logic_vector( 4 downto 0);
@@ -280,6 +283,7 @@ architecture struct of journey is
signal sp_graphx32_do_r: std_logic_vector(31 downto 0);
signal sp_graphx_mux : std_logic_vector( 7 downto 0);
signal sp_mux_roms : std_logic_vector( 1 downto 0);
signal sp_graphx_a : std_logic_vector( 3 downto 0);
signal sp_graphx_b : std_logic_vector( 3 downto 0);
signal sp_graphx_a_ok : std_logic;
@@ -302,32 +306,42 @@ architecture struct of journey is
signal sp_buffer_ram2a_do : std_logic_vector( 7 downto 0);
signal sp_buffer_ram2b_do : std_logic_vector( 7 downto 0);
signal sp_buffer_ram2_do_r : std_logic_vector(15 downto 0);
signal sp_vid_a : std_logic_vector(3 downto 0);
signal sp_col : std_logic_vector(3 downto 0);
signal sp_buffer_sel : std_logic;
signal sp_vid : std_logic_vector(3 downto 0);
signal sp_col : std_logic_vector(3 downto 0);
signal sp_palette_addr : std_logic_vector(5 downto 0);
signal palette_addr : std_logic_vector(5 downto 0);
signal palette_we : std_logic;
signal palette_do : std_logic_vector(8 downto 0);
signal ssio_iowe : std_logic;
signal ssio_do : std_logic_vector(7 downto 0);
signal ssio_iowe : std_logic;
signal ssio_do : std_logic_vector(7 downto 0);
signal input_0 : std_logic_vector(7 downto 0);
signal input_1 : std_logic_vector(7 downto 0);
signal input_2 : std_logic_vector(7 downto 0);
signal input_3 : std_logic_vector(7 downto 0);
signal input_4 : std_logic_vector(7 downto 0);
signal output_4 : std_logic_vector(7 downto 0);
signal input_0 : std_logic_vector(7 downto 0);
signal input_1 : std_logic_vector(7 downto 0);
signal input_2 : std_logic_vector(7 downto 0);
signal input_3 : std_logic_vector(7 downto 0);
signal input_4 : std_logic_vector(7 downto 0);
signal bg_graphics_1_we : std_logic;
signal bg_graphics_2_we : std_logic;
begin
clock_vid <= clock_40;
clock_vidn <= not clock_40;
reset_n <= not reset;
-- debug
process (reset, clock_vid)
begin
if rising_edge(clock_vid) and cpu_ena ='1' and cpu_mreq_n ='0' then
dbg_cpu_addr<= "000000000000000"&service; --cpu_addr;
end if;
end process;
-- make enables clock from clock_vid
process (clock_vid, reset)
begin
@@ -345,10 +359,12 @@ begin
end process;
--
cpu_ena <= '1' when clock_cnt = "1111" else '0'; -- (2.5MHz)
pix_ena <= clock_cnt(0); -- (20MHz)
pix_ena <= '1' when (clock_cnt(1 downto 0) = "11" and tv15Khz_mode = '1') or -- (10MHz)
(clock_cnt(0) = '1' and tv15Khz_mode = '0') else '0'; -- (20MHz)
-----------------------------------
-- Video scanner 635x525 @20Mhz --
-- Video scanner 634x525 @20Mhz --
-- display 512x480 --
-----------------------------------
process (reset, clock_vid)
@@ -356,31 +372,99 @@ begin
if reset='1' then
hcnt <= (others=>'0');
vcnt <= (others=>'0');
frame <= (others=>'0');
else
if rising_edge(clock_vid) then
if pix_ena = '1' then
hcnt <= hcnt + 1;
if hcnt = 634 then
hcnt <= (others=>'0');
vcnt <= vcnt + 1;
if vcnt = 524 then
vcnt <= (others=>'0');
frame <= frame + 1;
end if;
top_frame <= '0';
elsif rising_edge(clock_vid) then
if pix_ena = '1' then
hcnt <= hcnt + 1;
if hcnt = 633 then
hcnt <= (others=>'0');
vcnt <= vcnt + 1;
if (vcnt = 524 and tv15Khz_mode = '0') or (vcnt = 263 and tv15Khz_mode = '1') then
vcnt <= (others=>'0');
top_frame <= not top_frame;
end if;
end if;
if tv15Khz_mode = '0' then
-- progessive mode
if vcnt = 490-1 then video_vs <= '0'; end if; -- front porch 10
if vcnt = 492-1 then video_vs <= '1'; end if; -- sync pulse 2
-- back porch 33
if hcnt = 512+30 then video_hs <= '0'; end if; -- front porch 16/25*20 = 13
-- back porch 33
if hcnt = 512+13+9 then video_hs <= '0'; end if; -- front porch 16/25*20 = 13
if hcnt = 512+90+9 then video_hs <= '1'; end if; -- sync pulse 96/25*20 = 77
-- back porch 48/25*20 = 38
video_blankn <= '0';
if hcnt >= 2+16 and hcnt < 514+16 and
vcnt >= 2 and vcnt < 481 then video_blankn <= '1';end if;
else -- interlaced mode
if hcnt = 530+18 then
hs_cnt <= (others => '0');
if (vcnt = 240) then
vs_cnt <= (others => '0');
else
vs_cnt <= vs_cnt +1;
end if;
else
hs_cnt <= hs_cnt + 1;
end if;
if vcnt = 260 then video_vs <= '0'; end if;
if vcnt = 262 then video_vs <= '1'; end if;
video_blankn <= '0';
if hcnt >= 2+16 and hcnt < 514+16 and
vcnt >= 1 and vcnt < 241 then video_blankn <= '1';end if;
if hs_cnt = 0 then hsync0 <= '0'; video_hs <= '0';
elsif hs_cnt = 47 then hsync0 <= '1'; video_hs <= '1';
end if;
if hs_cnt = 0 then hsync1 <= '0';
elsif hs_cnt = 23 then hsync1 <= '1';
elsif hs_cnt = 317+ 0 then hsync1 <= '0';
elsif hs_cnt = 317+23 then hsync1 <= '1';
end if;
if hs_cnt = 0 then hsync2 <= '0';
elsif hs_cnt = 317-47 then hsync2 <= '1';
elsif hs_cnt = 317 then hsync2 <= '0';
elsif hs_cnt = 634-47 then hsync2 <= '1';
end if;
if hs_cnt = 0 then hsync3 <= '0';
elsif hs_cnt = 23 then hsync3 <= '1';
elsif hs_cnt = 317 then hsync3 <= '0';
elsif hs_cnt = 634-47 then hsync3 <= '1';
end if;
if hs_cnt = 0 then hsync4 <= '0';
elsif hs_cnt = 317-47 then hsync4 <= '1';
elsif hs_cnt = 317 then hsync4 <= '0';
elsif hs_cnt = 317+23 then hsync4 <= '1';
end if;
if vs_cnt = 1 then video_csync <= hsync1;
elsif vs_cnt = 2 then video_csync <= hsync1;
elsif vs_cnt = 3 then video_csync <= hsync1;
elsif vs_cnt = 4 and top_frame = '1' then video_csync <= hsync3;
elsif vs_cnt = 4 and top_frame = '0' then video_csync <= hsync1;
elsif vs_cnt = 5 then video_csync <= hsync2;
elsif vs_cnt = 6 then video_csync <= hsync2;
elsif vs_cnt = 7 and top_frame = '1' then video_csync <= hsync4;
elsif vs_cnt = 7 and top_frame = '0' then video_csync <= hsync2;
elsif vs_cnt = 8 then video_csync <= hsync1;
elsif vs_cnt = 9 then video_csync <= hsync1;
elsif vs_cnt = 10 then video_csync <= hsync1;
elsif vs_cnt = 11 then video_csync <= hsync0;
else video_csync <= hsync0;
end if;
end if;
end if;
end if;
@@ -389,47 +473,37 @@ end process;
--------------------
-- players inputs --
--------------------
-- "11" for test & tilt & unused
-- "111" for test & tilt & unused
input_0 <= not service & "11" & not fire1 & not start2 & not start1 & not coin2 & not coin1;
input_1 <= "1111" & not down1 & not up1 & not right1 & not left1;
input_2 <= "111" & not fire2 & not down2 & not up2 & not right2 & not left2;
input_1 <= "1111" & not down1 & not up1 & not right1 & not left1;
input_2 <= "111" & not fire2 & not down2 & not up2 & not right2 & not left2;
input_3 <= "111111" & cocktail & coin_meters;
input_4 <= x"FF";
------------------------------------------
-- cpu data input with address decoding --
------------------------------------------
cpu_di <= cpu_rom_do when cpu_mreq_n = '0' and cpu_addr(15 downto 12) < X"A" else -- 0000-9FFF
wram_do when cpu_mreq_n = '0' and (cpu_addr and X"E000") = x"C000" else -- C000-C7FF + mirroring 1800
sp_ram_cache_do when cpu_mreq_n = '0' and (cpu_addr and x"E800") = x"E000" else -- sprite ram E000-E1FF + mirroring 1600
bg_ram_do_r when cpu_mreq_n = '0' and (cpu_addr and x"E800") = x"E800" else -- video ram E800-EFFF + mirroring 1000
ctc_controler_do when cpu_ioreq_n = '0' and cpu_m1_n = '0' else -- ctc ctrl (interrupt vector)
cpu_di <= cpu_rom_do when cpu_mreq_n = '0' and cpu_addr(15 downto 12) < X"C" else -- 0000-BFFF
wram_do when cpu_mreq_n = '0' and (cpu_addr and X"E000") = x"C000" else -- C000-C7FF + mirroring 1800
sp_ram_cache_do_r when cpu_mreq_n = '0' and (cpu_addr and x"E800") = x"E000" else -- sprite ram E000-E1FF + mirroring 1600
bg_ram_do_r when cpu_mreq_n = '0' and (cpu_addr and x"E800") = x"E800" else -- video ram E800-EFFF + mirroring 1000
ctc_do when cpu_int_ack_n = '0' or ctc_ce = '1' else -- ctc (interrupt vector or counter data)
ssio_do when cpu_ioreq_n = '0' and cpu_addr(7 downto 5) = "000" else -- 0x00-0x1F
ctc_counter_3_do when cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F3" else
ctc_counter_2_do when cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F2" else
ctc_counter_1_do when cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F1" else
ctc_counter_0_do when cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F0" else
X"FF";
------------------------------------------------------------------------
-- Misc registers : ctc write enable / interrupt acknowledge
-- Misc registers : ctc enable / interrupt acknowledge
------------------------------------------------------------------------
ctc_counter_3_trg <= '1' when vcnt = 493 else '0';
ctc_counter_3_we <= '1' when cpu_wr_n = '0' and cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F3" else '0';
ctc_counter_2_we <= '1' when cpu_wr_n = '0' and cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F2" else '0';
ctc_counter_1_we <= '1' when cpu_wr_n = '0' and cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F1" else '0';
ctc_counter_0_we <= '1' when cpu_wr_n = '0' and cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F0" else '0';
ctc_controler_we <= '1' when cpu_wr_n = '0' and cpu_ioreq_n = '0' and cpu_addr(7 downto 0) = X"F0" else '0'; -- only channel 0 receive int vector
ctc_int_ack <= '1' when cpu_ioreq_n = '0' and cpu_m1_n = '0' else '0';
ctc_counter_3_trg <= '1' when top_frame = '1' and ((vcnt = 246 and tv15Khz_mode = '1') or (vcnt = 493 and tv15Khz_mode = '0')) else '0';
cpu_int_ack_n <= cpu_ioreq_n or cpu_m1_n;
ctc_ce <= '1' when cpu_ioreq_n = '0' and cpu_addr(7 downto 4) = x"F" else '0';
------------------------------------------
-- write enable / ram access from CPU --
------------------------------------------
wram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E000") = x"C000" else '0';
sp_ram_cache_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E800") = x"E000" else '0';
sp_ram_cache_cpu_access <= '1' when cpu_mreq_n = '0' and (cpu_wr_n = '0' or cpu_rd_n = '0') and (cpu_addr and x"E800") = x"E000" else '0';
bg_ram_cpu_access <= '1' when cpu_mreq_n = '0' and (cpu_wr_n = '0' or cpu_rd_n = '0') and (cpu_addr and x"E800") = x"E800" and hcnt(0) = '0' else '0';
bg_ram_we <= '1' when bg_ram_cpu_access = '1' and cpu_wr_n = '0' else '0';
wram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E000") = x"C000" else '0';
sp_ram_cache_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E800") = x"E000" and hcnt(0) = '0' else '0';
bg_ram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E800") = x"E800" and hcnt(0) = '0' else '0';
ssio_iowe <= '1' when cpu_wr_n = '0' and cpu_ioreq_n = '0' else '0';
@@ -440,14 +514,22 @@ ssio_iowe <= '1' when cpu_wr_n = '0' and cpu_ioreq_n = '0' else '0';
--hflip <= not(hcnt); -- apply mirror horizontal flip
hflip <= hcnt; -- do not apply mirror horizontal flip
--vflip <= 480-vcnt; -- apply mirror vertical flip
vflip <= vcnt; -- do not apply mirror vertical flip
vflip <= vcnt(8 downto 0) & not top_frame when tv15Khz_mode = '1' else vcnt; -- do not apply mirror flip
sp_buffer_sel <= vflip(1) when tv15Khz_mode = '1' else vflip(0);
process (clock_vid)
begin
if rising_edge(clock_vid) then
-- debug -- max sprite counter
-- if vcnt = 0 and hcnt = 0 and pix_ena = '1' then
-- max_sprite_r <= (others => '0');
-- if max_sprite_r > max_sprite_rr then
-- max_sprite_rr <= max_sprite_r;
-- end if;
-- end if;
if hcnt = 0 then
sp_cnt <= (others => '0');
sp_input_phase <= (others => '0');
@@ -458,13 +540,14 @@ begin
-- max_sprite_r <= max_sprite;
-- end if;
end if;
if sp_done = '0' then
sp_input_phase <= sp_input_phase + 1 ;
sp_hcnt <= sp_hcnt + 1;
if sp_input_phase >= 10 then sp_hcnt <= sp_hcnt + 1; end if;
case sp_input_phase is
when "000000" =>
if sp_vcnt(8 downto 5) = x"F" and sp_ram_do > x"10" then
if sp_vcnt(8 downto 5) = x"F" then -- and sp_ram_do > x"10" then
sp_line <= sp_vcnt(4 downto 0);
else
sp_input_phase <= (others => '0');
@@ -474,18 +557,20 @@ begin
sp_byte_cnt <= (others => '0');
when "000001" =>
sp_attr <= sp_ram_do;
-- max_sprite <= max_sprite + 1;
when "000010" =>
sp_code <= sp_ram_do;
sp_addr <= sp_ram_do(7 downto 0) & (sp_line xor sp_vflip) & (sp_byte_cnt xor sp_hflip); -- graphics rom addr
when "000011" =>
sp_hcnt <= sp_ram_do & '0';
sp_on_line <= '1';
when "001010"|"010010"|"011010" =>
sp_byte_cnt <= sp_byte_cnt + 1;
when "001010" => -- 10
sp_graphx32_do_r <= sp_graphx32_do; -- latch incoming sprite data
sp_addr <= sp_code(7 downto 0) & (sp_line xor sp_vflip) & (sp_byte_cnt+1 xor sp_hflip); -- advance graphics rom addr
when "100010" =>
sp_on_line <= '1';
when "010010"|"011010"|"100010" => -- 18,26,34
sp_graphx32_do_r <= sp_graphx32_do; -- latch incoming sprite data
sp_addr <= sp_code(7 downto 0) & (sp_line xor sp_vflip) & (sp_byte_cnt+2 xor sp_hflip); -- advance graphics rom addr
sp_byte_cnt <= sp_byte_cnt + 1;
when "101010" => -- 42
sp_on_line <= '0';
sp_input_phase <= (others => '0');
sp_cnt <= sp_cnt + 1;
@@ -495,7 +580,7 @@ begin
end case;
sp_mux_roms <= sp_input_phase(2 downto 1);
end if;
if pix_ena = '1' then
if hcnt(0) = '0' then
sp_buffer_ram1_do_r <= sp_buffer_ram1b_do & sp_buffer_ram1a_do;
@@ -511,7 +596,7 @@ end process;
sp_ram_cache_addr <= cpu_addr(8 downto 0) when hcnt(0) = '0' else sp_ram_addr;
move_buf <= '1' when vcnt(8 downto 1) = 250 else '0'; -- line 500-501
move_buf <= '1' when (vcnt(8 downto 1) = 250 and tv15Khz_mode = '0') or (vcnt(7 downto 1) = 125 and tv15Khz_mode = '1') else '0'; -- line 500-501
sp_ram_addr <= vcnt(0) & hcnt(8 downto 1) when move_buf = '1' else sp_cnt & sp_input_phase(1 downto 0);
sp_ram_we <= hcnt(0) when move_buf = '1' else '0';
@@ -520,65 +605,66 @@ sp_vcnt <= vflip + (sp_ram_do & '0') -1 ; -- valid when sp_input_phase = 0
sp_hflip <= (others => sp_attr(4));
sp_vflip <= (others => sp_attr(5));
sp_code_line <= sp_code(7 downto 0) & (sp_line xor sp_vflip) & (sp_byte_cnt xor sp_hflip); -- sprite graphics roms addr
sp_graphx_do <= sp_graphx32_do_r( 7 downto 0) when (sp_hflip(0) = '0' and sp_mux_roms = "01") or (sp_hflip(0) = '1' and sp_mux_roms = "00") else
sp_graphx32_do_r(15 downto 8) when (sp_hflip(0) = '0' and sp_mux_roms = "10") or (sp_hflip(0) = '1' and sp_mux_roms = "11") else
sp_graphx32_do_r(23 downto 16) when (sp_hflip(0) = '0' and sp_mux_roms = "11") or (sp_hflip(0) = '1' and sp_mux_roms = "10") else
sp_graphx32_do_r(31 downto 24);-- when (sp_hflip(0) = '0' and sp_mux_roms = "00") or (sp_hflip(0) = '1' and sp_mux_roms = "01") ;
sp_graphx_a <= sp_graphx_mux(7 downto 4) when sp_hflip(0) = '1' else sp_graphx_mux(3 downto 0);
sp_graphx_b <= sp_graphx_mux(3 downto 0) when sp_hflip(0) = '1' else sp_graphx_mux(7 downto 4);
sp_graphx32_do_r(23 downto 16) when (sp_hflip(0) = '0' and sp_mux_roms = "11") or (sp_hflip(0) = '1' and sp_mux_roms = "10") else
sp_graphx32_do_r(31 downto 24);-- when (sp_hflip(0) = '0' and sp_mux_roms = "00") or (sp_hflip(0) = '1' and sp_mux_roms = "01") ;
sp_graphx_a <= sp_graphx_do(7 downto 4) when sp_hflip(0) = '1' else sp_graphx_do(3 downto 0);
sp_graphx_b <= sp_graphx_do(3 downto 0) when sp_hflip(0) = '1' else sp_graphx_do(7 downto 4);
sp_graphx_a_ok <= '1' when sp_graphx_a /= x"0" else '0';
sp_graphx_b_ok <= '1' when sp_graphx_b /= x"0" else '0';
sp_buffer_ram1a_di <= sp_attr(3 downto 0) & sp_graphx_a when vflip(0) = '1' else x"00";
sp_buffer_ram1b_di <= sp_attr(3 downto 0) & sp_graphx_b when vflip(0) = '1' else x"00";
sp_buffer_ram1_addr <= sp_hcnt(8 downto 1) when vflip(0) = '1' else hflip(8 downto 1) + x"0C";
sp_buffer_ram1a_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_a_ok when vflip(0) = '1' else hcnt(0);
sp_buffer_ram1b_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_b_ok when vflip(0) = '1' else hcnt(0);
sp_buffer_ram1a_di <= sp_attr(3 downto 0) & sp_graphx_a when sp_buffer_sel = '1' else x"00";
sp_buffer_ram1b_di <= sp_attr(3 downto 0) & sp_graphx_b when sp_buffer_sel = '1' else x"00";
sp_buffer_ram1_addr <= sp_hcnt(8 downto 1) when sp_buffer_sel = '1' else hflip(8 downto 1) - x"04";
sp_buffer_ram1a_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_a_ok when sp_buffer_sel = '1' else hcnt(0);
sp_buffer_ram1b_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_b_ok when sp_buffer_sel = '1' else hcnt(0);
sp_buffer_ram2a_di <= sp_attr(3 downto 0) & sp_graphx_a when vflip(0) = '0' else x"00";
sp_buffer_ram2b_di <= sp_attr(3 downto 0) & sp_graphx_b when vflip(0) = '0' else x"00";
sp_buffer_ram2_addr <= sp_hcnt(8 downto 1) when vflip(0) = '0' else hflip(8 downto 1) + x"0C";
sp_buffer_ram2a_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_a_ok when vflip(0) = '0' else hcnt(0);
sp_buffer_ram2b_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_b_ok when vflip(0) = '0' else hcnt(0);
sp_buffer_ram2a_di <= sp_attr(3 downto 0) & sp_graphx_a when sp_buffer_sel = '0' else x"00";
sp_buffer_ram2b_di <= sp_attr(3 downto 0) & sp_graphx_b when sp_buffer_sel = '0' else x"00";
sp_buffer_ram2_addr <= sp_hcnt(8 downto 1) when sp_buffer_sel = '0' else hflip(8 downto 1) - x"04";
sp_buffer_ram2a_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_a_ok when sp_buffer_sel = '0' else hcnt(0);
sp_buffer_ram2b_we <= not sp_hcnt(0) and sp_on_line and sp_graphx_b_ok when sp_buffer_sel = '0' else hcnt(0);
sp_vid <= sp_buffer_ram1_do_r(11 downto 8) when (vflip(0) = '0') and (hflip(0) = '1') else
sp_buffer_ram1_do_r( 3 downto 0) when (vflip(0) = '0') and (hflip(0) = '0') else
sp_buffer_ram2_do_r(11 downto 8) when (vflip(0) = '1') and (hflip(0) = '1') else
sp_buffer_ram2_do_r( 3 downto 0) when (vflip(0) = '1') and (hflip(0) = '0');
sp_vid <= sp_buffer_ram1_do_r(11 downto 8) when (sp_buffer_sel = '0') and (hflip(0) = '1') else
sp_buffer_ram1_do_r( 3 downto 0) when (sp_buffer_sel = '0') and (hflip(0) = '0') else
sp_buffer_ram2_do_r(11 downto 8) when (sp_buffer_sel = '1') and (hflip(0) = '1') else
sp_buffer_ram2_do_r( 3 downto 0);-- when (sp_buffer_sel = '1') and (hflip(0) = '0');
sp_col <= sp_buffer_ram1_do_r(15 downto 12) when (vflip(0) = '0') and (hflip(0) = '1') else
sp_buffer_ram1_do_r( 7 downto 4) when (vflip(0) = '0') and (hflip(0) = '0') else
sp_buffer_ram2_do_r(15 downto 12) when (vflip(0) = '1') and (hflip(0) = '1') else
sp_buffer_ram2_do_r( 7 downto 4) when (vflip(0) = '1') and (hflip(0) = '0');
sp_col <= sp_buffer_ram1_do_r(15 downto 12) when (sp_buffer_sel = '0') and (hflip(0) = '1') else
sp_buffer_ram1_do_r( 7 downto 4) when (sp_buffer_sel = '0') and (hflip(0) = '0') else
sp_buffer_ram2_do_r(15 downto 12) when (sp_buffer_sel = '1') and (hflip(0) = '1') else
sp_buffer_ram2_do_r( 7 downto 4);-- when (sp_buffer_sel = '1') and (hflip(0) = '0');
--------------------
--- char machine ---
--------------------
bg_ram_addr <= cpu_addr(10 downto 0) when bg_ram_cpu_access = '1' else vflip(8 downto 4) & hcnt(8 downto 4) & hcnt(1);
bg_ram_addr <= cpu_addr(10 downto 0) when hcnt(0) = '0' else vflip(8 downto 4) & hcnt(8 downto 4) & hcnt(1);
bg_code_line <= bg_attr(0) & bg_code_r & (vflip(3 downto 1) xor (bg_attr(2) & bg_attr(2) & bg_attr(2) ) ) & (hcnt(3) xor bg_attr(1));
process (clock_vid)
begin
if rising_edge(clock_vid) then
if hcnt(0) = '0' then bg_ram_do_r <= bg_ram_do; end if;
-- catch ram data for cpu
if hcnt(0) = '0' then
bg_ram_do_r <= bg_ram_do;
sp_ram_cache_do_r <= sp_ram_cache_do;
end if;
if pix_ena = '1' then
if hcnt(0) = '1' then
case hcnt(3 downto 1) is
when "110" => bg_code <= bg_ram_do;
when "111" => bg_attr <= bg_ram_do;
bg_code_r <= bg_code;
bg_code_r <= bg_code;
when others => null;
end case;
case hcnt(2 downto 1) xor (bg_attr(1) & bg_attr(1)) is
when "00" => bg_palette_addr <= bg_attr(4 downto 3) & bg_graphx2_do(7 downto 6) & bg_graphx1_do(7 downto 6);
when "01" => bg_palette_addr <= bg_attr(4 downto 3) & bg_graphx2_do(5 downto 4) & bg_graphx1_do(5 downto 4);
@@ -586,35 +672,38 @@ begin
when others => bg_palette_addr <= bg_attr(4 downto 3) & bg_graphx2_do(1 downto 0) & bg_graphx1_do(1 downto 0);
end case;
end if;
end if;
end if;
end process;
---------------------------
-- mux char/sprite video --
---------------------------
palette_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and cpu_addr(15 downto 7) = X"FF"&'1' else '0'; -- 0xFF80-FFFF
palette_addr <= cpu_addr(6 downto 1) when palette_we = '1' else bg_palette_addr when sp_vid(2 downto 0) = "000" else bg_attr(7 downto 6) & sp_vid;
palette_addr <= cpu_addr(6 downto 1) when palette_we = '1' else bg_palette_addr when sp_vid(2 downto 0) = "000" else not sp_col(1 downto 0) & sp_vid;
process (clock_vid)
begin
if rising_edge(clock_vid) then
video_g <= palette_do(2 downto 0);
video_b <= palette_do(5 downto 3);
video_r <= palette_do(8 downto 6);
if bg_palette_addr(5 downto 4) = "11" then
video_g <= palette_do(2 downto 1) & '1';
video_b <= palette_do(5 downto 4) & '1';
video_r <= palette_do(8 downto 7) & '1';
else
video_g <= palette_do(2 downto 0);
video_b <= palette_do(5 downto 3);
video_r <= palette_do(8 downto 6);
end if;
end if;
end process;
------------------------------
-- components & sound board --
------------------------------
-- microprocessor Z80
cpu : entity work.T80se
generic map(Mode => 0, T2Write => 1, IOWait => 1)
port map(
RESET_n => reset_n,
CLK_n => clock_vid,
@@ -636,96 +725,32 @@ port map(
DO => cpu_do
);
-- CTC interrupt controler Z80-CTC (MK3882)
ctc_controler : entity work.ctc_controler
port map(
clock => clock_vid,
clock_ena => cpu_ena,
reset => reset,
d_in => cpu_do,
load_data => ctc_controler_we,
int_ack => ctc_int_ack,
int_pulse_0 => ctc_counter_0_int,
int_pulse_1 => ctc_counter_1_int,
int_pulse_2 => ctc_counter_2_int,
int_pulse_3 => ctc_counter_3_int,
d_out => ctc_controler_do,
int_n => cpu_irq_n
-- Z80-CTC (MK3882)
z80ctc : entity work.z80ctc_top
port map (
clock => clock_vid,
clock_ena => cpu_ena,
reset => reset,
din => cpu_do,
cpu_din => cpu_di,
dout => ctc_do,
ce_n => not ctc_ce,
cs => cpu_addr(1 downto 0),
m1_n => cpu_m1_n,
iorq_n => cpu_ioreq_n,
rd_n => cpu_rd_n,
int_n => cpu_irq_n,
trg0 => '0',
to0 => ctc_counter_1_trg,
trg1 => ctc_counter_1_trg,
to1 => open,
trg2 => '0',
to2 => open,
trg3 => ctc_counter_3_trg
);
ctc_counter_0 : entity work.ctc_counter
port map(
clock => clock_vid,
clock_ena => cpu_ena,
reset => reset,
d_in => cpu_do,
load_data => ctc_counter_0_we,
clk_trg => '0',
d_out => ctc_counter_0_do,
zc_to => open, -- zc/to #0 (pin 7) connected to clk_trg #1 (pin 22) on schematics (seems to be not used)
int_pulse => ctc_counter_0_int
);
ctc_counter_1 : entity work.ctc_counter
port map(
clock => clock_vid,
clock_ena => cpu_ena,
reset => reset,
d_in => cpu_do,
load_data => ctc_counter_1_we,
clk_trg => '0',
d_out => ctc_counter_1_do,
zc_to => open,
int_pulse => ctc_counter_1_int
);
ctc_counter_2 : entity work.ctc_counter
port map(
clock => clock_vid,
clock_ena => cpu_ena,
reset => reset,
d_in => cpu_do,
load_data => ctc_counter_2_we,
clk_trg => '0',
d_out => ctc_counter_2_do,
zc_to => open,
int_pulse => ctc_counter_2_int
);
ctc_counter_3 : entity work.ctc_counter
port map(
clock => clock_vid,
clock_ena => cpu_ena,
reset => reset,
d_in => cpu_do,
load_data => ctc_counter_3_we,
clk_trg => ctc_counter_3_trg,
d_out => ctc_counter_3_do,
zc_to => open,
int_pulse => ctc_counter_3_int
);
-- cpu program ROM 0x0000-0x9FFF
cpu_rom_addr <= cpu_addr(15 downto 0);
cpu_rom_rd <= '1' when cpu_mreq_n = '0' and cpu_rd_n = '0' and cpu_addr(15 downto 12) < X"C" else '0';
-- working RAM 0xC000-0xC7FF + mirroring adresses
wram : entity work.cmos_ram
@@ -760,7 +785,7 @@ port map(
q => sp_ram_do
);
-- sprite RAM 0xE000-0xE1FF + mirroring adresses
-- sprite RAM 0xE800-0xE9FF + mirroring adresses
sprites_ram_cache : entity work.gen_ram
generic map( dWidth => 8, aWidth => 9)
port map(
@@ -816,20 +841,32 @@ port map(
);
-- background graphics ROM G3
bg_graphics_1 : entity work.journey_bg_bits_1
bg_graphics_1 : entity work.dpram
generic map( dWidth => 8, aWidth => 13)
port map(
clk => clock_vidn,
addr => bg_code_line,
data => bg_graphx1_do
clk_a => clock_vidn,
addr_a => bg_code_line,
q_a => bg_graphx1_do,
clk_b => clock_vid,
addr_b => dl_addr(12 downto 0),
we_b => bg_graphics_1_we,
d_b => dl_data
);
bg_graphics_1_we <= '1' when dl_wr = '1' and dl_addr(16 downto 13) = "0111" else '0'; -- 0E000-0FFFF
-- background graphics ROM G4
bg_graphics_2 : entity work.journey_bg_bits_2
bg_graphics_2 : entity work.dpram
generic map( dWidth => 8, aWidth => 13)
port map(
clk => clock_vidn,
addr => bg_code_line,
data => bg_graphx2_do
clk_a => clock_vidn,
addr_a => bg_code_line,
q_a => bg_graphx2_do,
clk_b => clock_vid,
addr_b => dl_addr(12 downto 0),
we_b => bg_graphics_2_we,
d_b => dl_data
);
bg_graphics_2_we <= '1' when dl_wr = '1' and dl_addr(16 downto 13) = "1000" else '0'; -- 10000-11FFF
--satans_hollow_sound_board
sound_board : entity work.satans_hollow_sound_board
@@ -847,10 +884,12 @@ port map(
input_1 => input_1,
input_2 => input_2,
input_3 => input_3,
input_4 => input_4,
input_4 => input_4,
separate_audio => separate_audio,
audio_out_l => audio_out_l,
audio_out_r => audio_out_r,
cpu_rom_addr => snd_rom_addr,
cpu_rom_do => snd_rom_do
);

4
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/pll_mist.qip
View File

@@ -1,4 +0,0 @@
set_global_assignment -name IP_TOOL_NAME "ALTPLL"
set_global_assignment -name IP_TOOL_VERSION "13.1"
set_global_assignment -name VHDL_FILE [file join $::quartus(qip_path) "pll_mist.vhd"]
set_global_assignment -name MISC_FILE [file join $::quartus(qip_path) "pll_mist.ppf"]

534
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/rom/journey_bg_bits_1.vhd
View File

@@ -1,534 +0,0 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity journey_bg_bits_1 is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of journey_bg_bits_1 is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"F0",X"15",X"BC",X"15",X"AC",X"15",X"AC",X"15",X"AB",X"15",X"FF",X"D5",X"FF",X"D5",X"55",X"D5",
X"00",X"15",X"00",X"15",X"00",X"15",X"00",X"15",X"00",X"15",X"C0",X"15",X"C0",X"15",X"F0",X"15",
X"00",X"15",X"00",X"15",X"00",X"15",X"00",X"15",X"00",X"15",X"00",X"15",X"00",X"15",X"00",X"15",
X"00",X"05",X"00",X"05",X"00",X"05",X"00",X"05",X"00",X"05",X"00",X"05",X"00",X"15",X"00",X"15",
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534
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/rom/journey_bg_bits_2.vhd
View File

@@ -1,534 +0,0 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
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end entity;
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signal rom_data: rom := (
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X"AA",X"02",X"AA",X"0A",X"AA",X"2A",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"A8",X"AA",X"A0",X"AA",X"80",X"AA",X"00",
X"A8",X"00",X"A0",X"00",X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"02",X"00",X"0A",X"00",X"2A",X"00",X"AA",X"02",X"AA",X"0A",X"AA",X"2A",X"AA",
X"AA",X"00",X"AA",X"00",X"A8",X"00",X"A8",X"00",X"A0",X"00",X"A0",X"00",X"80",X"00",X"00",X"00",
X"AA",X"80",X"AA",X"80",X"AA",X"80",X"AA",X"80",X"AA",X"80",X"AA",X"00",X"AA",X"00",X"AA",X"00",
X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AE",X"AA",X"AA",X"AA",X"AA",X"AA",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"BA",X"AA",X"AA",X"AA",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"AA",X"02",X"AA",X"02",X"AA",X"02",X"AA",X"0A",X"AA",X"0A",X"AA",X"2A",X"AA",X"AA",X"AA",
X"00",X"2A",X"00",X"2A",X"00",X"2A",X"00",X"2A",X"00",X"2A",X"00",X"AA",X"00",X"AA",X"00",X"AA",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"00",X"00",X"00",X"00",
X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",X"AA",X"A0",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"0A",X"00",X"0A",X"00",X"0A",X"00",X"0A",X"00",X"0A",X"00",X"0A",X"00",X"0A",X"00",X"0A",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"55",X"55",X"55",X"55",X"55",X"55",X"55",X"55",X"95",X"55",X"95",X"55",X"95",X"55",X"A5",X"55",
X"7F",X"33",X"57",X"CF",X"5F",X"FF",X"6B",X"FF",X"5A",X"AA",X"AA",X"AA",X"56",X"AA",X"55",X"FF",
X"D5",X"55",X"FD",X"55",X"55",X"55",X"95",X"55",X"A9",X"55",X"95",X"55",X"55",X"56",X"F5",X"56",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"2A",X"AA",X"0A",X"AA",X"0A",X"AA",X"02",X"AA",X"00",X"AA",
X"A9",X"55",X"AA",X"55",X"AA",X"95",X"AA",X"A5",X"AA",X"A9",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"5F",X"FF",X"7F",X"FF",X"5F",X"FF",X"56",X"AA",X"55",X"AA",X"95",X"69",X"A9",X"59",X"AA",X"AA",
X"FD",X"56",X"F5",X"5A",X"D5",X"5A",X"55",X"6A",X"55",X"6A",X"56",X"AA",X"6A",X"AA",X"AA",X"AA",
X"00",X"0A",X"00",X"02",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"2A",X"AA",X"02",X"AA",X"00",X"2A",X"00",X"0A",X"00",X"00",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"0A",X"A0",
X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"00",X"A0",X"00",X"A0",X"00",X"A8",X"00",X"AA",X"00",
X"AA",X"A0",X"AA",X"A8",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"00",X"A8",X"00",X"AA",X"80",X"AA",X"A0",X"AA",X"AA",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"A0",X"0A",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"FF",X"CA",X"FF",X"F2",X"FF",X"FC",X"FF",X"FC",X"AA",X"FC",X"AA",X"BC",X"AA",X"BC",X"AA",X"BC",
X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"BF",X"B2",X"BF",X"A2",X"BF",
X"AF",X"FF",X"BF",X"FF",X"FF",X"FF",X"FC",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"BF",X"AA",X"BF",X"AA",X"BF",X"AA",X"BF",
X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"BF",X"F2",X"BF",X"F2",X"BF",X"F2",X"BF",
X"AF",X"CA",X"AF",X"CA",X"AF",X"CA",X"AF",X"CA",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"FF",X"FC",X"FF",X"FC",X"FF",X"FC",X"FF",X"FC",
X"FA",X"AF",X"FE",X"BF",X"FF",X"FF",X"FF",X"FF",X"AF",X"F2",X"AF",X"CA",X"AF",X"CA",X"AF",X"CA",
X"FF",X"FF",X"FF",X"CA",X"F2",X"AA",X"F2",X"AA",X"F2",X"BF",X"F2",X"BF",X"F2",X"BF",X"F2",X"BF",
X"2A",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"AA",X"AA",X"AA",X"AA",X"AA",X"BF",X"AF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"AF",X"FF",X"FF",X"FF",X"FF",X"F2",X"FC",X"AA",
X"FF",X"FC",X"FF",X"FC",X"FF",X"FC",X"FF",X"FC",X"FF",X"2A",X"CA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",X"F2",X"AA",
X"AF",X"2A",X"AF",X"2A",X"AF",X"2A",X"AF",X"2A",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"AA",X"AA",X"AF",X"2A",X"AF",X"2A",X"AF",X"2A",X"AF",X"2A",X"AF",X"2A",X"AF",X"2A",X"AF",X"2A",
X"AA",X"BC",X"AA",X"BC",X"AA",X"BC",X"AA",X"BC",X"AA",X"BC",X"AA",X"BC",X"AA",X"BC",X"AA",X"BC",
X"02",X"04",X"23",X"14",X"FB",X"50",X"EB",X"40",X"FB",X"50",X"23",X"14",X"02",X"04",X"00",X"00",
X"FF",X"FF",X"EA",X"AA",X"EA",X"AA",X"EA",X"AA",X"EA",X"AA",X"EA",X"AA",X"EA",X"AA",X"EA",X"AA",
X"AA",X"EA",X"AA",X"FA",X"AA",X"BA",X"AA",X"BE",X"AA",X"AE",X"AA",X"AF",X"AA",X"AA",X"AA",X"AA",
X"AE",X"AA",X"AE",X"AA",X"AE",X"AA",X"AE",X"AA",X"AF",X"AA",X"AB",X"AA",X"AB",X"AA",X"AB",X"EA",
X"AA",X"FA",X"AA",X"EA",X"AA",X"EA",X"AA",X"EA",X"AA",X"EA",X"EB",X"EA",X"FF",X"AA",X"AA",X"AA",
X"AA",X"BA",X"AA",X"BA",X"AA",X"BA",X"AA",X"BA",X"AA",X"BA",X"AA",X"BA",X"AA",X"BA",X"AA",X"BA",
X"00",X"C0",X"00",X"C0",X"00",X"EA",X"AA",X"FA",X"AA",X"BA",X"AA",X"BA",X"AA",X"FF",X"FF",X"FA",
X"0C",X"00",X"0F",X"00",X"03",X"00",X"03",X"00",X"03",X"00",X"03",X"00",X"03",X"C0",X"00",X"C0",
X"30",X"04",X"31",X"44",X"31",X"11",X"30",X"10",X"30",X"71",X"30",X"04",X"3C",X"10",X"0C",X"00",
X"10",X"00",X"01",X"04",X"11",X"10",X"00",X"41",X"C4",X"30",X"C4",X"44",X"C1",X"10",X"F0",X"00",
X"10",X"0F",X"10",X"43",X"41",X"13",X"04",X"43",X"13",X"13",X"44",X"03",X"01",X"10",X"50",X"00",
X"00",X"C1",X"10",X"F0",X"00",X"30",X"44",X"30",X"13",X"3C",X"41",X"0C",X"10",X"4C",X"00",X"4C",
X"4F",X"01",X"0F",X"C0",X"43",X"C4",X"13",X"C0",X"03",X"CC",X"10",X"C1",X"44",X"C4",X"00",X"C0",
X"00",X"00",X"3C",X"30",X"3C",X"00",X"3C",X"00",X"3F",X"04",X"3F",X"30",X"0F",X"00",X"0F",X"04",
X"30",X"00",X"31",X"30",X"30",X"00",X"31",X"10",X"30",X"04",X"03",X"10",X"00",X"00",X"00",X"04",
X"3C",X"00",X"30",X"00",X"30",X"00",X"30",X"00",X"30",X"00",X"30",X"10",X"31",X"00",X"30",X"00",
X"0C",X"00",X"0C",X"00",X"0C",X"00",X"0C",X"00",X"0C",X"00",X"0C",X"00",X"0C",X"00",X"0C",X"00",
X"59",X"AA",X"D5",X"AA",X"B5",X"9A",X"AD",X"56",X"B5",X"56",X"AF",X"55",X"AA",X"D5",X"AA",X"BF",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"A6",X"AA",X"95",X"AA",X"96",X"AA",X"6A",X"AA",
X"A6",X"97",X"A6",X"5E",X"95",X"7A",X"55",X"5E",X"57",X"DE",X"5E",X"BA",X"7A",X"AA",X"EA",X"AA",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"9A",X"AA",X"96",X"AA",X"66",X"AA",X"55",
X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"F2",X"FF",X"F2",X"FF",X"F2",X"FF",X"F2",X"FF",
X"AF",X"FF",X"BF",X"FF",X"BC",X"AA",X"FC",X"AA",X"FC",X"AA",X"FC",X"AA",X"FC",X"AA",X"F2",X"AA",
X"FF",X"FC",X"FF",X"FC",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",X"AA",
X"A0",X"00",X"A0",X"00",X"A0",X"00",X"A0",X"00",X"A0",X"00",X"A0",X"00",X"A0",X"00",X"A0",X"00",
X"80",X"00",X"80",X"00",X"80",X"00",X"80",X"00",X"80",X"00",X"80",X"00",X"80",X"00",X"80",X"00",
X"02",X"80",X"02",X"80",X"02",X"80",X"02",X"80",X"02",X"80",X"02",X"80",X"02",X"80",X"02",X"80");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

15
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/sdram.sv
View File

@@ -63,6 +63,8 @@ module sdram (
output reg [31:0] sp_q
);
parameter MHZ = 16'd80; // 80 MHz default clock, set it to proper value to calculate refresh rate
localparam RASCAS_DELAY = 3'd2; // tRCD=20ns -> 2 cycles@<100MHz
localparam BURST_LENGTH = 3'b001; // 000=1, 001=2, 010=4, 011=8
localparam ACCESS_TYPE = 1'b0; // 0=sequential, 1=interleaved
@@ -73,7 +75,7 @@ localparam NO_WRITE_BURST = 1'b1; // 0= write burst enabled, 1=only single acc
localparam MODE = { 3'b000, NO_WRITE_BURST, OP_MODE, CAS_LATENCY, ACCESS_TYPE, BURST_LENGTH};
// 64ms/8192 rows = 7.8us -> 842 cycles@108MHz
localparam RFRSH_CYCLES = 10'd842;
localparam RFRSH_CYCLES = 16'd78*MHZ/4'd10;
// ---------------------------------------------------------------------
// ------------------------ cycle state machine ------------------------
@@ -81,7 +83,7 @@ localparam RFRSH_CYCLES = 10'd842;
/*
SDRAM state machine for 2 bank interleaved access
1 word burst, CL2
2 words burst, CL2
cmd issued registered
0 RAS0 cas1 - data0 read burst terminated
1 ras0
@@ -159,6 +161,9 @@ reg [1:0] oe_latch;
reg [1:0] we_latch;
reg [1:0] ds[2];
reg port1_state;
reg port2_state;
localparam PORT_NONE = 2'd0;
localparam PORT_CPU1 = 2'd1;
localparam PORT_CPU2 = 2'd2;
@@ -177,7 +182,7 @@ always @(*) begin
if (refresh) begin
next_port[0] = PORT_NONE;
addr_latch_next[0] = addr_latch[0];
end else if (port1_req ^ port1_ack) begin
end else if (port1_req ^ port1_state) begin
next_port[0] = PORT_REQ;
addr_latch_next[0] = { 1'b0, port1_a };
end else if (cpu1_addr != addr_last[PORT_CPU1]) begin
@@ -194,7 +199,7 @@ end
// PORT1: bank 2,3
always @(*) begin
if (port2_req ^ port2_ack) begin
if (port2_req ^ port2_state) begin
next_port[1] = PORT_REQ;
addr_latch_next[1] = { 1'b1, port2_a };
end else if (sp_addr != addr_last2[PORT_SP]) begin
@@ -251,6 +256,7 @@ always @(posedge clk) begin
{ oe_latch[0], we_latch[0] } <= { ~port1_we, port1_we };
ds[0] <= port1_ds;
din_latch[0] <= port1_d;
port1_state <= port1_req;
end else begin
{ oe_latch[0], we_latch[0] } <= 2'b10;
ds[0] <= 2'b11;
@@ -274,6 +280,7 @@ always @(posedge clk) begin
{ oe_latch[1], we_latch[1] } <= { ~port1_we, port1_we };
ds[1] <= port2_ds;
din_latch[1] <= port2_d;
port2_state <= port2_req;
end else begin
{ oe_latch[1], we_latch[1] } <= 2'b10;
ds[1] <= 2'b11;

185
Arcade_MiST/Midway MCR 2/Journey_MiST/rtl/z80ctc_top.vhd Normal file
View File

@@ -0,0 +1,185 @@
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
-- Z80-CTC (MK3882) top-level
entity z80ctc_top is
port(
clock : in std_logic;
clock_ena : in std_logic;
reset : in std_logic;
din : in std_logic_vector(7 downto 0);
dout : out std_logic_vector(7 downto 0);
cpu_din : in std_logic_vector(7 downto 0); -- mirror the input to the cpu, for RETI detection
ce_n : in std_logic;
cs : in std_logic_vector(1 downto 0);
m1_n : in std_logic;
iorq_n : in std_logic;
rd_n : in std_logic;
int_n : out std_logic;
trg0 : in std_logic;
to0 : out std_logic;
trg1 : in std_logic;
to1 : out std_logic;
trg2 : in std_logic;
to2 : out std_logic;
trg3 : in std_logic
);
end z80ctc_top;
architecture struct of z80ctc_top is
signal cpu_int_ack_n : std_logic;
signal ctc_controler_we : std_logic;
signal ctc_controler_do : std_logic_vector(7 downto 0);
signal ctc_int_ack : std_logic;
signal ctc_int_ack_phase : std_logic_vector(1 downto 0);
signal ctc_counter_0_we : std_logic;
signal ctc_counter_0_do : std_logic_vector(7 downto 0);
signal ctc_counter_0_int : std_logic;
signal ctc_counter_1_we : std_logic;
signal ctc_counter_1_do : std_logic_vector(7 downto 0);
signal ctc_counter_1_int : std_logic;
signal ctc_counter_2_we : std_logic;
signal ctc_counter_2_do : std_logic_vector(7 downto 0);
signal ctc_counter_2_int : std_logic;
signal ctc_counter_3_we : std_logic;
signal ctc_counter_3_do : std_logic_vector(7 downto 0);
signal ctc_counter_3_int : std_logic;
begin
process (clock, reset)
begin
if reset = '1' then
ctc_int_ack_phase <= "00";
elsif rising_edge(clock) then
-- decode ED4D (reti)
if clock_ena = '1' and rd_n = '0' and m1_n = '0' then
case ctc_int_ack_phase is
when "00" => if cpu_din = x"ED" then ctc_int_ack_phase <= "01"; end if;
when "01" => if cpu_din = x"4D" then ctc_int_ack_phase <= "11"; elsif cpu_din /= x"ED" then ctc_int_ack_phase <= "00"; end if;
when "11" => if cpu_din = x"ED" then ctc_int_ack_phase <= "01"; elsif cpu_din /= x"4D" then ctc_int_ack_phase <= "00"; end if;
when others => ctc_int_ack_phase <= "00";
end case;
end if;
end if;
end process;
ctc_int_ack <= '1' when ctc_int_ack_phase = "11" else '0';
cpu_int_ack_n <= iorq_n or m1_n;
ctc_controler_we <= '1' when ce_n = '0' and iorq_n = '0' and m1_n = '1' and rd_n = '1' and cs = "00" else '0';
ctc_counter_0_we <= '1' when ce_n = '0' and iorq_n = '0' and m1_n = '1' and rd_n = '1' and cs = "00" else '0';
ctc_counter_1_we <= '1' when ce_n = '0' and iorq_n = '0' and m1_n = '1' and rd_n = '1' and cs = "01" else '0';
ctc_counter_2_we <= '1' when ce_n = '0' and iorq_n = '0' and m1_n = '1' and rd_n = '1' and cs = "10" else '0';
ctc_counter_3_we <= '1' when ce_n = '0' and iorq_n = '0' and m1_n = '1' and rd_n = '1' and cs = "11" else '0';
dout <= ctc_controler_do when cpu_int_ack_n = '0' else
ctc_counter_0_do when iorq_n = '0' and m1_n = '1' and rd_n = '0' and cs = "00" else
ctc_counter_1_do when iorq_n = '0' and m1_n = '1' and rd_n = '0' and cs = "01" else
ctc_counter_2_do when iorq_n = '0' and m1_n = '1' and rd_n = '0' and cs = "10" else
ctc_counter_3_do when iorq_n = '0' and m1_n = '1' and rd_n = '0' and cs = "11" else
x"FF";
-- CTC interrupt controler Z80-CTC (MK3882)
ctc_controler : entity work.ctc_controler
port map(
clock => clock,
clock_ena => clock_ena,
reset => reset,
d_in => din,
load_data => ctc_controler_we,
int_ack => cpu_int_ack_n,
int_end => ctc_int_ack,
int_pulse_0 => ctc_counter_0_int,
int_pulse_1 => ctc_counter_1_int,
int_pulse_2 => ctc_counter_2_int,
int_pulse_3 => ctc_counter_3_int,
d_out => ctc_controler_do,
int_n => int_n
);
ctc_counter_0 : entity work.ctc_counter
port map(
clock => clock,
clock_ena => clock_ena,
reset => reset,
d_in => din,
load_data => ctc_counter_0_we,
clk_trg => trg0,
d_out => ctc_counter_0_do,
zc_to => to0,
int_pulse => ctc_counter_0_int
);
ctc_counter_1 : entity work.ctc_counter
port map(
clock => clock,
clock_ena => clock_ena,
reset => reset,
d_in => din,
load_data => ctc_counter_1_we,
clk_trg => trg1,
d_out => ctc_counter_1_do,
zc_to => to1,
int_pulse => ctc_counter_1_int
);
ctc_counter_2 : entity work.ctc_counter
port map(
clock => clock,
clock_ena => clock_ena,
reset => reset,
d_in => din,
load_data => ctc_counter_2_we,
clk_trg => trg2,
d_out => ctc_counter_2_do,
zc_to => to2,
int_pulse => ctc_counter_2_int
);
ctc_counter_3 : entity work.ctc_counter
port map(
clock => clock,
clock_ena => clock_ena,
reset => reset,
d_in => din,
load_data => ctc_counter_3_we,
clk_trg => trg3,
d_out => ctc_counter_3_do,
zc_to => open,
int_pulse => ctc_counter_3_int
);
end struct;