github.com/Gehstock.Mist_FPGA
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Attack Force

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Marcel
2024-08-09 15:46:12 +02:00
parent 5e53b5bbac
commit d11a5507ef
31 changed files with 3556 additions and 0 deletions
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3
Arcade_MiST/Gremlin VicDual Hardware/rtl/games.v
View File

@@ -45,6 +45,9 @@ localparam GAME_SUBHUNT = 20;
localparam GAME_TRANQUILIZERGUN = 21;
localparam GAME_WANTED = 22;
localparam GAME_DEPTHCHARGE = 23;
localparam GAME_DEPTHCHARGEO = 24;
// Per game DIP setting constants for simulation
// - Alpha Fighter + Head On
localparam DIP_ALPHAFIGHTER_HEADON_LIVES_3 = 1'd0;

30
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/AttackForce.qpf Normal file
View File

@@ -0,0 +1,30 @@
# -------------------------------------------------------------------------- #
#
# Copyright (C) 1991-2013 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
# functions, and any output files from any of the foregoing
# (including device programming or simulation files), and any
# associated documentation or information are expressly subject
# to the terms and conditions of the Altera Program License
# Subscription Agreement, Altera MegaCore Function License
# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
# programming logic devices manufactured by Altera and sold by
# Altera or its authorized distributors. Please refer to the
# applicable agreement for further details.
#
# -------------------------------------------------------------------------- #
#
# Quartus II 64-Bit
# Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
# Date created = 14:26:51 August 09, 2024
#
# -------------------------------------------------------------------------- #
QUARTUS_VERSION = "13.1"
DATE = "14:26:51 August 09, 2024"
# Revisions
PROJECT_REVISION = "AttackForce"

187
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/AttackForce.qsf Normal file
View File

@@ -0,0 +1,187 @@
# -------------------------------------------------------------------------- #
#
# Copyright (C) 1991-2013 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
# functions, and any output files from any of the foregoing
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# without limitation, that your use is for the sole purpose of
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# Altera or its authorized distributors. Please refer to the
# applicable agreement for further details.
#
# -------------------------------------------------------------------------- #
#
# Quartus II 64-Bit
# Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
# Date created = 15:41:52 August 09, 2024
#
# -------------------------------------------------------------------------- #
#
# Notes:
#
# 1) The default values for assignments are stored in the file:
# AttackForce_assignment_defaults.qdf
# If this file doesn't exist, see file:
# assignment_defaults.qdf
#
# 2) Altera recommends that you do not modify this file. This
# file is updated automatically by the Quartus II software
# and any changes you make may be lost or overwritten.
#
# -------------------------------------------------------------------------- #
# Project-Wide Assignments
# ========================
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 13.1
set_global_assignment -name PROJECT_CREATION_TIME_DATE "21:27:39 NOVEMBER 20, 2017"
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
set_global_assignment -name SMART_RECOMPILE ON
set_global_assignment -name SYSTEMVERILOG_FILE rtl/AttackForce_mist.sv
set_global_assignment -name VHDL_FILE rtl/invaders.vhd
set_global_assignment -name VHDL_FILE rtl/mw8080.vhd
set_global_assignment -name VHDL_FILE rtl/invaders_audio.vhd
set_global_assignment -name SYSTEMVERILOG_FILE rtl/AttackForce_memory.sv
set_global_assignment -name VHDL_FILE rtl/sprom.vhd
set_global_assignment -name VHDL_FILE rtl/spram.vhd
set_global_assignment -name VHDL_FILE rtl/pll.vhd
set_global_assignment -name VHDL_FILE rtl/roms/attackfcu/egs7.vhd
set_global_assignment -name VHDL_FILE rtl/roms/attackfcu/egs6.vhd
set_global_assignment -name VHDL_FILE rtl/roms/attackfcu/egs4.vhd
set_global_assignment -name VHDL_FILE rtl/roms/attackfcu/egs3.vhd
set_global_assignment -name VHDL_FILE rtl/roms/attackfcu/egs2.vhd
set_global_assignment -name VHDL_FILE rtl/roms/attackfcu/egs1.vhd
set_global_assignment -name VHDL_FILE rtl/roms/attackfcu/egs0.vhd
set_global_assignment -name VHDL_FILE rtl/roms/a30a.vhd
set_global_assignment -name VHDL_FILE rtl/roms/a39a.vhd
set_global_assignment -name VHDL_FILE rtl/roms/a37a.vhd
set_global_assignment -name VHDL_FILE rtl/roms/a36a.vhd
set_global_assignment -name VHDL_FILE rtl/roms/a33a.vhd
set_global_assignment -name VHDL_FILE rtl/roms/a32a.vhd
set_global_assignment -name VHDL_FILE rtl/roms/a31a.vhd
set_global_assignment -name QIP_FILE ../../../common/mist/mist.qip
set_global_assignment -name QIP_FILE ../../../common/CPU/T80/T80.qip
# Pin & Location Assignments
# ==========================
set_location_assignment PIN_7 -to LED
set_location_assignment PIN_54 -to CLOCK_27
set_location_assignment PIN_144 -to VGA_R[5]
set_location_assignment PIN_143 -to VGA_R[4]
set_location_assignment PIN_142 -to VGA_R[3]
set_location_assignment PIN_141 -to VGA_R[2]
set_location_assignment PIN_137 -to VGA_R[1]
set_location_assignment PIN_135 -to VGA_R[0]
set_location_assignment PIN_133 -to VGA_B[5]
set_location_assignment PIN_132 -to VGA_B[4]
set_location_assignment PIN_125 -to VGA_B[3]
set_location_assignment PIN_121 -to VGA_B[2]
set_location_assignment PIN_120 -to VGA_B[1]
set_location_assignment PIN_115 -to VGA_B[0]
set_location_assignment PIN_114 -to VGA_G[5]
set_location_assignment PIN_113 -to VGA_G[4]
set_location_assignment PIN_112 -to VGA_G[3]
set_location_assignment PIN_111 -to VGA_G[2]
set_location_assignment PIN_110 -to VGA_G[1]
set_location_assignment PIN_106 -to VGA_G[0]
set_location_assignment PIN_136 -to VGA_VS
set_location_assignment PIN_119 -to VGA_HS
set_location_assignment PIN_65 -to AUDIO_L
set_location_assignment PIN_80 -to AUDIO_R
set_location_assignment PIN_105 -to SPI_DO
set_location_assignment PIN_88 -to SPI_DI
set_location_assignment PIN_126 -to SPI_SCK
set_location_assignment PIN_127 -to SPI_SS2
set_location_assignment PIN_91 -to SPI_SS3
set_location_assignment PIN_13 -to CONF_DATA0
set_location_assignment PLL_1 -to "pll:pll|altpll:altpll_component"
# Classic Timing Assignments
# ==========================
set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
set_global_assignment -name TIMEQUEST_MULTICORNER_ANALYSIS ON
# Analysis & Synthesis Assignments
# ================================
set_global_assignment -name FAMILY "Cyclone III"
set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144
set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8
set_global_assignment -name TOP_LEVEL_ENTITY AttackForce_mist
# Fitter Assignments
# ==================
set_global_assignment -name DEVICE EP3C25E144C8
set_global_assignment -name ERROR_CHECK_FREQUENCY_DIVISOR 1
set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"
set_global_assignment -name CYCLONEIII_CONFIGURATION_SCHEME "PASSIVE SERIAL"
set_global_assignment -name CRC_ERROR_OPEN_DRAIN OFF
set_global_assignment -name FORCE_CONFIGURATION_VCCIO ON
set_global_assignment -name CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_DATA0_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_DATA1_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_FLASH_NCE_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_DCLK_AFTER_CONFIGURATION "USE AS REGULAR IO"
# EDA Netlist Writer Assignments
# ==============================
set_global_assignment -name EDA_SIMULATION_TOOL "<None>"
# Assembler Assignments
# =====================
set_global_assignment -name USE_CONFIGURATION_DEVICE OFF
set_global_assignment -name GENERATE_RBF_FILE ON
# SignalTap II Assignments
# ========================
set_global_assignment -name ENABLE_SIGNALTAP ON
set_global_assignment -name USE_SIGNALTAP_FILE output_files/stp3.stp
# Power Estimation Assignments
# ============================
set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW"
set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)"
# Advanced I/O Timing Assignments
# ===============================
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -rise
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -fall
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -rise
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -fall
# start EDA_TOOL_SETTINGS(eda_simulation)
# ---------------------------------------
# EDA Netlist Writer Assignments
# ==============================
set_global_assignment -name EDA_OUTPUT_DATA_FORMAT NONE -section_id eda_simulation
# end EDA_TOOL_SETTINGS(eda_simulation)
# -------------------------------------
# ------------------------------
# start ENTITY(AttackForce_mist)
# start DESIGN_PARTITION(Top)
# ---------------------------
# Incremental Compilation Assignments
# ===================================
set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
# end DESIGN_PARTITION(Top)
# -------------------------
# end ENTITY(AttackForce_mist)
# ----------------------------
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top

126
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/AttackForce.sdc Normal file
View File

@@ -0,0 +1,126 @@
## Generated SDC file "vectrex_MiST.out.sdc"
## Copyright (C) 1991-2013 Altera Corporation
## Your use of Altera Corporation's design tools, logic functions
## and other software and tools, and its AMPP partner logic
## functions, and any output files from any of the foregoing
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## associated documentation or information are expressly subject
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## without limitation, that your use is for the sole purpose of
## programming logic devices manufactured by Altera and sold by
## Altera or its authorized distributors. Please refer to the
## applicable agreement for further details.
## VENDOR "Altera"
## PROGRAM "Quartus II"
## VERSION "Version 13.1.0 Build 162 10/23/2013 SJ Web Edition"
## DATE "Sun Jun 24 12:53:00 2018"
##
## DEVICE "EP3C25E144C8"
##
# Clock constraints
# Automatically constrain PLL and other generated clocks
derive_pll_clocks -create_base_clocks
# Automatically calculate clock uncertainty to jitter and other effects.
derive_clock_uncertainty
# tsu/th constraints
# tco constraints
# tpd constraints
#**************************************************************
# Time Information
#**************************************************************
set_time_format -unit ns -decimal_places 3
#**************************************************************
# Create Clock
#**************************************************************
create_clock -name {SPI_SCK} -period 41.666 -waveform { 20.8 41.666 } [get_ports {SPI_SCK}]
#**************************************************************
# Create Generated Clock
#**************************************************************
#**************************************************************
# Set Clock Latency
#**************************************************************
#**************************************************************
# Set Clock Uncertainty
#**************************************************************
#**************************************************************
# Set Input Delay
#**************************************************************
set_input_delay -add_delay -clock_fall -clock [get_clocks {CLOCK_27}] 1.000 [get_ports {CLOCK_27}]
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {CONF_DATA0}]
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_DI}]
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SCK}]
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SS2}]
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SS3}]
#**************************************************************
# Set Output Delay
#**************************************************************
set_output_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_DO}]
set_output_delay -add_delay -clock_fall -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] 1.000 [get_ports {AUDIO_L}]
set_output_delay -add_delay -clock_fall -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] 1.000 [get_ports {AUDIO_R}]
set_output_delay -add_delay -clock_fall -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] 1.000 [get_ports {LED}]
set_output_delay -add_delay -clock_fall -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[1]}] 1.000 [get_ports {VGA_*}]
#**************************************************************
# Set Clock Groups
#**************************************************************
set_clock_groups -asynchronous -group [get_clocks {SPI_SCK}] -group [get_clocks {pll|altpll_component|auto_generated|pll1|clk[*]}]
#**************************************************************
# Set False Path
#**************************************************************
#**************************************************************
# Set Multicycle Path
#**************************************************************
set_multicycle_path -to {VGA_*[*]} -setup 2
set_multicycle_path -to {VGA_*[*]} -hold 1
#**************************************************************
# Set Maximum Delay
#**************************************************************
#**************************************************************
# Set Minimum Delay
#**************************************************************
#**************************************************************
# Set Input Transition
#**************************************************************

21
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/README.txt Normal file
View File

@@ -0,0 +1,21 @@
---------------------------------------------------------------------------------
--
-- Arcade: Attack Force port to MiST
-- 24 May 2021
--
---------------------------------------------------------------------------------
--
-- Midway 8080 Hardware
-- Audio based on work by Paul Walsh.
-- Audio and scan converter by MikeJ.
---------------------------------------------------------------------------------
--
--
-- Keyboard inputs :
--
-- ESC : Start
-- Joystick/Keyboard : Movement
---------------------------------------------------------------------------------
ToDo: Sound

15
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/clean.bat Normal file
View File

@@ -0,0 +1,15 @@
@echo off
del /s *.bak
del /s *.orig
del /s *.rej
rmdir /s /q db
rmdir /s /q incremental_db
rmdir /s /q output_files
rmdir /s /q simulation
rmdir /s /q greybox_tmp
del PLLJ_PLLSPE_INFO.txt
del *.qws
del *.ppf
del *.qip
del *.ddb
pause

122
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/AttackForce_memory.sv Normal file
View File

@@ -0,0 +1,122 @@
module AttackForce_memory(
input Clock,
input RW_n,
input [15:0]Addr,
input [15:0]Ram_Addr,
output [7:0]Ram_out,
input [7:0]Ram_in,
output [7:0]Rom_out
);
`ifdef unencrypted
wire [9:0] Addr_enc = Addr[9:0]
`else
wire [9:0] Addr_enc = {Addr[8],Addr[9],Addr[7:0]}
`endif;
wire [7:0]rom_data_0;
wire [7:0]rom_data_1;
wire [7:0]rom_data_2;
wire [7:0]rom_data_3;
wire [7:0]rom_data_4;
wire [7:0]rom_data_5;
wire [7:0]rom_data_6;
`ifdef unencrypted
egs0 rom0(
`else
a30a rom0(
`endif
.clk(Clock),
.addr(Addr_enc[9:0]),
.data(rom_data_0)
);
`ifdef unencrypted
egs1 rom1(
`else
a36a rom1(
`endif
.clk(Clock),
.addr(Addr_enc[9:0]),
.data(rom_data_1)
);
`ifdef unencrypted
egs2 rom2(
`else
a31a rom2(
`endif
.clk(Clock),
.addr(Addr_enc[9:0]),
.data(rom_data_2)
);
`ifdef unencrypted
egs3 rom3(
`else
a37a rom3(
`endif
.clk(Clock),
.addr(Addr_enc[9:0]),
.data(rom_data_3)
);
`ifdef unencrypted
egs4 rom4(
`else
a32a rom4(
`endif
.clk(Clock),
.addr(Addr_enc[9:0]),
.data(rom_data_4)
);
`ifdef unencrypted
egs6 rom5(
`else
a33a rom5(
`endif
.clk(Clock),
.addr(Addr_enc[9:0]),
.data(rom_data_5)
);
`ifdef unencrypted
egs7 rom6(
`else
a39a rom6(
`endif
.clk(Clock),
.addr(Addr_enc[9:0]),
.data(rom_data_6)
);
always @(Addr, rom_data_0, rom_data_1, rom_data_2, rom_data_3, rom_data_4, rom_data_5, rom_data_6) begin
Rom_out = 8'b00000000;
case (Addr[14:10])
5'b00000 : Rom_out = rom_data_0;
5'b00001 : Rom_out = rom_data_1; //0000 0100 0000 0000 0400
5'b00010 : Rom_out = rom_data_2; //0000 1000 0000 0000 0800
5'b00011 : Rom_out = rom_data_3; //0000 1100 0000 0000 0C00
5'b00100 : Rom_out = rom_data_4; //0001 0000 0000 0000 1000
5'b00110 : Rom_out = rom_data_5; //0001 1000 0000 0000 1800
5'b00111 : Rom_out = rom_data_6; //0001 1100 0000 0000 1C00
default : Rom_out = 8'b00000000;
endcase
end
spram #(
.addr_width_g(13),
.data_width_g(8))
u_ram0(
.address(Ram_Addr[12:0]),
.clken(1'b1),
.clock(Clock),
.data(Ram_in),
.wren(~RW_n),
.q(Ram_out)
);
endmodule

195
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/AttackForce_mist.sv Normal file
View File

@@ -0,0 +1,195 @@
`define unencrypted
module AttackForce_mist(
output LED,
output [5:0] VGA_R,
output [5:0] VGA_G,
output [5:0] VGA_B,
output VGA_HS,
output VGA_VS,
output AUDIO_L,
output AUDIO_R,
input SPI_SCK,
output SPI_DO,
input SPI_DI,
input SPI_SS2,
input SPI_SS3,
input CONF_DATA0,
input CLOCK_27
);
`include "rtl\build_id.v"
localparam CONF_STR = {
"AttackFC;;",
"O34,Scanlines,Off,25%,50%,75%;",
"O6,Joystick swap,Off,On;",
"T0,Reset;",
"V,v1.20.",`BUILD_DATE
};
wire [1:0] scanlines = status[4:3];
wire rotate = 0;
wire joyswap = status[6];
assign LED = 1;
assign AUDIO_R = AUDIO_L;
wire clk_sys, clk_vid;
wire pll_locked;
pll pll
(
.inclk0(CLOCK_27),
.areset(),
.c0(clk_sys),
.c1(clk_vid)
);
wire [63:0] status;
wire [1:0] buttons;
wire [1:0] switches;
wire [31:0] joystick_0,joystick_1;
wire scandoublerD;
wire ypbpr;
wire no_csync;
wire key_pressed;
wire [7:0] key_code;
wire key_strobe;
wire [7:0] audio;
wire hsync,vsync;
wire hs, vs;
wire r,g,b;
wire [15:0]RAB;
wire [15:0]AD;
wire [7:0]RDB;
wire [7:0]RWD;
wire [7:0]IB;
wire [5:0]SoundCtrl3;
wire [5:0]SoundCtrl5;
wire Rst_n_s;
wire RWE_n;
wire Video;
wire HSync;
wire VSync;
wire [7:0] GDB0;
wire [7:0] GDB1;
wire [7:0] GDB2;
reg [7:0] sw[8];
invaderst invaderst(
.Rst_n(~(status[0] | buttons[1])),
.Clk(clk_sys),
.ENA(),
`ifdef unencrypted
.GDB1({ 1'b0, m_right, m_left, m_fireA, 3'b000, ~m_coin1}), //attackfcu
`else
.GDB0(~{ m_coin1, 4'b0000, m_fireA, m_left, m_right}), //attackfc
`endif
.RDB(RDB),
.IB(IB),
.RWD(RWD),
.RAB(RAB),
.AD(AD),
.SoundCtrl3(SoundCtrl3),
.SoundCtrl5(SoundCtrl5),
.Rst_n_s(Rst_n_s),
.RWE_n(RWE_n),
.Video(Video),
.HSync(hs),
.VSync(vs)
);
AttackForce_memory AttackForce_memory (
.Clock(clk_sys),
.RW_n(RWE_n),
.Addr(AD),
.Ram_Addr(RAB),
.Ram_out(RDB),
.Ram_in(RWD),
.Rom_out(IB)
);
invaders_audio invaders_audio (
.Clk(clk_sys),
.S1(SoundCtrl3),
.S2(SoundCtrl5),
.Aud(audio)
);
mist_video #(.COLOR_DEPTH(1)) mist_video(
.clk_sys(clk_vid),
.SPI_SCK(SPI_SCK),
.SPI_SS3(SPI_SS3),
.SPI_DI(SPI_DI),
.R(Video),
.G(Video),
.B(1'b0),
.HSync(hs),
.VSync(vs),
.VGA_R(VGA_R),
.VGA_G(VGA_G),
.VGA_B(VGA_B),
.VGA_VS(VGA_VS),
.VGA_HS(VGA_HS),
.rotate({1'b0,rotate}),
.scandoubler_disable(scandoublerD),
.scanlines(scanlines),
.ce_divider(1'b0),
.ypbpr(ypbpr),
.no_csync(no_csync)
);
user_io #(
.STRLEN(($size(CONF_STR)>>3)))
user_io(
.clk_sys (clk_sys ),
.conf_str (CONF_STR ),
.SPI_CLK (SPI_SCK ),
.SPI_SS_IO (CONF_DATA0 ),
.SPI_MISO (SPI_DO ),
.SPI_MOSI (SPI_DI ),
.buttons (buttons ),
.switches (switches ),
.scandoubler_disable (scandoublerD ),
.ypbpr (ypbpr ),
.no_csync (no_csync ),
.key_strobe (key_strobe ),
.key_pressed (key_pressed ),
.key_code (key_code ),
.joystick_0 (joystick_0 ),
.joystick_1 (joystick_1 ),
.status (status )
);
dac #(
.c_bits(8))
dac (
.clk_i(clk_sys),
.res_n_i(1),
.dac_i(audio),
.dac_o(AUDIO_L)
);
wire m_up, m_down, m_left, m_right, m_fireA, m_fireB, m_fireC, m_fireD, m_fireE, m_fireF;
wire m_up2, m_down2, m_left2, m_right2, m_fire2A, m_fire2B, m_fire2C, m_fire2D, m_fire2E, m_fire2F;
wire m_tilt, m_coin1, m_coin2, m_coin3, m_coin4, m_one_player, m_two_players, m_three_players, m_four_players;
arcade_inputs inputs (
.clk ( clk_sys ),
.key_strobe ( key_strobe ),
.key_pressed ( key_pressed ),
.key_code ( key_code ),
.joystick_0 ( joystick_0 ),
.joystick_1 ( joystick_1 ),
.rotate ( rotate ),
.orientation ( 2'b00 ),
.joyswap ( joyswap ),
.oneplayer ( 1'b0 ),
.controls ( {m_tilt, m_coin4, m_coin3, m_coin2, m_coin1, m_four_players, m_three_players, m_two_players, m_one_player} ),
.player1 ( {m_fireF, m_fireE, m_fireD, m_fireC, m_fireB, m_fireA, m_up, m_down, m_left, m_right} ),
.player2 ( {m_fire2F, m_fire2E, m_fire2D, m_fire2C, m_fire2B, m_fire2A, m_up2, m_down2, m_left2, m_right2} )
);
endmodule

35
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/build_id.tcl Normal file
View File

@@ -0,0 +1,35 @@
# ================================================================================
#
# Build ID Verilog Module Script
# Jeff Wiencrot - 8/1/2011
#
# Generates a Verilog module that contains a timestamp,
# from the current build. These values are available from the build_date, build_time,
# physical_address, and host_name output ports of the build_id module in the build_id.v
# Verilog source file.
#
# ================================================================================
proc generateBuildID_Verilog {} {
# Get the timestamp (see: http://www.altera.com/support/examples/tcl/tcl-date-time-stamp.html)
set buildDate [ clock format [ clock seconds ] -format %y%m%d ]
set buildTime [ clock format [ clock seconds ] -format %H%M%S ]
# Create a Verilog file for output
set outputFileName "rtl/build_id.v"
set outputFile [open $outputFileName "w"]
# Output the Verilog source
puts $outputFile "`define BUILD_DATE \"$buildDate\""
puts $outputFile "`define BUILD_TIME \"$buildTime\""
close $outputFile
# Send confirmation message to the Messages window
post_message "Generated build identification Verilog module: [pwd]/$outputFileName"
post_message "Date: $buildDate"
post_message "Time: $buildTime"
}
# Comment out this line to prevent the process from automatically executing when the file is sourced:
generateBuildID_Verilog

13
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/gun.sv Normal file
View File

@@ -0,0 +1,13 @@
module gun(
input clk,
input gun1up,
input gun1dw,
input gun2up,
input gun2dw,
output [2:0] gun1out,
output [2:0] gun2out
);
//0x06, 0x02, 0x00, 0x04, 0x05, 0x01, 0x03
wire [6:0]gun[6:0]gun = ()
endmodule

250
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/invaders.vhd Normal file
View File

@@ -0,0 +1,250 @@
-- Space Invaders core logic
-- 9.984MHz clock
--
-- Version : 0242
--
-- Copyright (c) 2002 Daniel Wallner (jesus@opencores.org)
--
-- All rights reserved
--
-- Redistribution and use in source and synthezised forms, with or without
-- modification, are permitted provided that the following conditions are met:
--
-- Redistributions of source code must retain the above copyright notice,
-- this list of conditions and the following disclaimer.
--
-- Redistributions in synthesized form must reproduce the above copyright
-- notice, this list of conditions and the following disclaimer in the
-- documentation and/or other materials provided with the distribution.
--
-- Neither the name of the author nor the names of other contributors may
-- be used to endorse or promote products derived from this software without
-- specific prior written permission.
--
-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE
-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
-- POSSIBILITY OF SUCH DAMAGE.
--
-- Please report bugs to the author, but before you do so, please
-- make sure that this is not a derivative work and that
-- you have the latest version of this file.
--
-- The latest version of this file can be found at:
-- http://www.fpgaarcade.com
--
-- Limitations :
--
-- File history :
--
-- 0241 : First release
--
-- 0242 : Cleaned up reset logic
--
-- 0300 : MikeJ tidyup for audio release
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.NUMERIC_STD.ALL;
entity invaderst is
port(
Rst_n : in std_logic;
Clk : in std_logic;
ENA : out std_logic;
Coin : in std_logic;
GDB0 : in std_logic_vector(7 downto 0);
GDB1 : in std_logic_vector(7 downto 0);
GDB2 : in std_logic_vector(7 downto 0);
RDB : in std_logic_vector(7 downto 0);
IB : in std_logic_vector(7 downto 0);
RWD : out std_logic_vector(7 downto 0);
RAB : out std_logic_vector(12 downto 0);
AD : out std_logic_vector(15 downto 0);
SoundCtrl3 : out std_logic_vector(5 downto 0);
SoundCtrl5 : out std_logic_vector(5 downto 0);
Rst_n_s : out std_logic;
RWE_n : out std_logic;
Video : out std_logic;
HSync : out std_logic;
VSync : out std_logic
);
end invaderst;
architecture rtl of invaderst is
component mw8080
port(
Rst_n : in std_logic;
Clk : in std_logic;
ENA : out std_logic;
RWE_n : out std_logic;
RDB : in std_logic_vector(7 downto 0);
RAB : out std_logic_vector(12 downto 0);
Sounds : out std_logic_vector(7 downto 0);
Ready : out std_logic;
GDB : in std_logic_vector(7 downto 0);
IB : in std_logic_vector(7 downto 0);
DB : out std_logic_vector(7 downto 0);
AD : out std_logic_vector(15 downto 0);
Status : out std_logic_vector(7 downto 0);
Systb : out std_logic;
Int : out std_logic;
Hold_n : in std_logic;
IntE : out std_logic;
DBin_n : out std_logic;
Vait : out std_logic;
HldA : out std_logic;
Sample : out std_logic;
Wr : out std_logic;
Video : out std_logic;
HSync : out std_logic;
VSync : out std_logic);
end component;
signal S : std_logic_vector(7 downto 0);
signal GDB : std_logic_vector(7 downto 0);
signal DB : std_logic_vector(7 downto 0);
signal Sounds : std_logic_vector(7 downto 0);
signal AD_i : std_logic_vector(15 downto 0);
signal PortWr : std_logic_vector(6 downto 2);
signal EA : std_logic_vector(2 downto 0);
signal D5 : std_logic_vector(15 downto 0);
signal WD_Cnt : unsigned(7 downto 0);
signal Sample : std_logic;
signal Rst_n_s_i : std_logic;
signal Gun1 : std_logic_vector(3 downto 0);
signal Gun2 : std_logic_vector(3 downto 0);
signal GunUp1_d : std_logic;
signal GunDown1_d : std_logic;
signal GunUp2_d : std_logic;
signal GunDown2_d : std_logic;
signal state1 : unsigned(2 downto 0);
signal state2 : unsigned(2 downto 0);
begin
Rst_n_s <= Rst_n_s_i;
RWD <= DB;
AD <= AD_i;
-- no Watchdog
process (Rst_n, Clk)
variable Rst_n_r : std_logic;
begin
if Rst_n = '0' then
Rst_n_r := '0';
Rst_n_s_i <= '0';
elsif Clk'event and Clk = '1' then
Rst_n_s_i <= Rst_n_r;
-- if WD_Cnt = 255 then
-- Rst_n_s_i <= '0';
-- end if;
Rst_n_r := '1';
end if;
end process;
process (Rst_n_s_i, Clk)
variable Old_S0 : std_logic;
begin
if Rst_n_s_i = '0' then
-- WD_Cnt <= (others => '0');
Old_S0 := '1';
elsif Clk'event and Clk = '1' then
-- if Sounds(0) = '1' and Old_S0 = '0' then
-- WD_Cnt <= WD_Cnt + 1;
-- end if;
-- if PortWr(6) = '1' then
-- WD_Cnt <= (others => '0');
-- end if;
Old_S0 := Sounds(0);
end if;
end process;
u_mw8080: mw8080
port map(
Rst_n => Rst_n_s_i,
Clk => Clk,
ENA => ENA,
RWE_n => RWE_n,
RDB => RDB,
IB => IB,
RAB => RAB,
Sounds => Sounds,
Ready => open,
GDB => GDB,
DB => DB,
AD => AD_i,
Status => open,
Systb => open,
Int => open,
Hold_n => '1',
IntE => open,
DBin_n => open,
Vait => open,
HldA => open,
Sample => Sample,
Wr => open,
Video => Video,
HSync => HSync,
VSync => VSync);
with AD_i(9 downto 8) select
GDB <= GDB0 when "00",
GDB1 when "01",
-- GDB2 when "10",
S when others;
PortWr(2) <= '1' when AD_i(10 downto 8) = "010" and Sample = '1' else '0';
PortWr(3) <= '1' when AD_i(10 downto 8) = "011" and Sample = '1' else '0';
PortWr(4) <= '1' when AD_i(10 downto 8) = "100" and Sample = '1' else '0';
PortWr(5) <= '1' when AD_i(10 downto 8) = "101" and Sample = '1' else '0';
PortWr(6) <= '1' when AD_i(10 downto 8) = "110" and Sample = '1' else '0';
process (Rst_n_s_i, Clk)
variable OldSample : std_logic;
begin
if Rst_n_s_i = '0' then
D5 <= (others => '0');
EA <= (others => '0');
SoundCtrl3 <= (others => '0');
SoundCtrl5 <= (others => '0');
OldSample := '0';
elsif Clk'event and Clk = '1' then
if PortWr(2) = '1' then
EA <= DB(2 downto 0);
end if;
if PortWr(3) = '1' then
SoundCtrl3 <= DB(5 downto 0);
end if;
if PortWr(4) = '1' and OldSample = '0' then
D5(15 downto 8) <= DB;
D5(7 downto 0) <= D5(15 downto 8);
end if;
if PortWr(5) = '1' then
SoundCtrl5 <= DB(5 downto 0);
end if;
OldSample := Sample;
end if;
end process;
with EA select
S <= D5(15 downto 8) when "000",
D5(14 downto 7) when "001",
D5(13 downto 6) when "010",
D5(12 downto 5) when "011",
D5(11 downto 4) when "100",
D5(10 downto 3) when "101",
D5( 9 downto 2) when "110",
D5( 8 downto 1) when others;
end;

496
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/invaders_audio.vhd Normal file
View File

@@ -0,0 +1,496 @@
-- Version : 0300
-- The latest version of this file can be found at:
-- http://www.fpgaarcade.com
-- minor tidy up by MikeJ
-------------------------------------------------------------------------------
-- Company:
-- Engineer: PaulWalsh
--
-- Create Date: 08:45:29 11/04/05
-- Design Name:
-- Module Name: Invaders Audio
-- Project Name: Space Invaders
-- Target Device:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
--------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity invaders_audio is
Port (
Clk : in std_logic;
S1 : in std_logic_vector(5 downto 0);
S2 : in std_logic_vector(5 downto 0);
Aud : out std_logic_vector(7 downto 0)
);
end;
--* Port 3: (S1)
--* bit 0=UFO (repeats)
--* bit 1=Shot
--* bit 2=Base hit
--* bit 3=Invader hit
--* bit 4=Bonus base
--*
--* Port 5: (S2)
--* bit 0=Fleet movement 1
--* bit 1=Fleet movement 2
--* bit 2=Fleet movement 3
--* bit 3=Fleet movement 4
--* bit 4=UFO 2
architecture Behavioral of invaders_audio is
signal ClkDiv : unsigned(10 downto 0) := (others => '0');
signal ClkDiv2 : std_logic_vector(7 downto 0) := (others => '0');
signal Clk7680_ena : std_logic;
signal Clk480_ena : std_logic;
signal Clk240_ena : std_logic;
signal Clk60_ena : std_logic;
signal s1_t1 : std_logic_vector(5 downto 0);
signal s2_t1 : std_logic_vector(5 downto 0);
signal tempsum : std_logic_vector(7 downto 0);
signal vco_cnt : std_logic_vector(3 downto 0);
signal TriDir1 : std_logic;
signal Fnum : std_logic_vector(3 downto 0);
signal comp : std_logic;
signal SS : std_logic;
signal TrigSH : std_logic;
signal SHCnt : std_logic_vector(8 downto 0);
signal SH : std_logic_vector(7 downto 0);
signal SauHit : std_logic_vector(8 downto 0);
signal SHitTri : std_logic_vector(5 downto 0);
signal TrigIH : std_logic;
signal IHDir : std_logic;
signal IHDir1 : std_logic;
signal IHCnt : std_logic_vector(8 downto 0);
signal IH : std_logic_vector(7 downto 0);
signal InHit : std_logic_vector(8 downto 0);
signal IHitTri : std_logic_vector(5 downto 0);
signal TrigEx : std_logic;
signal Excnt : std_logic_vector(9 downto 0);
signal ExShift : std_logic_vector(15 downto 0);
signal Ex : std_logic_vector(2 downto 0);
signal Explo : std_logic;
signal TrigMis : std_logic;
signal MisShift : std_logic_vector(15 downto 0);
signal MisCnt : std_logic_vector(8 downto 0);
signal miscnt1 : unsigned(7 downto 0);
signal Mis : std_logic_vector(2 downto 0);
signal Missile : std_logic;
signal EnBG : std_logic;
signal BGFnum : std_logic_vector(7 downto 0);
signal BGCnum : std_logic_vector(7 downto 0);
signal bg_cnt : unsigned(7 downto 0);
signal BG : std_logic;
begin
-- do a crude addition of all sound samples
p_audio_mix : process
variable IHVol : std_logic_vector(6 downto 0);
variable SHVol : std_logic_vector(6 downto 0);
begin
wait until rising_edge(Clk);
IHVol(6 downto 0) := InHit(6 downto 0) and IH(6 downto 0);
SHVol(6 downto 0) := SauHit(6 downto 0) and SH(6 downto 0);
tempsum(7 downto 0) <= ('0' & IHVol) + ('0' & SHVol);
Aud(7) <= tempsum (7);
Aud(6) <= tempsum (6) xor (Mis(2) and Missile) xor (Ex(2) and Explo) xor BG;
Aud(5) <= tempsum (5) xor (Mis(1) and Missile) xor (Ex(1) and Explo) xor SS;
Aud(4) <= tempsum (4) xor (Mis(0) and Missile) xor (Ex(0) and Explo);
Aud(3 downto 0) <= tempsum (3 downto 0);
end process;
p_clkdiv : process
begin
wait until rising_edge(Clk);
Clk7680_ena <= '0';
if ClkDiv = 1277 then
Clk7680_ena <= '1';
ClkDiv <= (others => '0');
else
ClkDiv <= ClkDiv + 1;
end if;
end process;
p_clkdiv2 : process
begin
wait until rising_edge(Clk);
Clk480_ena <= '0';
Clk240_ena <= '0';
Clk60_ena <= '0';
if (Clk7680_ena = '1') then
ClkDiv2 <= ClkDiv2 + 1;
if (ClkDiv2(3 downto 0) = "0000") then
Clk480_ena <= '1';
end if;
if (ClkDiv2(4 downto 0) = "00000") then
Clk240_ena <= '1';
end if;
if (ClkDiv2(7 downto 0) = "00000000") then
Clk60_ena <= '1';
end if;
end if;
end process;
p_delay : process
begin
wait until rising_edge(Clk);
s1_t1 <= S1;
s2_t1 <= S2;
end process;
--*************************Saucer Sound***************************************
-- Implement a VCOscilator: frequency is set using counter end point(Fnum)
p_saucer_vco : process
variable term : std_logic_vector(3 downto 0);
begin
wait until rising_edge(Clk);
term := 8 + Fnum;
if (S1(0) = '1') and (Clk7680_ena = '1') then
if vco_cnt = term then
vco_cnt <= (others => '0');
SS <= not SS;
else
vco_cnt <= vco_cnt + 1;
end if;
end if;
end process;
-- Implement a 5.3Hz trianglular wave LFO control the Variable oscilator
-- this is 6Hz ?? 0123454321
p_saucer_lfo : process
begin
wait until rising_edge(Clk);
if (Clk60_ena = '1') then
if Fnum = 4 then -- 5 -1
Comp <= '1';
elsif Fnum = 1 then -- 0 +1
Comp <= '0';
end if;
if comp = '1' then
Fnum <= Fnum - 1 ;
else
Fnum <= Fnum + 1 ;
end if;
end if;
end process;
--**********************SAUCER HIT Sound**************************
-- Implement a 10Hz saw tooth LFO to control the Saucer Hit VCO
p_saucer_hit_vco : process
begin
wait until rising_edge(Clk);
if (Clk480_ena = '1') then
if SHitTri = 48 then
SHitTri <= "000000";
else
SHitTri <= SHitTri+1;
end if;
end if;
end process;
-- Implement a trianglular wave VCO for Saucer Hit 200Hz to 1kHz approx
p_saucer_hit_lfo : process
begin
wait until rising_edge(Clk);
if (Clk7680_ena = '1') then
if TriDir1 = '1' then
if (SauHit +58 - SHitTri) < 190 + 256 then
SauHit <= SauHit +58 - SHitTri;
else
SauHit <= "110111110";
TriDir1 <= '0';
end if;
else
if (SauHit -58 + SHitTri) > 256 then
SauHit <= SauHit -58 + SHitTri;
else
SauHit <= "100000000";
TriDir1 <= '1';
end if;
end if;
end if;
end process;
-- Implement the ADSR for Saucer Hit Sound
p_saucer_adsr : process
begin
wait until rising_edge(Clk);
if (Clk480_ena = '1') then
if (TrigSH = '1') then
SHCnt <= "100000000";
SH <= "11111111";
elsif (SHCnt(8) = '1') then
SHCnt <= SHCnt + "1";
if SHCnt(7 downto 0) = x"60" then -- 96
SH <= "01111111";
elsif SHCnt(7 downto 0) = x"90" then -- 144
SH <= "00111111";
elsif SHCnt(7 downto 0) = x"C0" then -- 192
SH <= "00000000";
end if;
end if;
end if;
end process;
-- Implement the trigger for The Saucer Hit Sound
p_saucer_hit : process
begin
wait until rising_edge(Clk);
if (S2(4) = '1') and (s2_t1(4) = '0') then -- rising_edge
TrigSH <= '1';
elsif (Clk480_ena = '1') then
TrigSH <= '0';
end if;
end process;
--***********************Invader Hit Sound*****************************
-- Implement a 5Hz Triangular Wave LFO to control the Invaders Hit VCO
p_invader_hit_lfo : process
begin
wait until rising_edge(Clk);
if (Clk480_ena = '1') then
if IHitTri = 48-2 then
IHDir <= '0';
elsif IHitTri =0+2 then
IHDir <= '1';
end if;
if IHDir ='1' then
IHitTri <= IHitTri + 2;
else
IHitTri <= IHitTri - 2;
end if;
end if;
end process;
-- Implement a trianglular wave VCO for Invader Hit 700Hz to 3kHz approx
p_invader_hit_vco : process
begin
wait until rising_edge(Clk);
if (Clk7680_ena = '1') then
if IHDir1 = '1' then
if (InHit +10 + IHitTri) < 110 + 256 then
InHit <= InHit +10 + IHitTri;
else
InHit <= "101101110";
IHDir1 <= '0';
end if;
else
if (InHit -10 - IHitTri) > 256 then
InHit <= InHit -10 - IHitTri;
else
InHit <= "100000000";
IHDir1 <= '1';
end if;
end if;
end if;
end process;
-- Implement the ADSR for Invader Hit Sound
p_invader_adsr : process
begin
wait until rising_edge(Clk);
if (Clk480_ena = '1') then
if (TrigIH = '1') then
IHCnt <= "100000000";
IH <= "11111111";
elsif (IHCnt(8) = '1') then
IHCnt <= IHCnt + "1";
if IHCnt(7 downto 0) = x"14" then -- 20
IH <= "01111111";
elsif IHCnt(7 downto 0) = x"1C" then -- 28
IH <= "11111111";
elsif IHCnt(7 downto 0) = x"30" then -- 48
IH <= "00000000";
end if;
end if;
end if;
end process;
-- Implement the trigger for The Invader Hit Sound
p_invader_hit : process
begin
wait until rising_edge(Clk);
if (S1(3) = '1') and (s1_t1(3) = '0') then -- rising_edge
TrigIH <= '1';
elsif (Clk480_ena = '1') then
TrigIH <= '0';
end if;
end process;
--***********************Explosion*****************************
-- Implement a Pseudo Random Noise Generator
p_explosion_pseudo : process
begin
wait until rising_edge(Clk);
if (Clk480_ena = '1') then
if (ExShift = x"0000") then
ExShift <= "0000000010101001";
else
ExShift(0) <= Exshift(14) xor ExShift(15);
ExShift(15 downto 1) <= ExShift (14 downto 0);
end if;
end if;
end process;
Explo <= ExShift(0);
p_explosion_adsr : process
begin
wait until rising_edge(Clk);
if (Clk480_ena = '1') then
if (TrigEx = '1') then
ExCnt <= "1000000000";
Ex <= "100";
elsif (ExCnt(9) = '1') then
ExCnt <= ExCnt + "1";
if ExCnt(8 downto 0) = '0' & x"64" then -- 100
Ex <= "010";
elsif ExCnt(8 downto 0) = '0' & x"c8" then -- 200
Ex <= "001";
elsif ExCnt(8 downto 0) = '1' & x"2c" then -- 300
Ex <= "000";
end if;
end if;
end if;
end process;
-- Implement the trigger for The Explosion Sound
p_explosion_trig : process
begin
wait until rising_edge(Clk);
if (S1(2) = '1') and (s1_t1(2) = '0') then -- rising_edge
TrigEx <= '1';
elsif (Clk480_ena = '1') then
TrigEx <= '0';
end if;
end process;
--***********************Missile*****************************
-- Implement a Pseudo Random Noise Generator
p_missile_pseudo : process
begin
wait until rising_edge(Clk);
if (Clk7680_ena = '1') then
if (MisShift = x"0000") then
MisShift <= "0000000010101001";
else
MisShift(0) <= MisShift(14) xor MisShift(15);
MisShift(15 downto 1) <= MisShift (14 downto 0);
end if;
miscnt1 <= miscnt1 + 20 + unsigned(MisShift(2 downto 0));
if miscnt1 > 60 then
miscnt1 <= "00000000";
Missile <= not Missile;
end if;
end if;
end process;
-- Implement the ADSR for The Missile Sound
p_missile_adsr : process
begin
wait until rising_edge(Clk);
if (Clk480_ena = '1') then
if (TrigMis = '1') then
MisCnt <= "100000000";
Mis <= "100";
elsif (MisCnt(8) = '1') then
MisCnt <= MisCnt + "1";
if MisCnt(7 downto 0) = x"4b" then -- 75
Mis <= "010";
elsif MisCnt(7 downto 0) = x"70" then -- 112
Mis <= "001";
elsif MisCnt(7 downto 0) = x"96" then -- 150
Mis <= "000";
end if;
end if;
end if;
end process;
-- Implement the trigger for The Missile Sound
p_missile_trig : process
begin
wait until rising_edge(Clk);
if (S1(1) = '1') and (s1_t1(1) = '0') then -- rising_edge
TrigMis <= '1';
elsif (Clk480_ena = '1') then
TrigMis <= '0';
end if;
end process;
-- ******************************** Background invader moving tones **************************
EnBG <= S2(0) or S2(1) or S2(2) or S2(3);
with S2(3 downto 0) select
BGFnum <= x"66" when "0001",
x"74" when "0010",
x"7C" when "0100",
x"87" when "1000",
x"87" when others;
with S2(3 downto 0) select
BGCnum <= x"33" when "0001",
x"3A" when "0010",
x"3E" when "0100",
x"43" when "1000",
x"43" when others;
-- Implement a Variable Oscilator: set frequency using counter mid(Cnum) and end points(Fnum)
p_background : process
begin
wait until rising_edge(Clk);
if (Clk7680_ena = '1') then
if EnBG = '0' then
bg_cnt <= x"00";
BG <= '0';
else
bg_cnt <= bg_cnt + 1;
if bg_cnt = unsigned(BGfnum) then
bg_cnt <= x"00";
BG <= '0';
elsif bg_cnt=unsigned(BGCnum) then
BG <='1';
end if;
end if;
end if;
end process;
end Behavioral;

336
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/mw8080.vhd Normal file
View File

@@ -0,0 +1,336 @@
-- Midway 8080 main board
-- 9.984MHz Clock
--
-- Version : 0242
--
-- Copyright (c) 2002 Daniel Wallner (jesus@opencores.org)
--
-- All rights reserved
--
-- Redistribution and use in source and synthezised forms, with or without
-- modification, are permitted provided that the following conditions are met:
--
-- Redistributions of source code must retain the above copyright notice,
-- this list of conditions and the following disclaimer.
--
-- Redistributions in synthesized form must reproduce the above copyright
-- notice, this list of conditions and the following disclaimer in the
-- documentation and/or other materials provided with the distribution.
--
-- Neither the name of the author nor the names of other contributors may
-- be used to endorse or promote products derived from this software without
-- specific prior written permission.
--
-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
-- PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE
-- LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
-- CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
-- CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
-- POSSIBILITY OF SUCH DAMAGE.
--
-- Please report bugs to the author, but before you do so, please
-- make sure that this is not a derivative work and that
-- you have the latest version of this file.
--
-- The latest version of this file can be found at:
-- http://www.fpgaarcade.com
--
-- Limitations :
--
-- File history :
--
-- 0241 : First release
--
-- 0242 : Removed the ROM
--
-- 0300 : MikeJ tidyup for audio release
--
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
entity mw8080 is
port(
Rst_n : in std_logic;
Clk : in std_logic;
ENA : out std_logic;
RWE_n : out std_logic;
RDB : in std_logic_vector(7 downto 0);
RAB : out std_logic_vector(12 downto 0);
Sounds : out std_logic_vector(7 downto 0);
Ready : out std_logic;
GDB : in std_logic_vector(7 downto 0);
IB : in std_logic_vector(7 downto 0);
DB : out std_logic_vector(7 downto 0);
AD : out std_logic_vector(15 downto 0);
Status : out std_logic_vector(7 downto 0);
Systb : out std_logic;
Int : out std_logic;
Hold_n : in std_logic;
IntE : out std_logic;
DBin_n : out std_logic;
Vait : out std_logic;
HldA : out std_logic;
Sample : out std_logic;
Wr : out std_logic;
Video : out std_logic;
HSync : out std_logic;
VSync : out std_logic);
end mw8080;
architecture struct of mw8080 is
component T8080se
generic(
Mode : integer := 2;
T2Write : integer := 0);
port(
RESET_n : in std_logic;
CLK : in std_logic;
CLKEN : in std_logic;
READY : in std_logic;
HOLD : in std_logic;
INT : in std_logic;
INTE : out std_logic;
DBIN : out std_logic;
SYNC : out std_logic;
VAIT : out std_logic;
HLDA : out std_logic;
WR_n : out std_logic;
A : out std_logic_vector(15 downto 0);
DI : in std_logic_vector(7 downto 0);
DO : out std_logic_vector(7 downto 0));
end component;
signal Ready_i : std_logic;
signal Hold : std_logic;
signal IntTrig : std_logic;
signal IntTrigOld : std_logic;
signal Int_i : std_logic;
signal IntE_i : std_logic;
signal DBin : std_logic;
signal Sync : std_logic;
signal Wr_n, Rd_n : std_logic;
signal ClkEnCnt : unsigned(2 downto 0);
signal Status_i : std_logic_vector(7 downto 0);
signal A : std_logic_vector(15 downto 0);
signal ISel : std_logic_vector(1 downto 0);
signal DI : std_logic_vector(7 downto 0);
signal DO : std_logic_vector(7 downto 0);
signal RR : std_logic_vector(9 downto 0);
signal VidEn : std_logic;
signal CntD5 : unsigned(3 downto 0); -- Horizontal counter / 320
signal CntE5 : unsigned(4 downto 0); -- Horizontal counter 2
signal CntE6 : unsigned(3 downto 0); -- Vertical counter / 262
signal CntE7 : unsigned(4 downto 0); -- Vertical counter 2
signal Shift : std_logic_vector(7 downto 0);
begin
ENA <= ClkEnCnt(2);
Status <= Status_i;
Ready <= Ready_i;
DB <= DO;
Systb <= Sync;
Int <= Int_i;
Hold <= not Hold_n;
IntE <= IntE_i;
DBin_n <= not DBin;
Sample <= not Wr_n and Status_i(4);
Wr <= not Wr_n;
AD <= A;
Sounds(0) <= CntE7(3);
Sounds(1) <= CntE7(2);
Sounds(2) <= CntE7(1);
Sounds(3) <= CntE7(0);
Sounds(4) <= CntE6(3);
Sounds(5) <= CntE6(2);
Sounds(6) <= CntE6(1);
Sounds(7) <= CntE6(0);
IntTrig <= (not CntE7(2) nand CntE7(3)) nand not CntE7(4);
ISel(0) <= Status_i(0) nor (Status_i(6) nor A(13));
ISel(1) <= Status_i(0) nor Status_i(6);
with ISel select
DI <= "110" & CntE7(2) & not CntE7(2) & "111" when "00",
GDB when "01",
IB when "10",
RR(7 downto 0) when others;
RWE_n <= Wr_n or not (RR(8) xor RR(9)) or not CntD5(2);
RAB <= A(12 downto 0) when CntD5(2) = '1' else
std_logic_vector(CntE7(3 downto 0) & CntE6(3 downto 0) & CntE5(3 downto 0) & CntD5(3));
u_8080: T8080se
generic map (
Mode => 2,
T2Write => 1)
port map (
RESET_n => Rst_n,
CLK => Clk,
CLKEN => ClkEnCnt(2),
READY => Ready_i,
HOLD => Hold,
INT => Int_i,
INTE => IntE_i,
DBIN => DBin,
SYNC => Sync,
VAIT => Vait,
HLDA => HLDA,
WR_n => Wr_n,
A => A,
DI => DI,
DO => DO);
-- Clock enables
process (Rst_n, Clk)
begin
if Rst_n = '0' then
ClkEnCnt <= "000";
VidEn <= '0';
elsif Clk'event and Clk = '1' then
VidEn <= not VidEn;
if ClkEnCnt = 4 then
ClkEnCnt <= "000";
else
ClkEnCnt <= ClkEnCnt + 1;
end if;
end if;
end process;
-- Glue
process (Rst_n, Clk)
variable OldASEL : std_logic;
begin
if Rst_n = '0' then
Status_i <= (others => '0');
IntTrigOld <= '0';
Int_i <= '0';
OldASEL := '0';
Ready_i <= '0';
RR <= (others => '0');
elsif Clk'event and Clk = '1' then
-- E3
-- Interrupt
IntTrigOld <= IntTrig;
if Status_i(0) = '1' then
Int_i <= '0';
elsif IntTrigOld = '0' and IntTrig = '1' then
Int_i <= IntE_i;
end if;
-- D7
-- Status register
if Sync = '1' then
Status_i <= DO;
end if;
-- A3, C3, E3
-- RAM register/ready logic
if Sync = '1' and A(13) = '1' then
Ready_i <= '0';
elsif Ready_i = '1' then
Ready_i <= '1';
else
Ready_i <= RR(9);
end if;
if Sync = '1' and A(13) = '1' then
RR <= (others => '0');
elsif (CntD5(2) = '1' and OldASEL = '0') or -- ASEL pos edge
(CntD5(2) = '0' and OldASEL = '1' and RR(8) = '1') then -- ASEL neg edge
RR(7 downto 0) <= RDB;
RR(8) <= '1';
RR(9) <= RR(8);
end if;
OldASEL := CntD5(2);
end if;
end process;
-- Video counters
process (Rst_n, Clk)
begin
if Rst_n = '0' then
CntD5 <= (others => '0');
CntE5 <= (others => '0');
CntE6 <= (others => '0');
CntE7 <= (others => '0');
elsif Clk'event and Clk = '1' then
if VidEn = '1' then
CntD5 <= CntD5 + 1;
if CntD5 = 15 then
CntE5 <= CntE5 + 1;
if CntE5(3 downto 0) = 15 then
if CntE5(4) = '0' then
CntE5 <= "11100";
CntE6 <= CntE6 + 1;
if CntE6 = 15 then
CntE7 <= CntE7 + 1;
if CntE7(3 downto 0) = 15 then
if CntE7(4) = '0' then
CntE6 <= "1010";
CntE7 <= "11101";
else
CntE7 <= "00010";
end if;
end if;
end if;
end if;
else
end if;
end if;
end if;
end if;
end process;
-- Video shift register
process (Rst_n, Clk)
begin
if Rst_n = '0' then
Shift <= (others => '0');
Video <= '0';
elsif Clk'event and Clk = '1' then
if VidEn = '1' then
if CntE7(4) = '0' and CntE5(4) = '0' and CntD5(2 downto 0) = "011" then
Shift(7 downto 0) <= RDB(7 downto 0);
else
Shift(6 downto 0) <= Shift(7 downto 1);
Shift(7) <= '0';
end if;
Video <= Shift(0);
end if;
end if;
end process;
-- Sync
process (Rst_n, Clk)
begin
if Rst_n = '0' then
HSync <= '1';
VSync <= '1';
elsif Clk'event and Clk = '1' then
if VidEn = '1' then
if CntE5(4) = '1' and CntE5(1 downto 0) = "10" then
HSync <= '0';
else
HSync <= '1';
end if;
if CntE7(4) = '1' and CntE7(0) = '0' and CntE6(3 downto 2) = "11" then
VSync <= '0';
else
VSync <= '1';
end if;
end if;
end if;
end process;
end;

4
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/pll.qip Normal file
View File

@@ -0,0 +1,4 @@
set_global_assignment -name IP_TOOL_NAME "ALTPLL"
set_global_assignment -name IP_TOOL_VERSION "13.1"
set_global_assignment -name VHDL_FILE [file join $::quartus(qip_path) "pll.vhd"]
set_global_assignment -name MISC_FILE [file join $::quartus(qip_path) "pll.ppf"]

382
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/pll.vhd Normal file
View File

@@ -0,0 +1,382 @@
-- megafunction wizard: %ALTPLL%
-- GENERATION: STANDARD
-- VERSION: WM1.0
-- MODULE: altpll
-- ============================================================
-- File Name: pll.vhd
-- Megafunction Name(s):
-- altpll
--
-- Simulation Library Files(s):
-- altera_mf
-- ============================================================
-- ************************************************************
-- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
--
-- 13.1.4 Build 182 03/12/2014 Patches 4.26 SJ Web Edition
-- ************************************************************
--Copyright (C) 1991-2014 Altera Corporation
--Your use of Altera Corporation's design tools, logic functions
--and other software and tools, and its AMPP partner logic
--functions, and any output files from any of the foregoing
--(including device programming or simulation files), and any
--associated documentation or information are expressly subject
--to the terms and conditions of the Altera Program License
--Subscription Agreement, Altera MegaCore Function License
--Agreement, or other applicable license agreement, including,
--without limitation, that your use is for the sole purpose of
--programming logic devices manufactured by Altera and sold by
--Altera or its authorized distributors. Please refer to the
--applicable agreement for further details.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY altera_mf;
USE altera_mf.all;
ENTITY pll IS
PORT
(
inclk0 : IN STD_LOGIC := '0';
c0 : OUT STD_LOGIC ;
c1 : OUT STD_LOGIC
);
END pll;
ARCHITECTURE SYN OF pll IS
SIGNAL sub_wire0 : STD_LOGIC_VECTOR (4 DOWNTO 0);
SIGNAL sub_wire1 : STD_LOGIC ;
SIGNAL sub_wire2 : STD_LOGIC ;
SIGNAL sub_wire3 : STD_LOGIC ;
SIGNAL sub_wire4 : STD_LOGIC_VECTOR (1 DOWNTO 0);
SIGNAL sub_wire5_bv : BIT_VECTOR (0 DOWNTO 0);
SIGNAL sub_wire5 : STD_LOGIC_VECTOR (0 DOWNTO 0);
COMPONENT altpll
GENERIC (
bandwidth_type : STRING;
clk0_divide_by : NATURAL;
clk0_duty_cycle : NATURAL;
clk0_multiply_by : NATURAL;
clk0_phase_shift : STRING;
clk1_divide_by : NATURAL;
clk1_duty_cycle : NATURAL;
clk1_multiply_by : NATURAL;
clk1_phase_shift : STRING;
compensate_clock : STRING;
inclk0_input_frequency : NATURAL;
intended_device_family : STRING;
lpm_hint : STRING;
lpm_type : STRING;
operation_mode : STRING;
pll_type : STRING;
port_activeclock : STRING;
port_areset : STRING;
port_clkbad0 : STRING;
port_clkbad1 : STRING;
port_clkloss : STRING;
port_clkswitch : STRING;
port_configupdate : STRING;
port_fbin : STRING;
port_inclk0 : STRING;
port_inclk1 : STRING;
port_locked : STRING;
port_pfdena : STRING;
port_phasecounterselect : STRING;
port_phasedone : STRING;
port_phasestep : STRING;
port_phaseupdown : STRING;
port_pllena : STRING;
port_scanaclr : STRING;
port_scanclk : STRING;
port_scanclkena : STRING;
port_scandata : STRING;
port_scandataout : STRING;
port_scandone : STRING;
port_scanread : STRING;
port_scanwrite : STRING;
port_clk0 : STRING;
port_clk1 : STRING;
port_clk2 : STRING;
port_clk3 : STRING;
port_clk4 : STRING;
port_clk5 : STRING;
port_clkena0 : STRING;
port_clkena1 : STRING;
port_clkena2 : STRING;
port_clkena3 : STRING;
port_clkena4 : STRING;
port_clkena5 : STRING;
port_extclk0 : STRING;
port_extclk1 : STRING;
port_extclk2 : STRING;
port_extclk3 : STRING;
width_clock : NATURAL
);
PORT (
clk : OUT STD_LOGIC_VECTOR (4 DOWNTO 0);
inclk : IN STD_LOGIC_VECTOR (1 DOWNTO 0)
);
END COMPONENT;
BEGIN
sub_wire5_bv(0 DOWNTO 0) <= "0";
sub_wire5 <= To_stdlogicvector(sub_wire5_bv);
sub_wire2 <= sub_wire0(1);
sub_wire1 <= sub_wire0(0);
c0 <= sub_wire1;
c1 <= sub_wire2;
sub_wire3 <= inclk0;
sub_wire4 <= sub_wire5(0 DOWNTO 0) & sub_wire3;
altpll_component : altpll
GENERIC MAP (
bandwidth_type => "AUTO",
clk0_divide_by => 1125,
clk0_duty_cycle => 50,
clk0_multiply_by => 416,
clk0_phase_shift => "0",
clk1_divide_by => 1125,
clk1_duty_cycle => 50,
clk1_multiply_by => 832,
clk1_phase_shift => "0",
compensate_clock => "CLK0",
inclk0_input_frequency => 37037,
intended_device_family => "Cyclone III",
lpm_hint => "CBX_MODULE_PREFIX=pll",
lpm_type => "altpll",
operation_mode => "NORMAL",
pll_type => "AUTO",
port_activeclock => "PORT_UNUSED",
port_areset => "PORT_UNUSED",
port_clkbad0 => "PORT_UNUSED",
port_clkbad1 => "PORT_UNUSED",
port_clkloss => "PORT_UNUSED",
port_clkswitch => "PORT_UNUSED",
port_configupdate => "PORT_UNUSED",
port_fbin => "PORT_UNUSED",
port_inclk0 => "PORT_USED",
port_inclk1 => "PORT_UNUSED",
port_locked => "PORT_UNUSED",
port_pfdena => "PORT_UNUSED",
port_phasecounterselect => "PORT_UNUSED",
port_phasedone => "PORT_UNUSED",
port_phasestep => "PORT_UNUSED",
port_phaseupdown => "PORT_UNUSED",
port_pllena => "PORT_UNUSED",
port_scanaclr => "PORT_UNUSED",
port_scanclk => "PORT_UNUSED",
port_scanclkena => "PORT_UNUSED",
port_scandata => "PORT_UNUSED",
port_scandataout => "PORT_UNUSED",
port_scandone => "PORT_UNUSED",
port_scanread => "PORT_UNUSED",
port_scanwrite => "PORT_UNUSED",
port_clk0 => "PORT_USED",
port_clk1 => "PORT_USED",
port_clk2 => "PORT_UNUSED",
port_clk3 => "PORT_UNUSED",
port_clk4 => "PORT_UNUSED",
port_clk5 => "PORT_UNUSED",
port_clkena0 => "PORT_UNUSED",
port_clkena1 => "PORT_UNUSED",
port_clkena2 => "PORT_UNUSED",
port_clkena3 => "PORT_UNUSED",
port_clkena4 => "PORT_UNUSED",
port_clkena5 => "PORT_UNUSED",
port_extclk0 => "PORT_UNUSED",
port_extclk1 => "PORT_UNUSED",
port_extclk2 => "PORT_UNUSED",
port_extclk3 => "PORT_UNUSED",
width_clock => 5
)
PORT MAP (
inclk => sub_wire4,
clk => sub_wire0
);
END SYN;
-- ============================================================
-- CNX file retrieval info
-- ============================================================
-- Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"
-- Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"
-- Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "1"
-- Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"
-- Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"
-- Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"
-- Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"
-- Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"
-- Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"
-- Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "0"
-- Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"
-- Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"
-- Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"
-- Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"
-- Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"
-- Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "8"
-- Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "27"
-- Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "27"
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-- Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "9.984000"
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "19.968000"
-- Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
-- Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
-- Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
-- Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "0"
-- Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"
-- Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"
-- Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"
-- Retrieval info: PRIVATE: INCLK0_FREQ_EDIT STRING "27.000"
-- Retrieval info: PRIVATE: INCLK0_FREQ_UNIT_COMBO STRING "MHz"
-- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "100.000"
-- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT_CHANGED STRING "1"
-- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_CHANGED STRING "1"
-- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_COMBO STRING "MHz"
-- Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
-- Retrieval info: PRIVATE: INT_FEEDBACK__MODE_RADIO STRING "1"
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-- Retrieval info: PRIVATE: LONG_SCAN_RADIO STRING "1"
-- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE STRING "Not Available"
-- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"
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-- Retrieval info: PRIVATE: MIG_DEVICE_SPEED_GRADE STRING "Any"
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-- Retrieval info: PRIVATE: MIRROR_CLK1 STRING "0"
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-- Retrieval info: PRIVATE: OUTPUT_FREQ1 STRING "19.96800000"
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-- Retrieval info: PRIVATE: PHASE_RECONFIG_INPUTS_CHECK STRING "0"
-- Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"
-- Retrieval info: PRIVATE: PHASE_SHIFT1 STRING "0.00000000"
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-- Retrieval info: PRIVATE: PLL_FASTPLL_CHECK NUMERIC "0"
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86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/a30a.vhd Normal file
View File

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begin
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end process;
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86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/a31a.vhd Normal file
View File

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library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity a31a is
port (
clk : in std_logic;
addr : in std_logic_vector(9 downto 0);
data : out std_logic_vector(7 downto 0)
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architecture prom of a31a is
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signal rom_data: rom := (
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X"B7",X"CC",X"4E",X"09",X"3A",X"51",X"20",X"E6",X"01",X"C4",X"71",X"05",X"CD",X"7F",X"07",X"FE",
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X"C3",X"59",X"08",X"76",X"76",X"CD",X"2C",X"07",X"3A",X"51",X"20",X"E6",X"01",X"C9",X"FF",X"FF");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/a32a.vhd Normal file
View File

@@ -0,0 +1,86 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity a32a is
port (
clk : in std_logic;
addr : in std_logic_vector(9 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of a32a is
type rom is array(0 to 1023) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"00",X"38",X"44",X"64",X"54",X"4C",X"44",X"38",X"01",X"10",X"18",X"10",X"10",X"10",X"10",X"38",
X"02",X"38",X"44",X"40",X"20",X"10",X"08",X"7C",X"03",X"7C",X"20",X"10",X"20",X"40",X"44",X"38",
X"04",X"30",X"28",X"24",X"7C",X"20",X"20",X"20",X"05",X"7C",X"04",X"3C",X"40",X"40",X"44",X"38",
X"06",X"30",X"08",X"04",X"3C",X"44",X"44",X"38",X"07",X"7C",X"40",X"20",X"10",X"08",X"08",X"08",
X"08",X"38",X"44",X"44",X"38",X"44",X"44",X"38",X"09",X"38",X"44",X"44",X"78",X"40",X"20",X"18",
X"0A",X"38",X"44",X"44",X"7C",X"44",X"44",X"44",X"0B",X"3C",X"44",X"44",X"3C",X"44",X"44",X"3C",
X"0C",X"38",X"44",X"04",X"04",X"04",X"44",X"38",X"0D",X"1C",X"24",X"44",X"44",X"44",X"24",X"1C",
X"0E",X"7C",X"04",X"04",X"3C",X"04",X"04",X"7C",X"0F",X"7C",X"04",X"04",X"1C",X"04",X"04",X"04",
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X"12",X"38",X"10",X"10",X"10",X"10",X"10",X"38",X"13",X"70",X"20",X"20",X"20",X"20",X"24",X"18",
X"14",X"44",X"24",X"14",X"0C",X"14",X"24",X"44",X"15",X"04",X"04",X"04",X"04",X"04",X"04",X"7C",
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X"C3",X"86",X"12",X"3A",X"E0",X"20",X"FE",X"3D",X"CA",X"90",X"12",X"2A",X"E0",X"20",X"CD",X"E6",
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X"11",X"C3",X"90",X"12",X"3A",X"E0",X"20",X"FE",X"22",X"CA",X"90",X"12",X"2A",X"E0",X"20",X"CD",
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X"20",X"44",X"44",X"44",X"54",X"54",X"54",X"28",X"21",X"44",X"44",X"28",X"10",X"28",X"44",X"44",
X"22",X"44",X"44",X"44",X"28",X"10",X"10",X"10",X"23",X"7C",X"40",X"20",X"10",X"08",X"04",X"7C",
X"24",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"25",X"00",X"00",X"00",X"00",X"00",X"18",X"18",
X"0E",X"07",X"1A",X"77",X"13",X"0D",X"C8",X"D5",X"11",X"20",X"00",X"19",X"D1",X"C3",X"32",X"11",
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86
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Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/a36a.vhd Normal file
View File

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X"01",X"11",X"00",X"1A",X"BE",X"CA",X"AE",X"04",X"EB",X"09",X"EB",X"C3",X"A3",X"04",X"01",X"38",
X"1D",X"09",X"13",X"CD",X"63",X"01",X"E1",X"23",X"3E",X"45",X"BD",X"C8",X"C3",X"9C",X"04",X"2A",
X"47",X"20",X"EB",X"21",X"40",X"20",X"CD",X"5B",X"04",X"21",X"41",X"20",X"E5",X"11",X"0D",X"1F",
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X"06",X"CD",X"EA",X"06",X"2A",X"16",X"20",X"CD",X"E7",X"06",X"CA",X"40",X"06",X"CD",X"EA",X"06",
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X"2A",X"28",X"20",X"CD",X"E7",X"06",X"CA",X"AC",X"06",X"CD",X"0A",X"07",X"2A",X"2A",X"20",X"CD",
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X"2A",X"30",X"20",X"CD",X"E7",X"06",X"CA",X"DC",X"06",X"CD",X"0A",X"07",X"2A",X"32",X"20",X"CD",
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X"3E",X"01",X"32",X"4B",X"20",X"2A",X"49",X"20",X"11",X"00",X"1C",X"CD",X"77",X"00",X"CD",X"26",
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X"7E",X"A0",X"C2",X"5A",X"05",X"CD",X"1F",X"04",X"7E",X"A0",X"C2",X"5A",X"05",X"2A",X"49",X"20",
X"3E",X"3E",X"BC",X"D0",X"3E",X"02",X"C3",X"49",X"07",X"00",X"3E",X"04",X"C3",X"06",X"06",X"06",
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X"00",X"21",X"60",X"20",X"34",X"C3",X"11",X"08",X"AF",X"32",X"50",X"20",X"D3",X"02",X"D3",X"05",
X"D3",X"06",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"C3",X"D5",X"07",X"3E",X"08",X"D3",
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X"07",X"CD",X"65",X"00",X"C3",X"A1",X"07",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"3E",X"04",X"D3",X"06",X"CD",X"C7",X"07",X"00",X"00",X"00",X"AF",X"D3",X"06",X"C9",X"FF",X"FF");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/a37a.vhd Normal file
View File

@@ -0,0 +1,86 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity a37a is
port (
clk : in std_logic;
addr : in std_logic_vector(9 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of a37a is
type rom is array(0 to 1023) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"3A",X"3D",X"20",X"B7",X"CA",X"59",X"08",X"3A",X"09",X"20",X"FE",X"01",X"CA",X"15",X"0C",X"CD",
X"F0",X"03",X"C3",X"59",X"08",X"AF",X"32",X"09",X"20",X"32",X"3D",X"20",X"C3",X"59",X"08",X"3A",
X"4B",X"20",X"B7",X"CA",X"02",X"0B",X"2A",X"49",X"20",X"11",X"00",X"1C",X"CD",X"77",X"00",X"CD",
X"26",X"04",X"CD",X"1F",X"04",X"0D",X"C2",X"2F",X"0C",X"AF",X"32",X"4B",X"20",X"C3",X"02",X"0B",
X"7C",X"E6",X"1F",X"FE",X"17",X"C8",X"C3",X"CE",X"03",X"AF",X"32",X"08",X"20",X"C3",X"B2",X"09",
X"2A",X"0A",X"22",X"EB",X"CD",X"77",X"00",X"3A",X"08",X"22",X"D3",X"07",X"2A",X"06",X"22",X"CD",
X"A3",X"01",X"CD",X"9A",X"0C",X"C2",X"5F",X"0C",X"C9",X"3A",X"08",X"22",X"D3",X"07",X"2A",X"0A",
X"22",X"EB",X"CD",X"77",X"00",X"2A",X"06",X"22",X"CD",X"D2",X"01",X"CD",X"9A",X"0C",X"C2",X"78",
X"0C",X"3A",X"08",X"22",X"3C",X"E6",X"07",X"CA",X"8E",X"0C",X"32",X"08",X"22",X"C9",X"AF",X"32",
X"08",X"22",X"2A",X"06",X"22",X"23",X"22",X"06",X"22",X"C9",X"D5",X"11",X"1F",X"00",X"19",X"D1",
X"0D",X"C9",X"21",X"02",X"31",X"CD",X"C1",X"0C",X"21",X"03",X"31",X"CD",X"C1",X"0C",X"21",X"04",
X"31",X"CD",X"C1",X"0C",X"21",X"05",X"31",X"CD",X"C1",X"0C",X"21",X"06",X"31",X"CD",X"C1",X"0C",
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X"CD",X"63",X"01",X"21",X"06",X"38",X"11",X"AE",X"1B",X"CD",X"63",X"01",X"21",X"15",X"38",X"11",
X"AE",X"1B",X"CD",X"63",X"01",X"C9",X"AF",X"D3",X"02",X"D3",X"06",X"CD",X"C8",X"0C",X"3E",X"55",
X"2A",X"06",X"22",X"CD",X"C7",X"0A",X"AF",X"32",X"09",X"20",X"32",X"3D",X"20",X"D3",X"06",X"C3",
X"C5",X"0F",X"3D",X"32",X"50",X"22",X"C3",X"EB",X"18",X"11",X"00",X"1B",X"CD",X"63",X"01",X"C9",
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X"63",X"01",X"CD",X"D2",X"0E",X"C3",X"20",X"0E",X"CD",X"1A",X"07",X"CD",X"1A",X"07",X"CD",X"1A",
X"07",X"CD",X"1A",X"07",X"CD",X"1A",X"07",X"CD",X"D0",X"0F",X"D3",X"05",X"C9",X"FE",X"01",X"CA",
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X"6F",X"22",X"06",X"22",X"0E",X"0D",X"AF",X"77",X"CD",X"CA",X"0E",X"C2",X"26",X"0D",X"D3",X"05",
X"CD",X"29",X"07",X"CD",X"FE",X"18",X"CD",X"74",X"0E",X"3A",X"51",X"20",X"E6",X"01",X"CA",X"4F",
X"0D",X"2A",X"0A",X"22",X"EB",X"2A",X"0C",X"22",X"22",X"0A",X"22",X"EB",X"22",X"0C",X"22",X"3A",
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X"C1",X"0E",X"DB",X"00",X"1F",X"D2",X"B5",X"0E",X"1F",X"D2",X"BB",X"0E",X"00",X"00",X"00",X"CD",
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X"0D",X"CD",X"F0",X"03",X"3A",X"09",X"20",X"FE",X"02",X"CA",X"E5",X"0D",X"C3",X"AD",X"0E",X"CD",
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86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/a39a.vhd Normal file
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X"10",X"1C",X"CD",X"63",X"01",X"21",X"1A",X"28",X"22",X"18",X"20",X"11",X"10",X"1C",X"CD",X"63",
X"01",X"21",X"1C",X"28",X"22",X"1A",X"20",X"11",X"10",X"1C",X"CD",X"63",X"01",X"21",X"C2",X"25",
X"22",X"1C",X"20",X"CD",X"6A",X"01",X"21",X"C4",X"25",X"22",X"1E",X"20",X"CD",X"6A",X"01",X"21",
X"C6",X"25",X"22",X"20",X"20",X"CD",X"6A",X"01",X"21",X"D8",X"29",X"22",X"22",X"20",X"11",X"4C",
X"1C",X"CD",X"63",X"01",X"21",X"DA",X"29",X"22",X"24",X"20",X"11",X"4C",X"1C",X"CD",X"63",X"01",
X"21",X"DC",X"29",X"22",X"26",X"20",X"11",X"4C",X"1C",X"CD",X"63",X"01",X"21",X"82",X"27",X"22",
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X"9C",X"2B",X"22",X"32",X"20",X"11",X"2E",X"1C",X"CD",X"63",X"01",X"21",X"D6",X"25",X"CD",X"7E",
X"01",X"21",X"C3",X"29",X"CD",X"7E",X"01",X"21",X"D7",X"2D",X"CD",X"7E",X"01",X"21",X"C2",X"31",
X"CD",X"7E",X"01",X"21",X"D8",X"35",X"CD",X"7E",X"01",X"21",X"C2",X"39",X"CD",X"7E",X"01",X"C9",
X"11",X"6A",X"1C",X"CD",X"77",X"00",X"CD",X"42",X"00",X"C9",X"11",X"A6",X"1C",X"CD",X"77",X"00",
X"CD",X"42",X"00",X"C9",X"11",X"88",X"1C",X"CD",X"77",X"00",X"CD",X"42",X"00",X"C9",X"11",X"C4",
X"1C",X"CD",X"77",X"00",X"CD",X"42",X"00",X"C9",X"1A",X"00",X"00",X"00",X"00",X"B6",X"77",X"23",
X"13",X"1A",X"00",X"00",X"00",X"00",X"B6",X"77",X"23",X"13",X"1A",X"00",X"00",X"00",X"00",X"B6",
X"77",X"23",X"13",X"1A",X"00",X"00",X"00",X"00",X"B6",X"77",X"23",X"13",X"AF",X"00",X"00",X"00",
X"00",X"B6",X"77",X"C9",X"1A",X"00",X"00",X"00",X"00",X"2F",X"A6",X"77",X"23",X"13",X"1A",X"00",
X"00",X"00",X"00",X"2F",X"A6",X"77",X"23",X"13",X"1A",X"00",X"00",X"00",X"00",X"2F",X"A6",X"77",
X"23",X"13",X"1A",X"00",X"00",X"00",X"00",X"2F",X"A6",X"77",X"23",X"13",X"AF",X"00",X"00",X"00",
X"00",X"2F",X"A6",X"77",X"C9",X"21",X"4E",X"3D",X"11",X"1A",X"1D",X"CD",X"63",X"01",X"21",X"02",
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X"21",X"19",X"3C",X"11",X"6C",X"1D",X"CD",X"63",X"01",X"C9",X"21",X"2C",X"25",X"11",X"9A",X"1D",
X"CD",X"63",X"01",X"21",X"8C",X"26",X"11",X"CD",X"1D",X"CD",X"63",X"01",X"C9",X"2A",X"0A",X"20",
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X"D8",X"3A",X"08",X"20",X"D3",X"05",X"2A",X"0A",X"20",X"EB",X"CD",X"77",X"00",X"2A",X"06",X"20",
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X"0E",X"05",X"3E",X"07",X"47",X"32",X"35",X"20",X"11",X"36",X"20",X"21",X"48",X"3D",X"7E",X"B7",
X"C2",X"D7",X"03",X"23",X"C3",X"40",X"0C",X"22",X"3D",X"20",X"7E",X"12",X"C5",X"01",X"20",X"00",
X"09",X"C1",X"13",X"05",X"0D",X"C2",X"DA",X"03",X"AF",X"12",X"05",X"C8",X"13",X"C3",X"E8",X"03",
X"11",X"36",X"20",X"2A",X"3D",X"20",X"0E",X"05",X"CD",X"26",X"04",X"CD",X"1F",X"04",X"0D",X"C2");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/attackfcu/egs1.vhd Normal file
View File

@@ -0,0 +1,86 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity egs1 is
port (
clk : in std_logic;
addr : in std_logic_vector(9 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of egs1 is
type rom is array(0 to 1023) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"F8",X"03",X"2A",X"3D",X"20",X"11",X"00",X"FF",X"19",X"22",X"3D",X"20",X"11",X"36",X"20",X"0E",
X"05",X"CD",X"0D",X"0F",X"CD",X"2C",X"04",X"CD",X"1F",X"04",X"0D",X"C2",X"14",X"04",X"C9",X"D5",
X"11",X"20",X"00",X"19",X"D1",X"C9",X"1A",X"2F",X"A6",X"77",X"13",X"C9",X"1A",X"B6",X"77",X"13",
X"C9",X"1A",X"47",X"7E",X"A0",X"C2",X"55",X"04",X"CD",X"1F",X"04",X"7E",X"A0",X"C2",X"55",X"04",
X"CD",X"1F",X"04",X"7E",X"A0",X"C2",X"55",X"04",X"2A",X"3D",X"20",X"3E",X"23",X"BC",X"C0",X"3E",
X"01",X"32",X"09",X"20",X"C9",X"3E",X"02",X"C3",X"00",X"06",X"C9",X"F5",X"C5",X"D5",X"E5",X"EB",
X"01",X"F0",X"D8",X"CD",X"7F",X"04",X"01",X"18",X"FC",X"CD",X"7F",X"04",X"01",X"9C",X"FF",X"CD",
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X"1D",X"09",X"13",X"CD",X"63",X"01",X"E1",X"23",X"3E",X"45",X"BD",X"C8",X"C3",X"CC",X"04",X"3A",
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X"3E",X"3E",X"BC",X"D0",X"3E",X"02",X"C3",X"49",X"07",X"00",X"3E",X"04",X"C3",X"06",X"06",X"06",
X"22",X"21",X"00",X"20",X"AF",X"77",X"BE",X"C2",X"65",X"05",X"23",X"7C",X"B8",X"C2",X"64",X"05",
X"C9",X"D5",X"E5",X"2A",X"04",X"20",X"EB",X"2A",X"0E",X"20",X"22",X"04",X"20",X"EB",X"22",X"0E",
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X"22",X"04",X"20",X"CD",X"97",X"05",X"22",X"0E",X"20",X"3E",X"01",X"32",X"03",X"20",X"AF",X"32",
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X"32",X"09",X"20",X"C3",X"48",X"04",X"32",X"4B",X"20",X"C3",X"4D",X"05",X"FF",X"FF",X"FF",X"FF",
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X"E7",X"06",X"CA",X"28",X"06",X"CD",X"EA",X"06",X"2A",X"14",X"20",X"CD",X"E7",X"06",X"CA",X"34",
X"06",X"CD",X"EA",X"06",X"2A",X"16",X"20",X"CD",X"E7",X"06",X"CA",X"40",X"06",X"CD",X"EA",X"06",
X"2A",X"18",X"20",X"CD",X"E7",X"06",X"CA",X"4C",X"06",X"CD",X"EA",X"06",X"2A",X"1A",X"20",X"CD",
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86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/attackfcu/egs2.vhd Normal file
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X"08",X"22",X"2A",X"06",X"22",X"23",X"22",X"06",X"22",X"C9",X"D5",X"11",X"1F",X"00",X"19",X"D1",
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X"32",X"60",X"20",X"32",X"09",X"20",X"32",X"4B",X"20",X"32",X"3D",X"20",X"00",X"C3",X"98",X"19");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/attackfcu/egs4.vhd Normal file
View File

@@ -0,0 +1,86 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity egs4 is
port (
clk : in std_logic;
addr : in std_logic_vector(9 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of egs4 is
type rom is array(0 to 1023) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"00",X"38",X"44",X"64",X"54",X"4C",X"44",X"38",X"01",X"10",X"18",X"10",X"10",X"10",X"10",X"38",
X"02",X"38",X"44",X"40",X"20",X"10",X"08",X"7C",X"03",X"7C",X"20",X"10",X"20",X"40",X"44",X"38",
X"04",X"30",X"28",X"24",X"7C",X"20",X"20",X"20",X"05",X"7C",X"04",X"3C",X"40",X"40",X"44",X"38",
X"06",X"30",X"08",X"04",X"3C",X"44",X"44",X"38",X"07",X"7C",X"40",X"20",X"10",X"08",X"08",X"08",
X"08",X"38",X"44",X"44",X"38",X"44",X"44",X"38",X"09",X"38",X"44",X"44",X"78",X"40",X"20",X"18",
X"0A",X"38",X"44",X"44",X"7C",X"44",X"44",X"44",X"0B",X"3C",X"44",X"44",X"3C",X"44",X"44",X"3C",
X"0C",X"38",X"44",X"04",X"04",X"04",X"44",X"38",X"0D",X"1C",X"24",X"44",X"44",X"44",X"24",X"1C",
X"0E",X"7C",X"04",X"04",X"3C",X"04",X"04",X"7C",X"0F",X"7C",X"04",X"04",X"1C",X"04",X"04",X"04",
X"10",X"78",X"04",X"04",X"64",X"44",X"44",X"78",X"11",X"44",X"44",X"44",X"7C",X"44",X"44",X"44",
X"12",X"38",X"10",X"10",X"10",X"10",X"10",X"38",X"13",X"70",X"20",X"20",X"20",X"20",X"24",X"18",
X"14",X"44",X"24",X"14",X"0C",X"14",X"24",X"44",X"15",X"04",X"04",X"04",X"04",X"04",X"04",X"7C",
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X"18",X"38",X"44",X"44",X"44",X"44",X"44",X"38",X"19",X"3C",X"44",X"44",X"3C",X"04",X"04",X"04",
X"1A",X"38",X"44",X"44",X"44",X"54",X"24",X"58",X"1B",X"3C",X"44",X"44",X"3C",X"14",X"24",X"44",
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X"1E",X"44",X"44",X"44",X"44",X"44",X"44",X"38",X"1F",X"44",X"44",X"44",X"44",X"44",X"28",X"10",
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X"CD",X"7A",X"11",X"7D",X"12",X"E1",X"D1",X"C1",X"F1",X"C9",X"AF",X"D5",X"5D",X"54",X"3C",X"09",
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X"12",X"21",X"08",X"33",X"11",X"B2",X"20",X"CD",X"34",X"12",X"21",X"08",X"35",X"11",X"C2",X"20",
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86
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/roms/attackfcu/egs6.vhd Normal file
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View File

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entity egs7 is
port (
clk : in std_logic;
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data : out std_logic_vector(7 downto 0)
);
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X"C0",X"00",X"70",X"00",X"F0",X"07",X"30",X"0C",X"F2",X"04",X"FC",X"1B",X"92",X"24",X"A9",X"52",
X"A5",X"4A",X"92",X"25",X"0C",X"18",X"02",X"0E",X"00",X"00",X"00",X"00",X"00",X"00",X"38",X"00",
X"7C",X"00",X"FE",X"FF",X"FE",X"01",X"F8",X"00",X"FE",X"3F",X"FF",X"7F",X"AA",X"2A",X"FF",X"7F",
X"FE",X"3F",X"54",X"15",X"06",X"0E",X"00",X"40",X"01",X"80",X"07",X"00",X"00",X"78",X"03",X"D8",
X"6F",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"A0",X"DF",X"07",X"F4",X"FD",X"05",X"B8",X"DF",
X"0F",X"F6",X"FD",X"0D",X"BC",X"DF",X"0F",X"F7",X"FD",X"0D",X"00",X"00",X"00",X"00",X"00",X"00",
X"FC",X"7E",X"9F",X"DF",X"EF",X"37",X"FC",X"7E",X"BF",X"DF",X"EF",X"37",X"FC",X"7E",X"BF",X"DF",
X"EF",X"37",X"00",X"00",X"00",X"00",X"00",X"00",X"BF",X"DF",X"EF",X"F7",X"FB",X"3D",X"BF",X"DF",
X"EF",X"F7",X"FB",X"3D",X"BF",X"DF",X"EF",X"F7",X"FB",X"3D",X"04",X"14",X"40",X"00",X"00",X"00",
X"40",X"00",X"00",X"00",X"40",X"00",X"00",X"00",X"40",X"00",X"00",X"00",X"40",X"00",X"00",X"00",
X"E0",X"00",X"00",X"00",X"E0",X"00",X"00",X"00",X"E0",X"30",X"00",X"00",X"E0",X"30",X"46",X"00",
X"E0",X"20",X"46",X"00",X"F0",X"3D",X"62",X"00",X"F8",X"B3",X"5E",X"00",X"5A",X"BB",X"C6",X"0F",
X"FE",X"FF",X"EE",X"1F",X"1E",X"FF",X"3F",X"0E",X"4E",X"FE",X"9F",X"1C",X"54",X"FD",X"AF",X"1A",
X"E0",X"00",X"C0",X"01",X"50",X"01",X"A0",X"02",X"40",X"00",X"80",X"00",X"04",X"07",X"9E",X"E3",
X"3C",X"1F",X"41",X"14",X"45",X"01",X"41",X"10",X"45",X"01",X"4E",X"10",X"3D",X"0F",X"50",X"10",
X"15",X"01",X"50",X"14",X"25",X"01",X"8F",X"E3",X"44",X"1F",X"02",X"07",X"44",X"0E",X"44",X"04",
X"44",X"04",X"7C",X"64",X"44",X"04",X"44",X"04",X"44",X"0E",X"07",X"07",X"E0",X"39",X"D1",X"07",
X"27",X"FA",X"1E",X"10",X"44",X"5B",X"80",X"28",X"0A",X"22",X"10",X"44",X"55",X"80",X"28",X"0A",
X"22",X"90",X"7D",X"D5",X"83",X"28",X"7A",X"1E",X"10",X"45",X"51",X"80",X"28",X"0A",X"0A",X"10",
X"45",X"51",X"80",X"48",X"09",X"12",X"E0",X"45",X"D1",X"07",X"87",X"F8",X"22",X"08",X"07",X"17",
X"79",X"DF",X"F3",X"C1",X"71",X"2E",X"02",X"12",X"05",X"41",X"44",X"20",X"8A",X"24",X"02",X"32",
X"05",X"41",X"44",X"20",X"88",X"64",X"02",X"52",X"39",X"CF",X"43",X"20",X"88",X"A4",X"02",X"92",
X"41",X"41",X"41",X"20",X"88",X"24",X"03",X"12",X"41",X"41",X"42",X"20",X"8A",X"24",X"02",X"17",
X"3D",X"5F",X"44",X"C0",X"71",X"2E",X"02",X"04",X"14",X"40",X"00",X"00",X"00",X"40",X"00",X"00",
X"00",X"40",X"00",X"00",X"00",X"40",X"00",X"00",X"00",X"40",X"00",X"00",X"00",X"E0",X"00",X"00",
X"00",X"E0",X"00",X"00",X"00",X"E0",X"30",X"00",X"00",X"E0",X"30",X"46",X"00",X"E0",X"20",X"46",
X"00",X"F0",X"3D",X"62",X"00",X"F8",X"B3",X"5E",X"00",X"5A",X"BB",X"C6",X"0F",X"FE",X"FF",X"EE",
X"1F",X"1E",X"FF",X"3F",X"0E",X"AE",X"FE",X"5F",X"1D",X"44",X"FC",X"8F",X"18",X"F0",X"01",X"E0",
X"03",X"40",X"00",X"80",X"00",X"A0",X"00",X"40",X"01",X"02",X"0E",X"00",X"00",X"00",X"00",X"00",
X"02",X"C0",X"1F",X"00",X"02",X"82",X"0F",X"C5",X"10",X"FE",X"21",X"FC",X"41",X"F0",X"43",X"C0",
X"3F",X"80",X"9F",X"00",X"46",X"E0",X"7F",X"02",X"0E",X"00",X"00",X"00",X"00",X"C0",X"00",X"C0",
X"00",X"70",X"00",X"F0",X"07",X"30",X"0C",X"F2",X"04",X"FC",X"1B",X"92",X"24",X"A5",X"4A",X"A9",
X"52",X"92",X"25",X"0C",X"18",X"02",X"0E",X"00",X"00",X"00",X"00",X"00",X"00",X"38",X"00",X"7C",
X"00",X"FE",X"FF",X"FE",X"01",X"F8",X"00",X"FE",X"3F",X"FF",X"7F",X"54",X"15",X"FE",X"3F",X"FF",
X"7F",X"AA",X"2A",X"02",X"0E",X"00",X"00",X"00",X"00",X"40",X"00",X"F8",X"03",X"40",X"00",X"F0",
X"41",X"08",X"A3",X"84",X"7F",X"82",X"3F",X"C2",X"0F",X"FC",X"03",X"F9",X"01",X"62",X"00",X"FE",
X"07",X"02",X"0E",X"00",X"00",X"00",X"00",X"00",X"03",X"00",X"03",X"00",X"0E",X"E0",X"0F",X"30",
X"0C",X"20",X"4F",X"F8",X"3F",X"24",X"49",X"52",X"A5",X"4A",X"95",X"A4",X"49",X"18",X"30",X"02",
X"0E",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"1C",X"00",X"3E",X"FF",X"7F",X"80",X"7F",X"00",
X"1F",X"F8",X"7F",X"FC",X"FF",X"A8",X"2A",X"FC",X"7F",X"FE",X"FF",X"54",X"55",X"00",X"01",X"0E",
X"38",X"38",X"44",X"44",X"64",X"64",X"54",X"54",X"4C",X"4C",X"44",X"44",X"38",X"38",X"01",X"01",
X"0E",X"10",X"10",X"18",X"18",X"10",X"10",X"10",X"10",X"10",X"10",X"10",X"10",X"38",X"38",X"02",
X"01",X"0E",X"38",X"38",X"44",X"44",X"40",X"40",X"20",X"20",X"10",X"10",X"08",X"08",X"7C",X"7C",
X"03",X"01",X"0E",X"7C",X"7C",X"20",X"20",X"10",X"10",X"20",X"20",X"40",X"40",X"44",X"44",X"38",
X"38",X"04",X"01",X"0E",X"30",X"30",X"28",X"28",X"24",X"24",X"7C",X"7C",X"20",X"20",X"20",X"20",
X"20",X"20",X"05",X"01",X"0E",X"7C",X"7C",X"04",X"04",X"3C",X"3C",X"40",X"40",X"40",X"40",X"44",
X"44",X"38",X"38",X"06",X"01",X"0E",X"30",X"30",X"08",X"08",X"04",X"04",X"3C",X"3C",X"44",X"44",
X"44",X"44",X"38",X"38",X"07",X"01",X"0E",X"7C",X"7C",X"40",X"40",X"20",X"20",X"10",X"10",X"08",
X"08",X"08",X"08",X"08",X"08",X"08",X"01",X"0E",X"38",X"38",X"44",X"44",X"44",X"44",X"38",X"38",
X"44",X"44",X"44",X"44",X"38",X"38",X"09",X"01",X"0E",X"38",X"38",X"44",X"44",X"44",X"44",X"78",
X"78",X"40",X"40",X"20",X"20",X"18",X"18",X"10",X"01",X"6A",X"1C",X"59",X"1E",X"10",X"1C",X"B3",
X"1E",X"1C",X"02",X"A6",X"1C",X"95",X"1E",X"4C",X"1C",X"EF",X"1E",X"28",X"03",X"88",X"1C",X"77",
X"1E",X"2E",X"1C",X"D1",X"1E",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

55
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/spram.vhd Normal file
View File

@@ -0,0 +1,55 @@
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY altera_mf;
USE altera_mf.altera_mf_components.all;
ENTITY spram IS
generic (
addr_width_g : integer := 8;
data_width_g : integer := 8
);
PORT
(
address : IN STD_LOGIC_VECTOR (addr_width_g-1 DOWNTO 0);
clken : IN STD_LOGIC := '1';
clock : IN STD_LOGIC := '1';
data : IN STD_LOGIC_VECTOR (data_width_g-1 DOWNTO 0);
wren : IN STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (data_width_g-1 DOWNTO 0)
);
END spram;
ARCHITECTURE SYN OF spram IS
BEGIN
altsyncram_component : altsyncram
GENERIC MAP (
clock_enable_input_a => "NORMAL",
clock_enable_output_a => "BYPASS",
intended_device_family => "Cyclone III",
lpm_hint => "ENABLE_RUNTIME_MOD=NO",
lpm_type => "altsyncram",
numwords_a => 2**addr_width_g,
operation_mode => "SINGLE_PORT",
outdata_aclr_a => "NONE",
outdata_reg_a => "UNREGISTERED",
power_up_uninitialized => "FALSE",
read_during_write_mode_port_a => "NEW_DATA_NO_NBE_READ",
widthad_a => addr_width_g,
width_a => data_width_g,
width_byteena_a => 1
)
PORT MAP (
address_a => address,
clock0 => clock,
clocken0 => clken,
data_a => data,
wren_a => wren,
q_a => q
);
END SYN;

82
Arcade_MiST/Midway-Taito 8080 Hardware/Attack Force_MiST/rtl/sprom.vhd Normal file
View File

@@ -0,0 +1,82 @@
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY altera_mf;
USE altera_mf.all;
ENTITY sprom IS
GENERIC
(
init_file : string := "";
widthad_a : natural;
width_a : natural := 8;
outdata_reg_a : string := "UNREGISTERED"
);
PORT
(
address : IN STD_LOGIC_VECTOR (widthad_a-1 DOWNTO 0);
clock : IN STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (width_a-1 DOWNTO 0)
);
END sprom;
ARCHITECTURE SYN OF sprom IS
SIGNAL sub_wire0 : STD_LOGIC_VECTOR (width_a-1 DOWNTO 0);
COMPONENT altsyncram
GENERIC (
address_aclr_a : STRING;
clock_enable_input_a : STRING;
clock_enable_output_a : STRING;
init_file : STRING;
intended_device_family : STRING;
lpm_hint : STRING;
lpm_type : STRING;
numwords_a : NATURAL;
operation_mode : STRING;
outdata_aclr_a : STRING;
outdata_reg_a : STRING;
widthad_a : NATURAL;
width_a : NATURAL;
width_byteena_a : NATURAL
);
PORT (
clock0 : IN STD_LOGIC ;
address_a : IN STD_LOGIC_VECTOR (widthad_a-1 DOWNTO 0);
q_a : OUT STD_LOGIC_VECTOR (width_a-1 DOWNTO 0)
);
END COMPONENT;
BEGIN
q <= sub_wire0(width_a-1 DOWNTO 0);
altsyncram_component : altsyncram
GENERIC MAP (
address_aclr_a => "NONE",
clock_enable_input_a => "BYPASS",
clock_enable_output_a => "BYPASS",
init_file => init_file,
intended_device_family => "Cyclone III",
lpm_hint => "ENABLE_RUNTIME_MOD=NO",
lpm_type => "altsyncram",
numwords_a => 2**widthad_a,
operation_mode => "ROM",
outdata_aclr_a => "NONE",
outdata_reg_a => outdata_reg_a,
widthad_a => widthad_a,
width_a => width_a,
width_byteena_a => 1
)
PORT MAP (
clock0 => clock,
address_a => address,
q_a => sub_wire0
);
END SYN;