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Marcel
2020-11-22 19:56:14 +01:00
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46
Arcade_MiST/Konami TimePilot84/README.md Normal file
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@@ -0,0 +1,46 @@
# Time Pilot '84 for [MiSTer](https://github.com/MiSTer-devel/Main_MiSTer/wiki)
An FPGA implementation of Time Pilot '84 by Ace, ElectronAsh, Enforcer, loloC2C and Kitrinx
## Features
- Modelling done with a mix of timing-accurate abstracted logic and chip-level logic modelling
- Keyboard and joystick controls
- CPU09 CPU by John E. Kent with modifications by B. Cuzeau
- T80s CPU by Daniel Wallner with fixes by MikeJ, Sorgelig, and others
- SN76489 sound core by Arnim Laeuger with fixes by Ace and Enforcer
- Fully-tuned audio filters (selectable within the core) including the PCB's switchable low-pass filters
## Installation
Place `*.rbf` into the "_Arcade/cores" folder on your SD card. Then, place `*.mra` into the "_Arcade" folder and ROM files from MAME into "games/mame".
For authentic audio filtering, place the `filters_audio` folder onto the root of the SD card and select one of the two provided filter presets from within the core.
`TP84 Light LPF` simulates the PCB's audio filtering when volume-matched to the core's volume while `TP84 Heavy LPF` simulates the PCB's audio filtering when set as loud as possible before clipping.
### ****ATTENTION****
ROMs are not included. In order to use this arcade core, you must provide the correct ROMs.
To simplify the process, .mra files are provided in the releases folder that specify the required ROMs along with their checksums. The ROM's .zip filename refers to the corresponding file in the M.A.M.E. project.
Please refer to https://github.com/MiSTer-devel/Main_MiSTer/wiki/Arcade-Roms for information on how to setup and use the environment.
Quick reference for folders and file placement:
/_Arcade/<game name>.mra
/_Arcade/cores/<game rbf>.rbf
/games/mame/<mame rom>.zip
/games/hbmame/<hbmame rom>.zip
## Controls
### Keyboard
| Key | Function |
| --- | --- |
| 1 | 1-Player Start |
| 2 | 2-Player Start |
| 5, 6 | Coin |
| 9 | Service Credit |
| Arrow keys | Movement |
| CTRL | Shot |
| ALT | Missile |
## Known Issues
1) Resolution is incorrectly reported as 253x224
2) Some MiSTers may exhibit graphical corruption on sprites - this is currently being investigated

BIN
Arcade_MiST/Konami TimePilot84/Snapshot/TimePilot84.rbf Normal file
View File

Binary file not shown.

31
Arcade_MiST/Konami TimePilot84/TimePilot84.qpf Normal file
View File

@@ -0,0 +1,31 @@
# -------------------------------------------------------------------------- #
#
# Copyright (C) 1991-2013 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
# functions, and any output files from any of the foregoing
# (including device programming or simulation files), and any
# associated documentation or information are expressly subject
# to the terms and conditions of the Altera Program License
# Subscription Agreement, Altera MegaCore Function License
# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
# programming logic devices manufactured by Altera and sold by
# Altera or its authorized distributors. Please refer to the
# applicable agreement for further details.
#
# -------------------------------------------------------------------------- #
#
# Quartus II 64-Bit
# Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
# Date created = 00:21:03 December 03, 2019
#
# -------------------------------------------------------------------------- #
QUARTUS_VERSION = "13.1"
DATE = "00:21:03 December 03, 2019"
# Revisions
PROJECT_REVISION = "TimePilot84"

255
Arcade_MiST/Konami TimePilot84/TimePilot84.qsf Normal file
View File

@@ -0,0 +1,255 @@
# -------------------------------------------------------------------------- #
#
# Copyright (C) 1991-2014 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
# functions, and any output files from any of the foregoing
# (including device programming or simulation files), and any
# associated documentation or information are expressly subject
# to the terms and conditions of the Altera Program License
# Subscription Agreement, Altera MegaCore Function License
# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
# programming logic devices manufactured by Altera and sold by
# Altera or its authorized distributors. Please refer to the
# applicable agreement for further details.
#
# -------------------------------------------------------------------------- #
#
# Quartus II 64-Bit
# Version 13.1.4 Build 182 03/12/2014 SJ Full Version
# Date created = 19:54:12 November 22, 2020
#
# -------------------------------------------------------------------------- #
#
# Notes:
#
# 1) The default values for assignments are stored in the file:
# TimePilot84_assignment_defaults.qdf
# If this file doesn't exist, see file:
# assignment_defaults.qdf
#
# 2) Altera recommends that you do not modify this file. This
# file is updated automatically by the Quartus II software
# and any changes you make may be lost or overwritten.
#
# -------------------------------------------------------------------------- #
# Project-Wide Assignments
# ========================
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
set_global_assignment -name SYSTEMVERILOG_FILE rtl/TimePilot84_MiST.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/TimePilot84.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/TimePilot84_CPU.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/TimePilot84_SND.sv
set_global_assignment -name VHDL_FILE rtl/spram.vhd
set_global_assignment -name VERILOG_FILE rtl/pll.v
set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv
set_global_assignment -name VHDL_FILE rtl/rom/cpu1_rom.vhd
set_global_assignment -name VHDL_FILE rtl/rom/cpu2_rom.vhd
set_global_assignment -name VHDL_FILE rtl/rom/cpu3_rom.vhd
set_global_assignment -name VHDL_FILE rtl/rom/cpu4_rom.vhd
set_global_assignment -name VHDL_FILE rtl/rom/sub_rom.vhd
set_global_assignment -name VHDL_FILE rtl/rom/snd_rom.vhd
set_global_assignment -name VHDL_FILE rtl/rom/char_rom1.vhd
set_global_assignment -name VHDL_FILE rtl/rom/char_rom2.vhd
set_global_assignment -name VHDL_FILE rtl/rom/spr_rom1.vhd
set_global_assignment -name VHDL_FILE rtl/rom/spr_rom2.vhd
set_global_assignment -name VHDL_FILE rtl/rom/spr_rom3.vhd
set_global_assignment -name VHDL_FILE rtl/rom/spr_rom4.vhd
set_global_assignment -name VHDL_FILE rtl/rom/pal_b.vhd
set_global_assignment -name VHDL_FILE rtl/rom/pal_g.vhd
set_global_assignment -name VHDL_FILE rtl/rom/pal_r.vhd
set_global_assignment -name VHDL_FILE rtl/rom/char_lut.vhd
set_global_assignment -name VHDL_FILE rtl/rom/sprite_lut.vhd
set_global_assignment -name QIP_FILE rtl/custom/tp84_custom.qip
set_global_assignment -name QIP_FILE rtl/tp84_sound.qip
set_global_assignment -name QIP_FILE rtl/ttl/tp84_logic.qip
set_global_assignment -name QIP_FILE ../../../Mist_FPGA/common/CPU/T80/T80.qip
set_global_assignment -name QIP_FILE ../../../Mist_FPGA/common/mist/mist.qip
set_global_assignment -name VHDL_FILE ../../../Mist_FPGA/common/CPU/MC6809/cpu09l_128a.vhd
# Pin & Location Assignments
# ==========================
set_location_assignment PIN_7 -to LED
set_location_assignment PIN_54 -to CLOCK_27
set_location_assignment PIN_144 -to VGA_R[5]
set_location_assignment PIN_143 -to VGA_R[4]
set_location_assignment PIN_142 -to VGA_R[3]
set_location_assignment PIN_141 -to VGA_R[2]
set_location_assignment PIN_137 -to VGA_R[1]
set_location_assignment PIN_135 -to VGA_R[0]
set_location_assignment PIN_133 -to VGA_B[5]
set_location_assignment PIN_132 -to VGA_B[4]
set_location_assignment PIN_125 -to VGA_B[3]
set_location_assignment PIN_121 -to VGA_B[2]
set_location_assignment PIN_120 -to VGA_B[1]
set_location_assignment PIN_115 -to VGA_B[0]
set_location_assignment PIN_114 -to VGA_G[5]
set_location_assignment PIN_113 -to VGA_G[4]
set_location_assignment PIN_112 -to VGA_G[3]
set_location_assignment PIN_111 -to VGA_G[2]
set_location_assignment PIN_110 -to VGA_G[1]
set_location_assignment PIN_106 -to VGA_G[0]
set_location_assignment PIN_136 -to VGA_VS
set_location_assignment PIN_119 -to VGA_HS
set_location_assignment PIN_65 -to AUDIO_L
set_location_assignment PIN_80 -to AUDIO_R
set_location_assignment PIN_105 -to SPI_DO
set_location_assignment PIN_88 -to SPI_DI
set_location_assignment PIN_126 -to SPI_SCK
set_location_assignment PIN_127 -to SPI_SS2
set_location_assignment PIN_91 -to SPI_SS3
set_location_assignment PIN_13 -to CONF_DATA0
set_location_assignment PIN_49 -to SDRAM_A[0]
set_location_assignment PIN_44 -to SDRAM_A[1]
set_location_assignment PIN_42 -to SDRAM_A[2]
set_location_assignment PIN_39 -to SDRAM_A[3]
set_location_assignment PIN_4 -to SDRAM_A[4]
set_location_assignment PIN_6 -to SDRAM_A[5]
set_location_assignment PIN_8 -to SDRAM_A[6]
set_location_assignment PIN_10 -to SDRAM_A[7]
set_location_assignment PIN_11 -to SDRAM_A[8]
set_location_assignment PIN_28 -to SDRAM_A[9]
set_location_assignment PIN_50 -to SDRAM_A[10]
set_location_assignment PIN_30 -to SDRAM_A[11]
set_location_assignment PIN_32 -to SDRAM_A[12]
set_location_assignment PIN_83 -to SDRAM_DQ[0]
set_location_assignment PIN_79 -to SDRAM_DQ[1]
set_location_assignment PIN_77 -to SDRAM_DQ[2]
set_location_assignment PIN_76 -to SDRAM_DQ[3]
set_location_assignment PIN_72 -to SDRAM_DQ[4]
set_location_assignment PIN_71 -to SDRAM_DQ[5]
set_location_assignment PIN_69 -to SDRAM_DQ[6]
set_location_assignment PIN_68 -to SDRAM_DQ[7]
set_location_assignment PIN_86 -to SDRAM_DQ[8]
set_location_assignment PIN_87 -to SDRAM_DQ[9]
set_location_assignment PIN_98 -to SDRAM_DQ[10]
set_location_assignment PIN_99 -to SDRAM_DQ[11]
set_location_assignment PIN_100 -to SDRAM_DQ[12]
set_location_assignment PIN_101 -to SDRAM_DQ[13]
set_location_assignment PIN_103 -to SDRAM_DQ[14]
set_location_assignment PIN_104 -to SDRAM_DQ[15]
set_location_assignment PIN_58 -to SDRAM_BA[0]
set_location_assignment PIN_51 -to SDRAM_BA[1]
set_location_assignment PIN_85 -to SDRAM_DQMH
set_location_assignment PIN_67 -to SDRAM_DQML
set_location_assignment PIN_60 -to SDRAM_nRAS
set_location_assignment PIN_64 -to SDRAM_nCAS
set_location_assignment PIN_66 -to SDRAM_nWE
set_location_assignment PIN_59 -to SDRAM_nCS
set_location_assignment PIN_33 -to SDRAM_CKE
set_location_assignment PIN_43 -to SDRAM_CLK
set_location_assignment PLL_1 -to "pll:pll|altpll:altpll_component"
# Classic Timing Assignments
# ==========================
set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
# Analysis & Synthesis Assignments
# ================================
set_global_assignment -name FAMILY "Cyclone III"
set_global_assignment -name TOP_LEVEL_ENTITY TimePilot84_MiST
set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144
set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8
set_global_assignment -name DEVICE_FILTER_PACKAGE TQFP
# Fitter Assignments
# ==================
set_global_assignment -name DEVICE EP3C25E144C8
set_global_assignment -name ENABLE_CONFIGURATION_PINS OFF
set_global_assignment -name ENABLE_NCE_PIN OFF
set_global_assignment -name ENABLE_BOOT_SEL_PIN OFF
set_global_assignment -name CYCLONEIII_CONFIGURATION_SCHEME "PASSIVE SERIAL"
set_global_assignment -name CRC_ERROR_OPEN_DRAIN OFF
set_global_assignment -name FORCE_CONFIGURATION_VCCIO ON
set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"
set_global_assignment -name CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_DATA0_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_DATA1_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_FLASH_NCE_AFTER_CONFIGURATION "USE AS REGULAR IO"
set_global_assignment -name RESERVE_DCLK_AFTER_CONFIGURATION "USE AS REGULAR IO"
# Assembler Assignments
# =====================
set_global_assignment -name GENERATE_RBF_FILE ON
set_global_assignment -name USE_CONFIGURATION_DEVICE OFF
# SignalTap II Assignments
# ========================
set_global_assignment -name ENABLE_SIGNALTAP OFF
set_global_assignment -name USE_SIGNALTAP_FILE output_files/zaxx.stp
# Power Estimation Assignments
# ============================
set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW"
set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)"
# Advanced I/O Timing Assignments
# ===============================
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -rise
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -fall
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -rise
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -fall
# ------------------------------
# start ENTITY(TimePilot84_MiST)
# Pin & Location Assignments
# ==========================
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQ[*]
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_A[*]
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[0]
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[1]
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQMH
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQML
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nRAS
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCAS
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nWE
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCS
set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to SDRAM_DQ[*]
set_instance_assignment -name FAST_INPUT_REGISTER ON -to SDRAM_DQ[*]
# Fitter Assignments
# ==================
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_A[*]
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQ[*]
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_BA[*]
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQML
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQMH
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nRAS
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCAS
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nWE
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCS
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CKE
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CLK
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_R[*]
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_G[*]
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_B[*]
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_HS
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_VS
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_L
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_R
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to SPI_DO
# start DESIGN_PARTITION(Top)
# ---------------------------
# Incremental Compilation Assignments
# ===================================
set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
# end DESIGN_PARTITION(Top)
# -------------------------
# end ENTITY(TimePilot84_MiST)
# ----------------------------

41
Arcade_MiST/Konami TimePilot84/clean.bat Normal file
View File

@@ -0,0 +1,41 @@
@echo off
del /s *.bak
del /s *.orig
del /s *.rej
del /s *~
rmdir /s /q db
rmdir /s /q incremental_db
rmdir /s /q output_files
rmdir /s /q simulation
rmdir /s /q greybox_tmp
rmdir /s /q hc_output
rmdir /s /q .qsys_edit
rmdir /s /q hps_isw_handoff
rmdir /s /q sys\.qsys_edit
rmdir /s /q sys\vip
cd sys
for /d %%i in (*_sim) do rmdir /s /q "%%~nxi"
cd ..
for /d %%i in (*_sim) do rmdir /s /q "%%~nxi"
del build_id.v
del c5_pin_model_dump.txt
del PLLJ_PLLSPE_INFO.txt
del /s *.qws
del /s *.ppf
del /s *.ddb
del /s *.csv
del /s *.cmp
del /s *.sip
del /s *.spd
del /s *.bsf
del /s *.f
del /s *.sopcinfo
del /s *.xml
del *.cdf
del /s new_rtl_netlist
del /s old_rtl_netlist
del sys\vip.qip
del sys\sysmem.qip
del sys\sdram.sv
del sys\ddram.sv
pause

173
Arcade_MiST/Konami TimePilot84/rtl/Filters/audio_iir_filter.v Normal file
View File

@@ -0,0 +1,173 @@
/*MIT License
Copyright (c) 2019 Gregory Hogan (Soltan_G42)
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in all
copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
SOFTWARE.*/
module iir_1st_order
#(
parameter COEFF_WIDTH = 18,
parameter COEFF_SCALE = 15,
parameter DATA_WIDTH = 16,
parameter COUNT_BITS = 10
)
(
input clk,
input reset,
input [COUNT_BITS - 1 : 0] div,
input signed [COEFF_WIDTH - 1 : 0] A2, B1, B2,
input signed [DATA_WIDTH - 1 :0] in,
output [DATA_WIDTH - 1:0] out
);
reg signed [DATA_WIDTH-1:0] x0,x1,y0;
reg signed [DATA_WIDTH + COEFF_WIDTH - 1 : 0] out32;
reg [COUNT_BITS - 1:0] count;
// Usage:
// Design your 1st order iir low/high-pass with a tool that will give you the
// filter coefficients for the difference equation. Filter coefficients can
// be generated in Octave/matlab/scipy using a command similar to
// [B, A] = butter( 1, 3500/(106528/2), 'low') for a 3500 hz 1st order low-pass
// assuming 106528Hz sample rate.
//
// The Matlab output is:
// B = [0.093863 0.093863]
// A = [1.00000 -0.81227]
//
// Then scale coefficients by multiplying by 2^COEFF_SCALE and round to nearest integer
//
// B = [3076 3076]
// A = [32768 -26616]
//
// Discard A(1) because it is assumed 1.0 before scaling
//
// This leaves you with A2 = -26616 , B1 = 3076 , B2 = 3076
// B1 + B2 - A2 should sum to 2^COEFF_SCALE = 32768
//
// Sample frequency is "clk rate/div": for Genesis this is 53.69mhz/504 = 106528hz
//
// COEFF_WIDTH must be at least COEFF_SCALE+1 and must be large enough to
// handle temporary overflow during this computation: out32 <= (B1*x0 + B2*x1) - A2*y0
assign out = y0;
always @ (*) begin
out32 <= (B1*x0 + B2*x1) - A2*y0; //Previous output is y0 not y1
end
always @ (posedge clk) begin
if(reset) begin
count <= 0;
x0 <= 0;
x1 <= 0;
y0 <= 0;
end
else begin
count <= count + 1'd1;
if (count == div - 1) begin
count <= 0;
y0 <= {out32[DATA_WIDTH + COEFF_WIDTH - 1] , out32[COEFF_SCALE + DATA_WIDTH - 2 : COEFF_SCALE]};
x1 <= x0;
x0 <= in;
end
end
end
endmodule //iir_1st_order
module iir_2nd_order
#(
parameter COEFF_WIDTH = 18,
parameter COEFF_SCALE = 14,
parameter DATA_WIDTH = 16,
parameter COUNT_BITS = 10
)
(
input clk,
input reset,
input [COUNT_BITS - 1 : 0] div,
input signed [COEFF_WIDTH - 1 : 0] A2, A3, B1, B2, B3,
input signed [DATA_WIDTH - 1 : 0] in,
output [DATA_WIDTH - 1 : 0] out
);
reg signed [DATA_WIDTH-1 : 0] x0,x1,x2;
reg signed [DATA_WIDTH-1 : 0] y0,y1;
reg signed [(DATA_WIDTH + COEFF_WIDTH - 1) : 0] out32;
reg [COUNT_BITS : 0] count;
// Usage:
// Design your 1st order iir low/high-pass with a tool that will give you the
// filter coefficients for the difference equation. Filter coefficients can
// be generated in Octave/matlab/scipy using a command similar to
// [B, A] = butter( 2, 5000/(48000/2), 'low') for a 5000 hz 2nd order low-pass
// assuming 48000Hz sample rate.
//
// Output is:
// B = [ 0.072231 0.144462 0.072231]
// A = [1.00000 -1.10923 0.39815]
//
// Then scale coefficients by multiplying by 2^COEFF_SCALE and round to nearest integer
// Make sure your coefficients can be stored as a signed number with COEFF_WIDTH bits.
//
// B = [1183 2367 1183]
// A = [16384 -18174 6523]
//
// Discard A(1) because it is assumed 1.0 before scaling
//
// This leaves you with A2 = -18174 , A3 = 6523, B1 = 1183 , B2 = 2367 , B3 = 1183
// B1 + B2 + B3 - A2 - A3 should sum to 2^COEFF_SCALE = 16384
//
// Sample frequency is "clk rate/div"
//
// COEFF_WIDTH must be at least COEFF_SCALE+1 and must be large enough to
// handle temporary overflow during this computation:
// out32 <= (B1*x0 + B2*x1 + B3*x2) - (A2*y0 + A3*y1);
assign out = y0;
always @ (*) begin
out32 <= (B1*x0 + B2*x1 + B3*x2) - (A2*y0 + A3*y1); //Previous output is y0 not y1
end
always @ (posedge clk) begin
if(reset) begin
count <= 0;
x0 <= 0;
x1 <= 0;
x2 <= 0;
y0 <= 0;
y1 <= 0;
end
else begin
count <= count + 1'd1;
if (count == div - 1) begin
count <= 0;
y1 <= y0;
y0 <= {out32[DATA_WIDTH + COEFF_WIDTH - 1] , out32[(DATA_WIDTH + COEFF_SCALE - 2) : COEFF_SCALE]};
x2 <= x1;
x1 <= x0;
x0 <= in;
end
end
end
endmodule //iir_2nd_order

62
Arcade_MiST/Konami TimePilot84/rtl/Filters/jt49_dcrm2.v Normal file
View File

@@ -0,0 +1,62 @@
/* This file is part of JT49.
JT49 is free software: you can redistribute it and/or modify
it under the terms of the GNU General Public License as published by
the Free Software Foundation, either version 3 of the License, or
(at your option) any later version.
JT49 is distributed in the hope that it will be useful,
but WITHOUT ANY WARRANTY; without even the implied warranty of
MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
GNU General Public License for more details.
You should have received a copy of the GNU General Public License
along with JT49. If not, see <http://www.gnu.org/licenses/>.
Author: Jose Tejada Gomez. Twitter: @topapate
Version: 1.0
Date: 15-Jan-2019
*/
// DC removal filter
// input is unsigned
// output is signed
module jt49_dcrm2 #(parameter sw=8) (
input clk,
input cen,
input rst,
input [sw-1:0] din,
output signed [sw-1:0] dout
);
localparam dw=10; // widht of the decimal portion
reg signed [sw+dw:0] integ, exact, error;
//reg signed [2*(9+dw)-1:0] mult;
// wire signed [sw+dw:0] plus1 = { {sw+dw{1'b0}},1'b1};
reg signed [sw:0] pre_dout;
// reg signed [sw+dw:0] dout_ext;
reg signed [sw:0] q;
always @(*) begin
exact = integ+error;
q = exact[sw+dw:dw];
pre_dout = { 1'b0, din } - q;
//dout_ext = { pre_dout, {dw{1'b0}} };
//mult = dout_ext;
end
assign dout = pre_dout[sw-1:0];
always @(posedge clk)
if( rst ) begin
integ <= {sw+dw+1{1'b0}};
error <= {sw+dw+1{1'b0}};
end else if( cen ) begin
integ <= integ + pre_dout; //mult[sw+dw*2:dw];
error <= exact-{q, {dw{1'b0}}};
end
endmodule

60
Arcade_MiST/Konami TimePilot84/rtl/Filters/tp84_lpf_heavy.v Normal file
View File

@@ -0,0 +1,60 @@
/*MIT License
Copyright (c) 2019 Gregory Hogan (Soltan_G42)
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in all
copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
SOFTWARE.*/
//This is a variation of Gregory Hogan's MISTer Genesis core low-pass filter
//tuned to match the heaviest low-pass filter on Time Pilot '84.
module tp84_lpf_heavy(
input clk,
input reset,
input signed [15:0] in,
output signed [15:0] out);
reg [9:0] div = 64; //Sample at 12.228/64 = 192000Hz
//Coefficients computed with Octave/Matlab/Online filter calculators.
//or with scipy.signal.bessel or similar tools
//0.0083012547, 0.0083012547
//1.0000000, -0.98339749
reg signed [17:0] A2;
reg signed [17:0] B2;
reg signed [17:0] B1;
wire signed [15:0] audio_post_lpf1;
always @ (*) begin
A2 = -18'd32223;
B1 = 18'd272;
B2 = 18'd272;
end
iir_1st_order lpf6db(.clk(clk),
.reset(reset),
.div(div),
.A2(A2),
.B1(B1),
.B2(B2),
.in(in),
.out(audio_post_lpf1));
assign out = audio_post_lpf1;
endmodule

60
Arcade_MiST/Konami TimePilot84/rtl/Filters/tp84_lpf_light.v Normal file
View File

@@ -0,0 +1,60 @@
/*MIT License
Copyright (c) 2019 Gregory Hogan (Soltan_G42)
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
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furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in all
copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
SOFTWARE.*/
//This is a variation of Gregory Hogan's MISTer Genesis core low-pass filter
//tuned to match the lightest low-pass filter on Time Pilot '84.
module tp84_lpf_light(
input clk,
input reset,
input signed [15:0] in,
output signed [15:0] out);
reg [9:0] div = 64; //Sample at 12.228/64 = 192000Hz
//Coefficients computed with Octave/Matlab/Online filter calculators.
//or with scipy.signal.bessel or similar tools
//0.045425748, 0.045425748
//1.0000000, -0.90914850
reg signed [17:0] A2;
reg signed [17:0] B2;
reg signed [17:0] B1;
wire signed [15:0] audio_post_lpf1;
always @ (*) begin
A2 = -18'd29791;
B1 = 18'd1488;
B2 = 18'd1488;
end
iir_1st_order lpf6db(.clk(clk),
.reset(reset),
.div(div),
.A2(A2),
.B1(B1),
.B2(B2),
.in(in),
.out(audio_post_lpf1));
assign out = audio_post_lpf1;
endmodule

60
Arcade_MiST/Konami TimePilot84/rtl/Filters/tp84_lpf_medium.v Normal file
View File

@@ -0,0 +1,60 @@
/*MIT License
Copyright (c) 2019 Gregory Hogan (Soltan_G42)
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in all
copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
SOFTWARE.*/
//This is a variation of Gregory Hogan's MISTer Genesis core low-pass filter
//tuned to match the middle low-pass filter on Time Pilot '84.
module tp84_lpf_medium(
input clk,
input reset,
input signed [15:0] in,
output signed [15:0] out);
reg [9:0] div = 64; //Sample at 12.228/64 = 192000Hz
//Coefficients computed with Octave/Matlab/Online filter calculators.
//or with scipy.signal.bessel or similar tools
//0.0047326727, 0.0047326727
//1.0000000, -0.99053465
reg signed [17:0] A2;
reg signed [17:0] B2;
reg signed [17:0] B1;
wire signed [15:0] audio_post_lpf1;
always @ (*) begin
A2 = -18'd32457;
B1 = 18'd155;
B2 = 18'd155;
end
iir_1st_order lpf6db(.clk(clk),
.reset(reset),
.div(div),
.A2(A2),
.B1(B1),
.B2(B2),
.in(in),
.out(audio_post_lpf1));
assign out = audio_post_lpf1;
endmodule

340
Arcade_MiST/Konami TimePilot84/rtl/SN76489/COPYING Normal file
View File

@@ -0,0 +1,340 @@
GNU GENERAL PUBLIC LICENSE
Version 2, June 1991
Copyright (C) 1989, 1991 Free Software Foundation, Inc.
59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
Everyone is permitted to copy and distribute verbatim copies
of this license document, but changing it is not allowed.
Preamble
The licenses for most software are designed to take away your
freedom to share and change it. By contrast, the GNU General Public
License is intended to guarantee your freedom to share and change free
software--to make sure the software is free for all its users. This
General Public License applies to most of the Free Software
Foundation's software and to any other program whose authors commit to
using it. (Some other Free Software Foundation software is covered by
the GNU Library General Public License instead.) You can apply it to
your programs, too.
When we speak of free software, we are referring to freedom, not
price. Our General Public Licenses are designed to make sure that you
have the freedom to distribute copies of free software (and charge for
this service if you wish), that you receive source code or can get it
if you want it, that you can change the software or use pieces of it
in new free programs; and that you know you can do these things.
To protect your rights, we need to make restrictions that forbid
anyone to deny you these rights or to ask you to surrender the rights.
These restrictions translate to certain responsibilities for you if you
distribute copies of the software, or if you modify it.
For example, if you distribute copies of such a program, whether
gratis or for a fee, you must give the recipients all the rights that
you have. You must make sure that they, too, receive or can get the
source code. And you must show them these terms so they know their
rights.
We protect your rights with two steps: (1) copyright the software, and
(2) offer you this license which gives you legal permission to copy,
distribute and/or modify the software.
Also, for each author's protection and ours, we want to make certain
that everyone understands that there is no warranty for this free
software. If the software is modified by someone else and passed on, we
want its recipients to know that what they have is not the original, so
that any problems introduced by others will not reflect on the original
authors' reputations.
Finally, any free program is threatened constantly by software
patents. We wish to avoid the danger that redistributors of a free
program will individually obtain patent licenses, in effect making the
program proprietary. To prevent this, we have made it clear that any
patent must be licensed for everyone's free use or not licensed at all.
The precise terms and conditions for copying, distribution and
modification follow.
GNU GENERAL PUBLIC LICENSE
TERMS AND CONDITIONS FOR COPYING, DISTRIBUTION AND MODIFICATION
0. This License applies to any program or other work which contains
a notice placed by the copyright holder saying it may be distributed
under the terms of this General Public License. The "Program", below,
refers to any such program or work, and a "work based on the Program"
means either the Program or any derivative work under copyright law:
that is to say, a work containing the Program or a portion of it,
either verbatim or with modifications and/or translated into another
language. (Hereinafter, translation is included without limitation in
the term "modification".) Each licensee is addressed as "you".
Activities other than copying, distribution and modification are not
covered by this License; they are outside its scope. The act of
running the Program is not restricted, and the output from the Program
is covered only if its contents constitute a work based on the
Program (independent of having been made by running the Program).
Whether that is true depends on what the Program does.
1. You may copy and distribute verbatim copies of the Program's
source code as you receive it, in any medium, provided that you
conspicuously and appropriately publish on each copy an appropriate
copyright notice and disclaimer of warranty; keep intact all the
notices that refer to this License and to the absence of any warranty;
and give any other recipients of the Program a copy of this License
along with the Program.
You may charge a fee for the physical act of transferring a copy, and
you may at your option offer warranty protection in exchange for a fee.
2. You may modify your copy or copies of the Program or any portion
of it, thus forming a work based on the Program, and copy and
distribute such modifications or work under the terms of Section 1
above, provided that you also meet all of these conditions:
a) You must cause the modified files to carry prominent notices
stating that you changed the files and the date of any change.
b) You must cause any work that you distribute or publish, that in
whole or in part contains or is derived from the Program or any
part thereof, to be licensed as a whole at no charge to all third
parties under the terms of this License.
c) If the modified program normally reads commands interactively
when run, you must cause it, when started running for such
interactive use in the most ordinary way, to print or display an
announcement including an appropriate copyright notice and a
notice that there is no warranty (or else, saying that you provide
a warranty) and that users may redistribute the program under
these conditions, and telling the user how to view a copy of this
License. (Exception: if the Program itself is interactive but
does not normally print such an announcement, your work based on
the Program is not required to print an announcement.)
These requirements apply to the modified work as a whole. If
identifiable sections of that work are not derived from the Program,
and can be reasonably considered independent and separate works in
themselves, then this License, and its terms, do not apply to those
sections when you distribute them as separate works. But when you
distribute the same sections as part of a whole which is a work based
on the Program, the distribution of the whole must be on the terms of
this License, whose permissions for other licensees extend to the
entire whole, and thus to each and every part regardless of who wrote it.
Thus, it is not the intent of this section to claim rights or contest
your rights to work written entirely by you; rather, the intent is to
exercise the right to control the distribution of derivative or
collective works based on the Program.
In addition, mere aggregation of another work not based on the Program
with the Program (or with a work based on the Program) on a volume of
a storage or distribution medium does not bring the other work under
the scope of this License.
3. You may copy and distribute the Program (or a work based on it,
under Section 2) in object code or executable form under the terms of
Sections 1 and 2 above provided that you also do one of the following:
a) Accompany it with the complete corresponding machine-readable
source code, which must be distributed under the terms of Sections
1 and 2 above on a medium customarily used for software interchange; or,
b) Accompany it with a written offer, valid for at least three
years, to give any third party, for a charge no more than your
cost of physically performing source distribution, a complete
machine-readable copy of the corresponding source code, to be
distributed under the terms of Sections 1 and 2 above on a medium
customarily used for software interchange; or,
c) Accompany it with the information you received as to the offer
to distribute corresponding source code. (This alternative is
allowed only for noncommercial distribution and only if you
received the program in object code or executable form with such
an offer, in accord with Subsection b above.)
The source code for a work means the preferred form of the work for
making modifications to it. For an executable work, complete source
code means all the source code for all modules it contains, plus any
associated interface definition files, plus the scripts used to
control compilation and installation of the executable. However, as a
special exception, the source code distributed need not include
anything that is normally distributed (in either source or binary
form) with the major components (compiler, kernel, and so on) of the
operating system on which the executable runs, unless that component
itself accompanies the executable.
If distribution of executable or object code is made by offering
access to copy from a designated place, then offering equivalent
access to copy the source code from the same place counts as
distribution of the source code, even though third parties are not
compelled to copy the source along with the object code.
4. You may not copy, modify, sublicense, or distribute the Program
except as expressly provided under this License. Any attempt
otherwise to copy, modify, sublicense or distribute the Program is
void, and will automatically terminate your rights under this License.
However, parties who have received copies, or rights, from you under
this License will not have their licenses terminated so long as such
parties remain in full compliance.
5. You are not required to accept this License, since you have not
signed it. However, nothing else grants you permission to modify or
distribute the Program or its derivative works. These actions are
prohibited by law if you do not accept this License. Therefore, by
modifying or distributing the Program (or any work based on the
Program), you indicate your acceptance of this License to do so, and
all its terms and conditions for copying, distributing or modifying
the Program or works based on it.
6. Each time you redistribute the Program (or any work based on the
Program), the recipient automatically receives a license from the
original licensor to copy, distribute or modify the Program subject to
these terms and conditions. You may not impose any further
restrictions on the recipients' exercise of the rights granted herein.
You are not responsible for enforcing compliance by third parties to
this License.
7. If, as a consequence of a court judgment or allegation of patent
infringement or for any other reason (not limited to patent issues),
conditions are imposed on you (whether by court order, agreement or
otherwise) that contradict the conditions of this License, they do not
excuse you from the conditions of this License. If you cannot
distribute so as to satisfy simultaneously your obligations under this
License and any other pertinent obligations, then as a consequence you
may not distribute the Program at all. For example, if a patent
license would not permit royalty-free redistribution of the Program by
all those who receive copies directly or indirectly through you, then
the only way you could satisfy both it and this License would be to
refrain entirely from distribution of the Program.
If any portion of this section is held invalid or unenforceable under
any particular circumstance, the balance of the section is intended to
apply and the section as a whole is intended to apply in other
circumstances.
It is not the purpose of this section to induce you to infringe any
patents or other property right claims or to contest validity of any
such claims; this section has the sole purpose of protecting the
integrity of the free software distribution system, which is
implemented by public license practices. Many people have made
generous contributions to the wide range of software distributed
through that system in reliance on consistent application of that
system; it is up to the author/donor to decide if he or she is willing
to distribute software through any other system and a licensee cannot
impose that choice.
This section is intended to make thoroughly clear what is believed to
be a consequence of the rest of this License.
8. If the distribution and/or use of the Program is restricted in
certain countries either by patents or by copyrighted interfaces, the
original copyright holder who places the Program under this License
may add an explicit geographical distribution limitation excluding
those countries, so that distribution is permitted only in or among
countries not thus excluded. In such case, this License incorporates
the limitation as if written in the body of this License.
9. The Free Software Foundation may publish revised and/or new versions
of the General Public License from time to time. Such new versions will
be similar in spirit to the present version, but may differ in detail to
address new problems or concerns.
Each version is given a distinguishing version number. If the Program
specifies a version number of this License which applies to it and "any
later version", you have the option of following the terms and conditions
either of that version or of any later version published by the Free
Software Foundation. If the Program does not specify a version number of
this License, you may choose any version ever published by the Free Software
Foundation.
10. If you wish to incorporate parts of the Program into other free
programs whose distribution conditions are different, write to the author
to ask for permission. For software which is copyrighted by the Free
Software Foundation, write to the Free Software Foundation; we sometimes
make exceptions for this. Our decision will be guided by the two goals
of preserving the free status of all derivatives of our free software and
of promoting the sharing and reuse of software generally.
NO WARRANTY
11. BECAUSE THE PROGRAM IS LICENSED FREE OF CHARGE, THERE IS NO WARRANTY
FOR THE PROGRAM, TO THE EXTENT PERMITTED BY APPLICABLE LAW. EXCEPT WHEN
OTHERWISE STATED IN WRITING THE COPYRIGHT HOLDERS AND/OR OTHER PARTIES
PROVIDE THE PROGRAM "AS IS" WITHOUT WARRANTY OF ANY KIND, EITHER EXPRESSED
OR IMPLIED, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE. THE ENTIRE RISK AS
TO THE QUALITY AND PERFORMANCE OF THE PROGRAM IS WITH YOU. SHOULD THE
PROGRAM PROVE DEFECTIVE, YOU ASSUME THE COST OF ALL NECESSARY SERVICING,
REPAIR OR CORRECTION.
12. IN NO EVENT UNLESS REQUIRED BY APPLICABLE LAW OR AGREED TO IN WRITING
WILL ANY COPYRIGHT HOLDER, OR ANY OTHER PARTY WHO MAY MODIFY AND/OR
REDISTRIBUTE THE PROGRAM AS PERMITTED ABOVE, BE LIABLE TO YOU FOR DAMAGES,
INCLUDING ANY GENERAL, SPECIAL, INCIDENTAL OR CONSEQUENTIAL DAMAGES ARISING
OUT OF THE USE OR INABILITY TO USE THE PROGRAM (INCLUDING BUT NOT LIMITED
TO LOSS OF DATA OR DATA BEING RENDERED INACCURATE OR LOSSES SUSTAINED BY
YOU OR THIRD PARTIES OR A FAILURE OF THE PROGRAM TO OPERATE WITH ANY OTHER
PROGRAMS), EVEN IF SUCH HOLDER OR OTHER PARTY HAS BEEN ADVISED OF THE
POSSIBILITY OF SUCH DAMAGES.
END OF TERMS AND CONDITIONS
How to Apply These Terms to Your New Programs
If you develop a new program, and you want it to be of the greatest
possible use to the public, the best way to achieve this is to make it
free software which everyone can redistribute and change under these terms.
To do so, attach the following notices to the program. It is safest
to attach them to the start of each source file to most effectively
convey the exclusion of warranty; and each file should have at least
the "copyright" line and a pointer to where the full notice is found.
<one line to give the program's name and a brief idea of what it does.>
Copyright (C) 19yy <name of author>
This program is free software; you can redistribute it and/or modify
it under the terms of the GNU General Public License as published by
the Free Software Foundation; either version 2 of the License, or
(at your option) any later version.
This program is distributed in the hope that it will be useful,
but WITHOUT ANY WARRANTY; without even the implied warranty of
MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
GNU General Public License for more details.
You should have received a copy of the GNU General Public License
along with this program; if not, write to the Free Software
Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
Also add information on how to contact you by electronic and paper mail.
If the program is interactive, make it output a short notice like this
when it starts in an interactive mode:
Gnomovision version 69, Copyright (C) 19yy name of author
Gnomovision comes with ABSOLUTELY NO WARRANTY; for details type `show w'.
This is free software, and you are welcome to redistribute it
under certain conditions; type `show c' for details.
The hypothetical commands `show w' and `show c' should show the appropriate
parts of the General Public License. Of course, the commands you use may
be called something other than `show w' and `show c'; they could even be
mouse-clicks or menu items--whatever suits your program.
You should also get your employer (if you work as a programmer) or your
school, if any, to sign a "copyright disclaimer" for the program, if
necessary. Here is a sample; alter the names:
Yoyodyne, Inc., hereby disclaims all copyright interest in the program
`Gnomovision' (which makes passes at compilers) written by James Hacker.
<signature of Ty Coon>, 1 April 1989
Ty Coon, President of Vice
This General Public License does not permit incorporating your program into
proprietary programs. If your program is a subroutine library, you may
consider it more useful to permit linking proprietary applications with the
library. If this is what you want to do, use the GNU Library General
Public License instead of this License.

143
Arcade_MiST/Konami TimePilot84/rtl/SN76489/README Normal file
View File

@@ -0,0 +1,143 @@
An SN76489AN Compatible Implementation in VHDL
==============================================
Version: $Date: 2006/06/18 19:28:40 $
Copyright (c) 2005, 2006, Arnim Laeuger (arnim.laeuger@gmx.net)
See the file COPYING.
Integration
-----------
The sn76489 design exhibits all interface signals as the original chip. It
only differs in the audio data output which is provided as an 8 bit signed
vector instead of an analog output pin.
generic (
clock_div_16_g : integer := 1
-- Set to '1' when operating the design in SN76489 mode. The primary clock
-- input is divided by 16 in this variant. The data sheet mentions the
-- SN76494 which contains a divide-by-2 clock input stage. Set the generic
-- to '0' to enable this mode.
);
port (
clock_i : in std_logic;
-- Primary clock input
-- Drive with the target frequency or any integer multiple of it.
clock_en_i : in std_logic;
-- Clock enable
-- A '1' on this input qualifies a valid rising edge on clock_i. A '0'
-- disables the next rising clock edge, effectivley halting the design
-- until the next enabled rising clock edge.
-- Can be used to run the core at lower frequencies than applied on
-- clock_i.
res_n_i : in std_logic;
-- Asynchronous low active reset input.
-- Sets all sequential elements to a known state.
ce_n_i : in std_logic;
-- Chip enable, low active.
we_n_i : in std_logic;
-- Write enable, low active.
ready_o : out std_logic;
-- Ready indication to microprocessor.
d_i : in std_logic_vector(0 to 7);
-- Data input
-- MSB 0 ... 7 LSB
aout_o : out signed(0 to 7)
-- Audio output, signed vector
-- MSB/SIGN 0 ... 7 LSB
);
Both 8 bit vector ports are defined (0 to 7) which declares bit 0 to be the
MSB and bit 7 to be the LSB. This has been implemented according to TI's data
sheet, thus all register/data format figures apply 1:1 for this design.
Many systems will flip the system data bus bit wise before it is connected to
this PSG. This is simply achieved with the following VHDL construct:
signal data_s : std_logic_vector(7 downto 0);
...
d_i => data_s,
...
d_i and data_s will be assigned from left to right, resulting in the expected
bit assignment:
d_i data_s
0 7
1 6
...
6 1
7 0
As this design is fully synchronous, care has to be taken when the design
replaces an SN76489 in asynchronous mode. No problems are expected when
interfacing the code to other synchronous components.
Design Hierarchy
----------------
sn76489_top
|
+-- sn76489_latch_ctrl
|
+-- sn76489_clock_div
|
+-- sn76489_tone
| |
| \-- sn76489_attentuator
|
+-- sn76489_tone
| |
| \-- sn76489_attentuator
|
+-- sn76489_tone
| |
| \-- sn76489_attentuator
|
\-- sn76489_noise
|
\-- sn76489_attentuator
Resulting compilation sequence:
sn76489_comp_pack-p.vhd
sn76489_top.vhd
sn76489_latch_ctrl.vhd
sn76489_latch_ctrl-c.vhd
sn76489_clock_div.vhd
sn76489_clock_div-c.vhd
sn76489_attenuator.vhd
sn76489_attenuator-c.vhd
sn76489_tone.vhd
sn76489_tone-c.vhd
sn76489_noise.vhd
sn76489_noise-c.vhd
sn76489_top-c.vhd
Skip the files containing VHDL configurations when analyzing the code for
synthesis.
References
----------
* TI Data sheet SN76489.pdf
ftp://ftp.whtech.com/datasheets%20&%20manuals/SN76489.pdf
* John Kortink's article on the SN76489:
http://web.inter.nl.net/users/J.Kortink/home/articles/sn76489/
* Maxim's "SN76489 notes" in
http://www.smspower.org/maxim/docs/SN76489.txt

87
Arcade_MiST/Konami TimePilot84/rtl/SN76489/sn76489_attenuator.vhd Normal file
View File

@@ -0,0 +1,87 @@
-------------------------------------------------------------------------------
--
-- Synthesizable model of TI's SN76489AN.
--
-- $Id: sn76489_attenuator.vhd,v 1.7 2006/02/27 20:30:10 arnim Exp $
--
-- Attenuator Module
--
-------------------------------------------------------------------------------
--
-- Copyright (c) 2005, 2006, Arnim Laeuger (arnim.laeuger@gmx.net)
--
-- All rights reserved
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-- Redistribution and use in source and synthezised forms, with or without
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-- Redistributions of source code must retain the above copyright notice,
-- this list of conditions and the following disclaimer.
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-- AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
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-- POSSIBILITY OF SUCH DAMAGE.
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--
-------------------------------------------------------------------------------
library ieee;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity sn76489_attenuator is
port (
attenuation_i : in std_logic_vector(0 to 3);
factor_i : in std_logic;
product_o : out std_logic_vector(0 to 7)
);
end sn76489_attenuator;
architecture rtl of sn76489_attenuator is
type volume_t is array (natural range 0 to 15) of natural;
constant volume_c : volume_t := (31, 25, 20, 16, 12, 10, 8, 6, 5, 4, 3, 2, 2, 2, 1, 0);
begin
-----------------------------------------------------------------------------
-- Process attenuate
--
-- Purpose:
-- Determine the attenuation and generate the resulting product.
--
-- The maximum attenuation value is 31 which corresponds to volume off.
-- As described in the data sheet, the maximum "playing" attenuation is
-- 28 = 16 + 8 + 4
--
-- The table for the volume constants is derived from the following
-- formula (each step is 2dB voltage):
-- v(0) = 31
-- v(n+1) = v(n) * 0.79432823
--
product_o <= conv_std_logic_vector(volume_c(conv_integer(attenuation_i)), product_o'length) when factor_i = '1'
else (others => '0');
end rtl;

136
Arcade_MiST/Konami TimePilot84/rtl/SN76489/sn76489_clock_div.vhd Normal file
View File

@@ -0,0 +1,136 @@
-------------------------------------------------------------------------------
--
-- Synthesizable model of TI's SN76489AN.
--
-- $Id: sn76489_clock_div.vhd,v 1.4 2005/10/10 21:51:27 arnim Exp $
--
-- Clock Divider Circuit
--
-------------------------------------------------------------------------------
--
-- Copyright (c) 2005, Arnim Laeuger (arnim.laeuger@gmx.net)
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--
-------------------------------------------------------------------------------
library ieee;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity sn76489_clock_div is
generic (
clock_div_16_g : integer := 1
);
port (
clock_i : in std_logic;
clock_en_i : in std_logic;
res_n_i : in std_logic;
clk_en_o : out boolean
);
end sn76489_clock_div;
library ieee;
use ieee.numeric_std.all;
architecture rtl of sn76489_clock_div is
signal cnt_s,
cnt_q : std_logic_vector(3 downto 0);
begin
-----------------------------------------------------------------------------
-- Process seq
--
-- Purpose:
-- Implements the sequential counter element.
--
seq: process (clock_i, res_n_i)
begin
if res_n_i = '0' then
cnt_q <= (others => '0');
elsif clock_i'event and clock_i = '1' then
cnt_q <= cnt_s;
end if;
end process seq;
--
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
-- Process comb
--
-- Purpose:
-- Implements the combinational counter logic.
--
comb: process (clock_en_i,
cnt_q)
begin
-- default assignments
cnt_s <= cnt_q;
clk_en_o <= false;
if clock_en_i = '1' then
if cnt_q = 0 then
clk_en_o <= true;
if clock_div_16_g = 1 then
cnt_s <= conv_std_logic_vector(15, cnt_q'length);
elsif clock_div_16_g = 0 then
cnt_s <= conv_std_logic_vector( 1, cnt_q'length);
else
-- pragma translate_off
assert false
report "Generic clock_div_16_g must be either 0 or 1."
severity failure;
-- pragma translate_on
end if;
else
cnt_s <= cnt_q - 1;
end if;
end if;
end process comb;
--
-----------------------------------------------------------------------------
end rtl;

138
Arcade_MiST/Konami TimePilot84/rtl/SN76489/sn76489_latch_ctrl.vhd Normal file
View File

@@ -0,0 +1,138 @@
-------------------------------------------------------------------------------
--
-- Synthesizable model of TI's SN76489AN.
--
-- $Id: sn76489_latch_ctrl.vhd,v 1.6 2006/02/27 20:30:10 arnim Exp $
--
-- Latch Control Unit
--
-------------------------------------------------------------------------------
--
-- Copyright (c) 2005, 2006, Arnim Laeuger (arnim.laeuger@gmx.net)
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--
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
entity sn76489_latch_ctrl is
port (
clock_i : in std_logic;
clk_en_i : in boolean;
res_n_i : in std_logic;
ce_n_i : in std_logic;
we_n_i : in std_logic;
d_i : in std_logic_vector(0 to 7);
ready_o : out std_logic;
tone1_we_o : out boolean;
tone2_we_o : out boolean;
tone3_we_o : out boolean;
noise_we_o : out boolean;
r2_o : out std_logic
);
end sn76489_latch_ctrl;
library ieee;
use ieee.numeric_std.all;
architecture rtl of sn76489_latch_ctrl is
signal reg_q : std_logic_vector(0 to 2);
signal we_q : boolean;
signal ready_q : std_logic;
begin
-----------------------------------------------------------------------------
-- Process seq
--
-- Purpose:
-- Implements the sequential elements.
--
seq: process (clock_i, res_n_i)
begin
if res_n_i = '0' then
reg_q <= (others => '0');
we_q <= false;
ready_q <= '0';
elsif clock_i'event and clock_i = '1' then
-- READY Flag Output ----------------------------------------------------
if ready_q = '0' and we_q then
if clk_en_i then
-- assert READY when write access happened
ready_q <= '1';
end if;
elsif ce_n_i = '1' then
-- deassert READY when access has finished
ready_q <= '0';
end if;
-- Register Selection ---------------------------------------------------
if ce_n_i = '0' and we_n_i = '0' then
if clk_en_i then
if d_i(0) = '1' then
reg_q <= d_i(1 to 3);
end if;
we_q <= true;
end if;
else
we_q <= false;
end if;
end if;
end process seq;
--
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
-- Output mapping
-----------------------------------------------------------------------------
tone1_we_o <= reg_q(0 to 1) = "00" and we_q;
tone2_we_o <= reg_q(0 to 1) = "01" and we_q;
tone3_we_o <= reg_q(0 to 1) = "10" and we_q;
noise_we_o <= reg_q(0 to 1) = "11" and we_q;
r2_o <= reg_q(2);
ready_o <= ready_q
when ce_n_i = '0' else
'1';
end rtl;

267
Arcade_MiST/Konami TimePilot84/rtl/SN76489/sn76489_noise.vhd Normal file
View File

@@ -0,0 +1,267 @@
-------------------------------------------------------------------------------
--
-- Synthesizable model of TI's SN76489AN.
--
-- $Id: sn76489_noise.vhd,v 1.6 2006/02/27 20:30:10 arnim Exp $
--
-- Noise Generator
--
-------------------------------------------------------------------------------
--
-- Copyright (c) 2005, 2006, Arnim Laeuger (arnim.laeuger@gmx.net)
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-- All rights reserved
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-------------------------------------------------------------------------------
library ieee;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity sn76489_noise is
port (
clock_i : in std_logic;
clk_en_i : in boolean;
res_n_i : in std_logic;
we_i : in boolean;
d_i : in std_logic_vector(0 to 7);
r2_i : in std_logic;
tone3_ff_i : in std_logic;
noise_o : out std_logic_vector(0 to 7)
);
end sn76489_noise;
architecture rtl of sn76489_noise is
signal nf_q : std_logic_vector(0 to 1);
signal fb_q : std_logic;
signal a_q : std_logic_vector(0 to 3);
signal freq_cnt_q : std_logic_vector(0 to 6);
signal freq_ff_q : std_logic;
signal shift_source_s,
shift_source_q : std_logic;
signal shift_rise_edge_s : boolean;
signal lfsr_q : std_logic_vector(0 to 14);
begin
-----------------------------------------------------------------------------
-- Process cpu_regs
--
-- Purpose:
-- Implements the registers writable by the CPU.
--
cpu_regs: process (clock_i, res_n_i)
begin
if res_n_i = '0' then
nf_q <= (others => '0');
fb_q <= '0';
a_q <= (others => '1');
elsif clock_i'event and clock_i = '1' then
if clk_en_i and we_i then
if r2_i = '0' then
-- access to control register
-- both access types can write to the control register!
nf_q <= d_i(6 to 7);
fb_q <= d_i(5);
else
-- access to attenuator register
-- both access types can write to the attenuator register!
a_q <= d_i(4 to 7);
end if;
end if;
end if;
end process cpu_regs;
--
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
-- Process freq_gen
--
-- Purpose:
-- Implements the frequency generation components.
--
freq_gen: process (clock_i, res_n_i)
begin
if res_n_i = '0' then
freq_cnt_q <= (others => '0');
freq_ff_q <= '0';
elsif clock_i'event and clock_i = '1' then
if clk_en_i then
if freq_cnt_q = 1 then
-- reload frequency counter according to NF setting
case nf_q is
when "00" =>
freq_cnt_q <= conv_std_logic_vector(16 * 2 - 1, freq_cnt_q'length);
when "01" =>
freq_cnt_q <= conv_std_logic_vector(16 * 4 - 1, freq_cnt_q'length);
when "10" =>
freq_cnt_q <= conv_std_logic_vector(16 * 8 - 1, freq_cnt_q'length);
when others =>
null;
end case;
freq_ff_q <= not freq_ff_q;
else
-- decrement frequency counter
freq_cnt_q <= freq_cnt_q - 1;
end if;
end if;
end if;
end process freq_gen;
--
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
-- Multiplex the source of the LFSR's shift enable
-----------------------------------------------------------------------------
shift_source_s <= tone3_ff_i
when nf_q = "11" else
freq_ff_q;
-----------------------------------------------------------------------------
-- Process rise_edge
--
-- Purpose:
-- Detect the rising edge of the selected LFSR shift source.
--
rise_edge: process (clock_i, res_n_i)
begin
if res_n_i = '0' then
shift_source_q <= '0';
elsif clock_i'event and clock_i = '1' then
if clk_en_i then
shift_source_q <= shift_source_s;
end if;
end if;
end process rise_edge;
--
-----------------------------------------------------------------------------
-- detect rising edge on shift source
shift_rise_edge_s <= shift_source_q = '0' and shift_source_s = '1';
-----------------------------------------------------------------------------
-- Process lfsr
--
-- Purpose:
-- Implements the LFSR that generates noise.
-- Note: This implementation shifts the register right, i.e. from index
-- 15 towards 0 => bit 15 is the input, bit 0 is the output
--
-- Tapped bits according to MAME's sn76496.c, implemented in function
-- lfsr_tapped_f.
--
lfsr: process (clock_i, res_n_i)
function lfsr_tapped_f(lfsr : in std_logic_vector) return std_logic is
constant tapped_bits_c : std_logic_vector(0 to 14)
-- tapped bits are 0, 1, 14
:= "101000000000001";
variable parity_v : std_logic;
begin
parity_v := '0';
for idx in lfsr'low to lfsr'high loop
parity_v := parity_v xor (lfsr(idx) and tapped_bits_c(idx));
end loop;
return parity_v;
end;
begin
if res_n_i = '0' then
-- reset LFSR to "0000000000000001"
lfsr_q <= (others => '0');
lfsr_q(lfsr_q'right) <= '1';
elsif clock_i'event and clock_i = '1' then
if clk_en_i then
if we_i and r2_i = '0' then
-- write to noise register
-- -> reset LFSR
lfsr_q <= (others => '0');
lfsr_q(lfsr_q'right) <= '1';
elsif shift_rise_edge_s then
-- shift LFSR left towards MSB
for idx in lfsr_q'right-1 downto lfsr_q'left loop
lfsr_q(idx) <= lfsr_q(idx+1);
end loop;
-- determine input bit
if fb_q = '0' then
-- "Periodic" Noise
-- -> input to LFSR is output
lfsr_q(lfsr_q'right) <= lfsr_q(lfsr_q'left);
else
-- "White" Noise
-- -> input to LFSR is parity of tapped bits
lfsr_q(lfsr_q'right) <= lfsr_tapped_f(lfsr_q);
end if;
end if;
end if;
end if;
end process lfsr;
-----------------------------------------------------------------------------
-- The attenuator itself
-----------------------------------------------------------------------------
attenuator_b : work.sn76489_attenuator
port map (
attenuation_i => a_q,
factor_i => lfsr_q(0),
product_o => noise_o
);
end rtl;

177
Arcade_MiST/Konami TimePilot84/rtl/SN76489/sn76489_tone.vhd Normal file
View File

@@ -0,0 +1,177 @@
-------------------------------------------------------------------------------
--
-- Synthesizable model of TI's SN76489AN.
--
-- $Id: sn76489_tone.vhd,v 1.5 2006/02/27 20:30:10 arnim Exp $
--
-- Tone Generator
--
-------------------------------------------------------------------------------
--
-- Copyright (c) 2005, 2006, Arnim Laeuger (arnim.laeuger@gmx.net)
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--
-------------------------------------------------------------------------------
library ieee;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity sn76489_tone is
port (
clock_i : in std_logic;
clk_en_i : in boolean;
res_n_i : in std_logic;
we_i : in boolean;
d_i : in std_logic_vector(0 to 7);
r2_i : in std_logic;
ff_o : out std_logic;
tone_o : out std_logic_vector(0 to 7)
);
end sn76489_tone;
architecture rtl of sn76489_tone is
signal f_q : std_logic_vector(0 to 9);
signal a_q : std_logic_vector(0 to 3);
signal freq_cnt_q : std_logic_vector(0 to 9);
signal freq_ff_q : std_logic;
function all_zero(a : in std_logic_vector) return boolean is
variable result_v : boolean;
begin
result_v := true;
for idx in a'low to a'high loop
if a(idx) /= '0' then
result_v := false;
end if;
end loop;
return result_v;
end;
begin
-----------------------------------------------------------------------------
-- Process cpu_regs
--
-- Purpose:
-- Implements the registers writable by the CPU.
--
cpu_regs: process (clock_i, res_n_i)
begin
if res_n_i = '0' then
f_q <= (others => '0');
a_q <= (others => '1');
elsif clock_i'event and clock_i = '1' then
if clk_en_i and we_i then
if r2_i = '0' then
-- access to frequency register
if d_i(0) = '0' then
f_q(0 to 5) <= d_i(2 to 7);
else
f_q(6 to 9) <= d_i(4 to 7);
end if;
else
-- access to attenuator register
-- both access types can write to the attenuator register!
a_q <= d_i(4 to 7);
end if;
end if;
end if;
end process cpu_regs;
--
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
-- Process freq_gen
--
-- Purpose:
-- Implements the frequency generation components.
--
freq_gen: process (clock_i, res_n_i)
begin
if res_n_i = '0' then
freq_cnt_q <= (others => '0');
freq_ff_q <= '0';
elsif clock_i'event and clock_i = '1' then
if clk_en_i then
if freq_cnt_q = 1 then
-- update counter from frequency register
freq_cnt_q <= f_q;
-- and toggle the frequency flip-flop if enabled
if not all_zero(f_q) then
freq_ff_q <= not freq_ff_q;
else
-- if frequency setting is 0, then keep flip-flop at +1
freq_ff_q <= '1';
end if;
else
-- decrement frequency counter
freq_cnt_q <= freq_cnt_q - 1;
end if;
end if;
end if;
end process freq_gen;
-----------------------------------------------------------------------------
-- The attenuator itself
-----------------------------------------------------------------------------
attenuator_b : work.sn76489_attenuator
port map (
attenuation_i => a_q,
factor_i => freq_ff_q,
product_o => tone_o
);
-----------------------------------------------------------------------------
-- Output mapping
-----------------------------------------------------------------------------
ff_o <= freq_ff_q;
end rtl;

202
Arcade_MiST/Konami TimePilot84/rtl/SN76489/sn76489_top.vhd Normal file
View File

@@ -0,0 +1,202 @@
-------------------------------------------------------------------------------
--
-- Synthesizable model of TI's SN76489AN.
--
-- $Id: sn76489_top.vhd,v 1.9 2006/02/27 20:30:10 arnim Exp $
--
-- Chip Toplevel
--
-- References:
--
-- * TI Data sheet SN76489.pdf
-- ftp://ftp.whtech.com/datasheets%20&%20manuals/SN76489.pdf
--
-- * John Kortink's article on the SN76489:
-- http://web.inter.nl.net/users/J.Kortink/home/articles/sn76489/
--
-- * Maxim's "SN76489 notes" in
-- http://www.smspower.org/maxim/docs/SN76489.txt
--
-------------------------------------------------------------------------------
--
-- Copyright (c) 2005, 2006, Arnim Laeuger (arnim.laeuger@gmx.net)
--
-- All rights reserved
--
-- Redistribution and use in source and synthezised forms, with or without
-- modification, are permitted provided that the following conditions are met:
--
-- Redistributions of source code must retain the above copyright notice,
-- this list of conditions and the following disclaimer.
--
-- Redistributions in synthesized form must reproduce the above copyright
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-- SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
-- INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
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-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
-- POSSIBILITY OF SUCH DAMAGE.
--
-- Please report bugs to the author, but before you do so, please
-- make sure that this is not a derivative work and that
-- you have the latest version of this file.
--
-------------------------------------------------------------------------------
library ieee;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity sn76489_top is
generic (
clock_div_16_g : integer := 1
);
port (
clock_i : in std_logic;
clock_en_i : in std_logic;
res_n_i : in std_logic;
ce_n_i : in std_logic;
we_n_i : in std_logic;
ready_o : out std_logic;
d_i : in std_logic_vector(0 to 7);
aout_o : out std_logic_vector(0 to 7)
);
end sn76489_top;
library ieee;
use ieee.numeric_std.all;
architecture struct of sn76489_top is
signal clk_en_s : boolean;
signal tone1_we_s,
tone2_we_s,
tone3_we_s,
noise_we_s : boolean;
signal r2_s : std_logic;
signal tone1_s,
tone2_s,
tone3_s,
noise_s : std_logic_vector(0 to 7);
signal tone3_ff_s : std_logic;
begin
-----------------------------------------------------------------------------
-- Clock Divider
-----------------------------------------------------------------------------
clock_div_b : work.sn76489_clock_div
generic map (
clock_div_16_g => clock_div_16_g
)
port map (
clock_i => clock_i,
clock_en_i => clock_en_i,
res_n_i => res_n_i,
clk_en_o => clk_en_s
);
-----------------------------------------------------------------------------
-- Latch Control = CPU Interface
-----------------------------------------------------------------------------
latch_ctrl_b : work.sn76489_latch_ctrl
port map (
clock_i => clock_i,
clk_en_i => clk_en_s,
res_n_i => res_n_i,
ce_n_i => ce_n_i,
we_n_i => we_n_i,
d_i => d_i,
ready_o => ready_o,
tone1_we_o => tone1_we_s,
tone2_we_o => tone2_we_s,
tone3_we_o => tone3_we_s,
noise_we_o => noise_we_s,
r2_o => r2_s
);
-----------------------------------------------------------------------------
-- Tone Channel 1
-----------------------------------------------------------------------------
tone1_b : work.sn76489_tone
port map (
clock_i => clock_i,
clk_en_i => clk_en_s,
res_n_i => res_n_i,
we_i => tone1_we_s,
d_i => d_i,
r2_i => r2_s,
ff_o => open,
tone_o => tone1_s
);
-----------------------------------------------------------------------------
-- Tone Channel 2
-----------------------------------------------------------------------------
tone2_b : work.sn76489_tone
port map (
clock_i => clock_i,
clk_en_i => clk_en_s,
res_n_i => res_n_i,
we_i => tone2_we_s,
d_i => d_i,
r2_i => r2_s,
ff_o => open,
tone_o => tone2_s
);
-----------------------------------------------------------------------------
-- Tone Channel 3
-----------------------------------------------------------------------------
tone3_b : work.sn76489_tone
port map (
clock_i => clock_i,
clk_en_i => clk_en_s,
res_n_i => res_n_i,
we_i => tone3_we_s,
d_i => d_i,
r2_i => r2_s,
ff_o => tone3_ff_s,
tone_o => tone3_s
);
-----------------------------------------------------------------------------
-- Noise Channel
-----------------------------------------------------------------------------
noise_b : work.sn76489_noise
port map (
clock_i => clock_i,
clk_en_i => clk_en_s,
res_n_i => res_n_i,
we_i => noise_we_s,
d_i => d_i,
r2_i => r2_s,
tone3_ff_i => tone3_ff_s,
noise_o => noise_s
);
aout_o <= tone1_s + tone2_s + tone3_s + noise_s;
end struct;

109
Arcade_MiST/Konami TimePilot84/rtl/TimePilot84.sv Normal file
View File

@@ -0,0 +1,109 @@
//============================================================================
//
// Time Pilot '84 top-level module
// Copyright (C) 2020 Ace
//
// Permission is hereby granted, free of charge, to any person obtaining a
// copy of this software and associated documentation files (the "Software"),
// to deal in the Software without restriction, including without limitation
// the rights to use, copy, modify, merge, publish, distribute, sublicense,
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// The above copyright notice and this permission notice shall be included in
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// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
// IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
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// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Module declaration, I/O ports
module TimePilot84
(
input reset,
input clk_49m, clk_14m, //Actual clocks: 49.152MHz, 14.31818MHz
input [1:0] coin, //0 = coin 1, 1 = coin 2
input [1:0] start_buttons, //0 = Player 1, 1 = Player 2
input [3:0] p1_joystick, p2_joystick, //0 = up, 1 = down, 2 = left, 3 = right
input [2:0] p1_buttons, //0 = shot, 1 = missile, 2 = spare
input [1:0] p2_buttons, //0 = shot, 1 = missile
input btn_service,
input [15:0] dip_sw,
output video_hsync, video_vsync, video_csync,
output video_hblank, video_vblank,
output [3:0] video_r, video_g, video_b,
output signed [15:0] sound,
input is_set3, //Flag to remap primary CPU address space for Time Pilot '84 (Set 3)
output [15:0] main_cpu_rom_addr,
input [7:0] main_cpu_rom_do,
output [12:0] sub_cpu_rom_addr,
input [7:0] sub_cpu_rom_do,
output [12:0] sp_rom_addr,
input [31:0] sp_rom_do
);
//Linking signals between PCBs
wire A5, A6, sound_on, sound_data, ioen, in5, in6;
wire [7:0] cpubrd_Dout, sndbrd_Dout;
//Instantiate main PCB
TimePilot84_CPU main_pcb(
.reset(reset),
.clk_49m(clk_49m),
.red(video_r),
.green(video_g),
.blue(video_b),
.video_hsync(video_hsync),
.video_vsync(video_vsync),
.video_csync(video_csync),
.video_hblank(video_hblank),
.video_vblank(video_vblank),
.sndbrd_D(sndbrd_Dout),
.cpubrd_D(cpubrd_Dout),
.cpubrd_A5(A5),
.cpubrd_A6(A6),
.n_sda(sound_data),
.n_son(sound_on),
.in5(in5),
.ioen(ioen),
.is_set3(is_set3),
.main_cpu_rom_addr(main_cpu_rom_addr),
.main_cpu_rom_do(main_cpu_rom_do),
.sub_cpu_rom_addr(sub_cpu_rom_addr),
.sub_cpu_rom_do(sub_cpu_rom_do),
.sp_rom_addr(sp_rom_addr),
.sp_rom_do(sp_rom_do)
);
//Instantiate sound PCB
TimePilot84_SND sound_pcb(
.reset(reset),
.clk_49m(clk_49m),
.clk_14m(clk_14m),
.sound_on(sound_on),
.sound_data(sound_data),
.dip_sw(dip_sw),
.coin(coin),
.start_buttons(start_buttons),
.p1_joystick(p1_joystick),
.p2_joystick(p2_joystick),
.p1_buttons(p1_buttons),
.p2_buttons(p2_buttons),
.btn_service(btn_service),
.ioen(ioen),
.in5(in5),
.cpubrd_A5(A5),
.cpubrd_A6(A6),
.cpubrd_Din(cpubrd_Dout),
.sndbrd_Dout(sndbrd_Dout),
.sound(sound)
);
endmodule

1454
Arcade_MiST/Konami TimePilot84/rtl/TimePilot84_CPU.sv Normal file
View File

File diff suppressed because it is too large Load Diff

263
Arcade_MiST/Konami TimePilot84/rtl/TimePilot84_MiST.sv Normal file
View File

@@ -0,0 +1,263 @@
module TimePilot84_MiST (
output LED,
output [5:0] VGA_R,
output [5:0] VGA_G,
output [5:0] VGA_B,
output VGA_HS,
output VGA_VS,
output AUDIO_L,
output AUDIO_R,
input SPI_SCK,
output SPI_DO,
input SPI_DI,
input SPI_SS2,
input SPI_SS3,
input CONF_DATA0,
input CLOCK_27,
output [12:0] SDRAM_A,
inout [15:0] SDRAM_DQ,
output SDRAM_DQML,
output SDRAM_DQMH,
output SDRAM_nWE,
output SDRAM_nCAS,
output SDRAM_nRAS,
output SDRAM_nCS,
output [1:0] SDRAM_BA,
output SDRAM_CLK,
output SDRAM_CKE
);
`include "rtl\build_id.v"
localparam CONF_STR = {
"TP84;ROM;",
"O2,Rotate Controls,Off,On;",
"O34,Scanlines,Off,25%,50%,75%;",
"O5,Blend,Off,On;",
"O6,Joystick Swap,Off,On;",
"O7,Service,Off,On;",
"T0,Reset;",
"V,v1.00.",`BUILD_DATE
};
wire rotate = status[2];
wire [1:0] scanlines = status[4:3];
wire blend = status[5];
wire joyswap = status[6];
wire service = status[7];
wire [1:0] orientation = 2'b11;
assign LED = ~ioctl_downl;
assign SDRAM_CLK = clock_sd;
assign SDRAM_CKE = 1;
assign AUDIO_R = AUDIO_L;
wire clock_48, clock_14, clock_sd, pll_locked;
pll pll(
.inclk0(CLOCK_27),
.c0(clock_48),//49.152MHz
.c1(clock_14),//14.31818MHz
.c2(clock_sd),
.locked(pll_locked)
);
wire [31:0] status;
wire [1:0] buttons;
wire [1:0] switches;
wire [11:0] kbjoy;
wire [7:0] joystick_0;
wire [7:0] joystick_1;
wire scandoublerD;
wire ypbpr;
wire no_csync;
wire [15:0] audio;
wire hs, vs, cs;
wire hb, vb;
wire blankn = ~(hb | vb);
wire [3:0] r, g, b;
wire key_strobe;
wire key_pressed;
wire [7:0] key_code;
wire [15:0] main_rom_addr;
wire [15:0] main_rom_do;
wire [12:0] sub_rom_addr;
wire [15:0] sub_rom_do;
wire [12:0] bg_addr;
wire [31:0] bg_do;
wire ioctl_downl;
wire [7:0] ioctl_index;
wire ioctl_wr;
wire [24:0] ioctl_addr;
wire [7:0] ioctl_dout;
data_io data_io(
.clk_sys ( clock_48 ),
.SPI_SCK ( SPI_SCK ),
.SPI_SS2 ( SPI_SS2 ),
.SPI_DI ( SPI_DI ),
.ioctl_download( ioctl_downl ),
.ioctl_index ( ioctl_index ),
.ioctl_wr ( ioctl_wr ),
.ioctl_addr ( ioctl_addr ),
.ioctl_dout ( ioctl_dout )
);
wire [24:0] bg_ioctl_addr = ioctl_addr - 17'h12000;
reg port1_req, port2_req;
sdram sdram(
.*,
.init_n ( pll_locked ),
.clk ( clock_sd ),
.port1_req ( port1_req ),
.port1_ack ( ),
.port1_a ( ioctl_addr[23:1] ),
.port1_ds ( {ioctl_addr[0], ~ioctl_addr[0]} ),
.port1_we ( ioctl_downl ),
.port1_d ( {ioctl_dout, ioctl_dout} ),
.port1_q ( ),
.cpu1_addr ( ioctl_downl ? 16'hffff : {1'b0, main_rom_addr[15:1]} ),
.cpu1_q ( main_rom_do ),
.cpu2_addr ( ioctl_downl ? 16'hffff : sub_rom_addr[12:1] + 16'h8000 ),
.cpu2_q ( sub_rom_do ),
// port2 for sprite graphics
.port2_req ( port2_req ),
.port2_ack ( ),
.port2_a ( {bg_ioctl_addr[12:0], bg_ioctl_addr[14]} ), // merge sprite roms to 32-bit wide words
.port2_ds ( {bg_ioctl_addr[13], ~bg_ioctl_addr[13]} ),
.port2_we ( ioctl_downl ),
.port2_d ( {ioctl_dout, ioctl_dout} ),
.port2_q ( ),
.sp_addr ( ioctl_downl ? 14'h3fff : {1'b0, bg_addr} ),
.sp_q ( bg_do )
);
// ROM download controller
always @(posedge clock_48) begin
reg ioctl_wr_last = 0;
ioctl_wr_last <= ioctl_wr;
if (ioctl_downl) begin
if (~ioctl_wr_last && ioctl_wr) begin
port1_req <= ~port1_req;
port2_req <= ~port2_req;
end
end
end
reg reset = 1;
reg rom_loaded = 0;
always @(posedge clock_48) begin
reg ioctl_downlD;
ioctl_downlD <= ioctl_downl;
if (ioctl_downlD & ~ioctl_downl) rom_loaded <= 1;
reset <= status[0] | buttons[1] | ~rom_loaded;
end
TimePilot84 TimePilot84(
.reset(~reset),
.clk_49m(clock_48),
.clk_14m(clock_14),
.coin({~m_coin2,~m_coin1}),
.start_buttons({~m_two_players,~m_one_player}),
.p1_joystick({~m_right, ~m_left, ~m_down, ~m_up}),
.p2_joystick({~m_right2, ~m_left2, ~m_down2, ~m_up2}),
.p1_buttons({1'b1, ~m_fireB, ~m_fireA}),
.p2_buttons({~m_fire2B, ~m_fire2A}),
.btn_service(~service),
.dip_sw({8'b0,16'b1}),//TODO
.is_set3(1'b0),
.video_hsync(hs),
.video_vsync(vs),
.video_csync(cs),
.video_hblank(hb),
.video_vblank(vb),
.video_r(r),
.video_g(g),
.video_b(b),
.sound(audio),
.main_cpu_rom_addr(main_rom_addr),
.main_cpu_rom_do(main_rom_addr[0] ? main_rom_do[15:8] : main_rom_do[7:0]),
.sub_cpu_rom_addr(sub_rom_addr),
.sub_cpu_rom_do(sub_rom_addr[0] ? sub_rom_do[15:8] : sub_rom_do[7:0]),
.sp_rom_addr(bg_addr),
.sp_rom_do(bg_do)
);
mist_video #(.COLOR_DEPTH(4), .SD_HCNT_WIDTH(10)) mist_video(
.clk_sys ( clock_48 ),
.SPI_SCK ( SPI_SCK ),
.SPI_SS3 ( SPI_SS3 ),
.SPI_DI ( SPI_DI ),
.R ( blankn ? r : 0 ),
.G ( blankn ? g : 0 ),
.B ( blankn ? b : 0 ),
.HSync ( ~hs ),
.VSync ( ~vs ),
.VGA_R ( VGA_R ),
.VGA_G ( VGA_G ),
.VGA_B ( VGA_B ),
.VGA_VS ( VGA_VS ),
.VGA_HS ( VGA_HS ),
.ce_divider ( 0 ),
.rotate ( { orientation[1], rotate } ),
.blend ( blend ),
.scandoubler_disable( scandoublerD ),
.scanlines ( scanlines ),
.ypbpr ( ypbpr ),
.no_csync ( no_csync )
);
user_io #(.STRLEN(($size(CONF_STR)>>3)))user_io(
.clk_sys (clock_48 ),
.conf_str (CONF_STR ),
.SPI_CLK (SPI_SCK ),
.SPI_SS_IO (CONF_DATA0 ),
.SPI_MISO (SPI_DO ),
.SPI_MOSI (SPI_DI ),
.buttons (buttons ),
.switches (switches ),
.scandoubler_disable (scandoublerD),
.ypbpr (ypbpr ),
.no_csync (no_csync ),
.key_strobe (key_strobe ),
.key_pressed (key_pressed ),
.key_code (key_code ),
.joystick_0 (joystick_0 ),
.joystick_1 (joystick_1 ),
.status (status )
);
dac #(.C_bits(16))dac_l(
.clk_i(clock_48),
.res_n_i(1),
.dac_i(audio),
.dac_o(AUDIO_L)
);
wire m_up, m_down, m_left, m_right, m_fireA, m_fireB, m_fireC, m_fireD, m_fireE, m_fireF;
wire m_up2, m_down2, m_left2, m_right2, m_fire2A, m_fire2B, m_fire2C, m_fire2D, m_fire2E, m_fire2F;
wire m_tilt, m_coin1, m_coin2, m_coin3, m_coin4, m_one_player, m_two_players, m_three_players, m_four_players;
arcade_inputs inputs (
.clk ( clock_48 ),
.key_strobe ( key_strobe ),
.key_pressed ( key_pressed ),
.key_code ( key_code ),
.joystick_0 ( joystick_0 ),
.joystick_1 ( joystick_1 ),
.rotate ( rotate ),
.orientation ( orientation ),
.joyswap ( joyswap ),
.oneplayer ( 1'b0 ),
.controls ( {m_tilt, m_coin4, m_coin3, m_coin2, m_coin1, m_four_players, m_three_players, m_two_players, m_one_player} ),
.player1 ( {m_fireF, m_fireE, m_fireD, m_fireC, m_fireB, m_fireA, m_up, m_down, m_left, m_right} ),
.player2 ( {m_fire2F, m_fire2E, m_fire2D, m_fire2C, m_fire2B, m_fire2A, m_up2, m_down2, m_left2, m_right2} )
);
endmodule

442
Arcade_MiST/Konami TimePilot84/rtl/TimePilot84_SND.sv Normal file
View File

@@ -0,0 +1,442 @@
//============================================================================
//
// Time Pilot '84 sound PCB replica
// Copyright (C) 2020 Ace, ElectronAsh & Enforcer
//
// Permission is hereby granted, free of charge, to any person obtaining a
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// DEALINGS IN THE SOFTWARE.
//
//============================================================================
module TimePilot84_SND
(
input reset,
input clk_49m, clk_14m, //Actual clocks: 49.152MHz, 14.31818MHz
input sound_on, sound_data,
input [15:0] dip_sw,
input [1:0] coin, //0 = coin 1, 1 = coin 2
input [1:0] start_buttons, //0 = Player 1, 1 = Player 2
input [3:0] p1_joystick, p2_joystick, //0 = up, 1 = down, 2 = left, 3 = right
input [2:0] p1_buttons,
input [1:0] p2_buttons,
input btn_service,
input ioen, in5,
input cpubrd_A5, cpubrd_A6,
input [7:0] cpubrd_Din,
output [7:0] sndbrd_Dout,
output signed [15:0] sound
//The sound board contains a video passthrough but video will instead be tapped
//straight from the CPU board implementation (this passthrough is redundant for
//an FPGA implementation)
);
//Clock division for jt49_dcrm2
wire dcrm_cen, clk_12m;
always_ff @(posedge clk_49m) begin
reg [6:0] div;
div <= div + 1'd1;
clk_12m <= div[1];
dcrm_cen <= !div[6:0];
end
//Remove DC offset from SN76489s (uses jt49_dcrm2 from JT49 by Jotego)
wire signed [15:0] sn0_dcrm, sn2_dcrm, sn3_dcrm;
jt49_dcrm2 #(16) dcrm_sn0
(
.clk(clk_12m),
.cen(dcrm_cen),
.rst(~reset),
.din({8'd0, sn0_unfilt}),
.dout(sn0_dcrm)
);
jt49_dcrm2 #(16) dcrm_sn2
(
.clk(clk_12m),
.cen(dcrm_cen),
.rst(~reset),
.din({8'd0, sn2_unfilt}),
.dout(sn2_dcrm)
);
jt49_dcrm2 #(16) dcrm_sn3
(
.clk(clk_12m),
.cen(dcrm_cen),
.rst(~reset),
.din({8'd0, sn3_unfilt}),
.dout(sn3_dcrm)
);
//Time Pilot '84's SN76489s contain selectable low-pass filters with the following cutoff frequencies:
//3386.28Hz, 723.43Hz, 596.09Hz
//Model this here (the PCB handles this via a 74HC4066 switching IC located at C6)
wire signed [15:0] sn2_filt, sn3_filt;
wire signed [15:0] sn0_light, sn0_med, sn0_heavy;
wire signed [15:0] sn0_sound, sn1_sound, sn2_sound, sn3_sound;
tp84_lpf_light sn0_lpf_light
(
.clk(clk_12m),
.reset(~reset),
.in(sn0_dcrm),
.out(sn0_light)
);
tp84_lpf_medium sn0_lpf_medium
(
.clk(clk_12m),
.reset(~reset),
.in(sn0_dcrm),
.out(sn0_med)
);
tp84_lpf_heavy sn0_lpf_heavy
(
.clk(clk_12m),
.reset(~reset),
.in(sn0_dcrm),
.out(sn0_heavy)
);
tp84_lpf_light sn2_lpf
(
.clk(clk_12m),
.reset(~reset),
.in(sn2_dcrm),
.out(sn2_filt)
);
tp84_lpf_light sn3_lpf
(
.clk(clk_12m),
.reset(~reset),
.in(sn3_dcrm),
.out(sn3_filt)
);
always_comb begin
case(sn0_filter)
2'b00: sn0_sound = sn0_dcrm;
2'b01: sn0_sound = sn0_light;
2'b10: sn0_sound = sn0_med;
2'b11: sn0_sound = sn0_heavy;
endcase
end
assign sn2_sound = sn2_filter ? sn2_filt : sn2_dcrm;
assign sn3_sound = sn3_filter ? sn3_filt : sn3_dcrm;
//Apply gain (this game has variable low-pass filtering based on how loud the PCB's volume dial is set and will be modelled
//externally)
assign sound = (sn0_sound + sn2_sound + sn3_sound) * 16'd176;
//Multiplex data output to CPU board
assign sndbrd_Dout =
~ioen ? ctrl_dip_mux:
~in5 ? dip_sw[15:8]:
8'hFF;
//------------------------------------------------- Chip-level logic modelling -------------------------------------------------//
//Z80 RAM (lower 4 bits)
wire [7:0] sndram_D;
spram #(4, 10) A2
(
.clk(clk_3m58),
.we(~n_wr & ~n_sndram_en),
.addr(sound_A[9:0]),
.data(sound_Dout[3:0]),
.q(sndram_D[3:0])
);
//Z80 RAM (upper 4 bits)
spram #(4, 10) A3
(
.clk(clk_3m58),
.we(~n_wr & ~n_sndram_en),
.addr(sound_A[9:0]),
.data(sound_Dout[7:4]),
.q(sndram_D[7:4])
);
//A4 contains an unpopulated solder pad for an extra ROM
//Sound ROM
wire [7:0] eprom6_D;
snd_rom A6(
.clk(clk_3m58),
.addr(sound_A[12:0]),
.data(eprom6_D)
);
//Sound CPU (Zilog Z80 - uses T80s version of the T80 soft core)
wire [15:0] sound_A;
wire [7:0] sound_Dout;
wire n_m1, n_mreq, n_iorq, n_rd, n_wr, n_rfsh;
T80s A9
(
.RESET_n(z80_n_reset),
.CLK(clk_3m58),
.CEN(1),
.INT_n(s_int),
.M1_n(n_m1),
.MREQ_n(n_mreq),
.IORQ_n(n_iorq),
.RD_n(n_rd),
.WR_n(n_wr),
.RFSH_n(n_rfsh),
.A(sound_A),
.DI(sound_Din),
.DO(sound_Dout)
);
//Multiplex data input to Z80
wire [7:0] sound_Din =
~n_sndrom0_en ? eprom6_D:
(~n_sndram_en & n_wr) ? sndram_D:
~n_cpubrd_en ? cpubrd_Dlatch:
~n_timer_en ? {4'hF, timer}:
8'hFF;
//Latch data coming in from CPU board
wire [7:0] cpubrd_Dlatch;
ls374 B4
(
.d(cpubrd_Din),
.clk(sound_data),
.out_ctl(1'b0), //Directly modelled, keep permanently enabled
.q(cpubrd_Dlatch)
);
//Address decoder 1/2
wire n_dec2_en, filter_latch, n_timer_en, n_cpubrd_en, n_sndram_en, n_sndrom1_en, n_sndrom0_en;
ls138 B7
(
.n_e1(n_rw),
.n_e2(n_mreq),
.e3(n_rfsh),
.a(sound_A[15:13]),
.o({1'bZ, n_dec2_en, filter_latch, n_timer_en, n_cpubrd_en, n_sndram_en, n_sndrom1_en, n_sndrom0_en})
);
//Generate the following signals:
//Inverted reset, Z80 IRQ clear, reset for Z80, NOR of IORQ and M1
wire reset_h, irq_clr, n_iorq_m1, z80_n_reset;
ls02 B9
(
.a1(reset),
.b1(1'b0),
.y1(reset_h),
.a2(reset_h),
.b2(n_iorq_m1),
.y2(irq_clr),
.a3(n_iorq),
.b3(n_m1),
.y3(n_iorq_m1),
.a4(reset_h),
.b4(1'b0),
.y4(z80_n_reset)
);
//Latch low-pass filter control lines
wire [1:0] sn0_filter;
wire sn2_filter, sn3_filter;
ls174 C7
(
.d({sound_A[7], sound_A[8], 2'b00, sound_A[3], sound_A[4]}),
.clk(filter_latch),
.mr(1'b1),
.q({sn2_filter, sn3_filter, 2'bZZ, sn0_filter[0], sn0_filter[1]})
);
//AND together read and write outputs from Z80
wire n_rw;
ls08 C8
(
.a4(n_rd),
.b4(n_wr),
.y4(n_rw)
);
//Generate interrupts for the Z80
//Second half of chip unused
wire s_int;
ls74 C9
(
.n_pre1(1'b1),
.n_clr1(irq_clr),
.clk1(sound_on),
.d1(1'b1),
.n_q1(s_int)
);
//Multiplex P1 button 3 and DIP switch bank 1 switches 7 and 8 (pull all other inputs high)
wire [7:0] ctrl_dip_mux;
ls253 D2
(
.i_a({dip_sw[6], 1'b1, p1_buttons[2], 1'b1}),
.i_b({dip_sw[7], 3'b111}),
.n_e(2'b00), //Directly modelled on CPU board, keep permanently enabled
.s({cpubrd_A6, cpubrd_A5}),
.z(ctrl_dip_mux[7:6])
);
//Multiplex P1/P2 joystick left/right, coin inputs and DIP switch bank 1 switches 2 and 1
ls253 E2
(
.i_a({dip_sw[1], p2_joystick[2], p1_joystick[2], coin[0]}),
.i_b({dip_sw[0], p2_joystick[3], p1_joystick[3], coin[1]}),
.n_e(2'b00), //Directly modelled on CPU board, keep permanently enabled
.s({cpubrd_A6, cpubrd_A5}),
.z(ctrl_dip_mux[1:0])
);
//Sound chip 1 (Texas Instruments SN76489 - uses Arnim Laeuger's SN76489 implementation with bugfixes)
wire [7:0] sn0_unfilt;
wire sn0_ready;
sn76489_top E5
(
.clock_i(clk_1m79),
.clock_en_i(1),
.res_n_i(reset),
.ce_n_i(n_sn0_ce),
.we_n_i(sn0_ready),
.ready_o(sn0_ready),
.d_i(sn_D),
.aout_o(sn0_unfilt)
);
//Sound chip 2 (Texas Instruments SN76489 - uses Arnim Laeuger's SN76489 implementation with bugfixes)
wire [7:0] sn2_unfilt;
wire sn2_ready;
sn76489_top E6
(
.clock_i(clk_1m79),
.clock_en_i(1),
.res_n_i(reset),
.ce_n_i(n_sn2_ce),
.we_n_i(sn2_ready),
.ready_o(sn2_ready),
.d_i(sn_D),
.aout_o(sn2_unfilt)
);
//Sound chip 3 (Texas Instruments SN76489 - uses Arnim Laeuger's SN76489 implementation with bugfixes)
wire [7:0] sn3_unfilt;
wire sn3_ready;
sn76489_top E7
(
.clock_i(clk_1m79),
.clock_en_i(1),
.res_n_i(reset),
.ce_n_i(n_sn3_ce),
.we_n_i(sn3_ready),
.ready_o(sn3_ready),
.d_i(sn_D),
.aout_o(sn3_unfilt)
);
//Latch data from Z80 to SN76489s
wire [7:0] sn_D;
ls374 E8
(
.d({sound_Dout[4], sound_Dout[7], sound_Dout[2:0], sound_Dout[3], sound_Dout[6:5]}),
.clk(sn_latch),
.out_ctl(1'b0),
.q({sn_D[4], sn_D[7], sn_D[2:0], sn_D[3], sn_D[6:5]})
);
//Z80 timer
wire [3:0] timer;
wire tmr2;
ls393 E9
(
.clk1(tmr_clk),
.clk2(tmr2),
.clr1(1'b0),
.clr2(1'b0),
.q1({tmr2, 3'bZZZ}),
.q2(timer)
);
//Multiplex P1/P2 joystick up/down, P1 start button, service credit and DIP switch bank 1
//switches 4 and 3
ls253 F2
(
.i_a({dip_sw[2], p2_joystick[0], p1_joystick[0], btn_service}),
.i_b({dip_sw[3], p2_joystick[1], p1_joystick[1], start_buttons[0]}),
.n_e(2'b00), //Directly modelled on CPU board, keep permanently enabled
.s({cpubrd_A6, cpubrd_A5}),
.z(ctrl_dip_mux[3:2])
);
//Generate chip enables for all SN76489s
wire n_sn0_ce, n_sn2_ce, n_sn3_ce;
ls08 F7
(
.a1(sn3_ready),
.b1(n_sn3_en),
.y1(n_sn3_ce),
.a3(n_sn0_en),
.b3(sn0_ready),
.y3(n_sn0_ce),
.a4(sn2_ready),
.b4(n_sn2_en),
.y4(n_sn2_ce)
);
//Address decoder 2/2
wire n_sn0_en, n_sn2_en, n_sn3_en, sn_latch;
ls138 F8
(
.n_e1(n_dec2_en),
.n_e2(1'b0),
.e3(1'b1),
.a(sound_A[2:0]),
.o({3'bZZZ, n_sn3_en, n_sn2_en, 1'bZ, n_sn0_en, sn_latch})
);
//Clock division
wire div2, clk_3m58, clk_1m79, tmr_clk;
ls393 F9
(
.clk1(n_clk_14m),
.clk2(div2),
.clr1(1'b0),
.clr2(1'b0),
.q1({div2, clk_1m79, clk_3m58, 1'bZ}),
.q2({tmr_clk, 3'bZZZ})
);
//Multiplex P2 start button, player buttons 1/2 and DIP switch bank 1 switches 6 and 5
ls253 G1
(
.i_a({dip_sw[4], p2_buttons[0], p1_buttons[0], start_buttons[1]}),
.i_b({dip_sw[5], p2_buttons[1], p1_buttons[1], 1'b1}),
.n_e(2'b00), //Directly modelled on CPU board, keep permanently enabled
.s({cpubrd_A6, cpubrd_A5}),
.z(ctrl_dip_mux[5:4])
);
//Invert 14.318181MHz clock for division with the 74LS393 at F9 (the 74LS393 works on the falling edge
//of an incoming clock)
wire n_clk_14m;
ls04 G9
(
.a3(clk_14m),
.y3(n_clk_14m)
);
endmodule

35
Arcade_MiST/Konami TimePilot84/rtl/build_id.tcl Normal file
View File

@@ -0,0 +1,35 @@
# ================================================================================
#
# Build ID Verilog Module Script
# Jeff Wiencrot - 8/1/2011
#
# Generates a Verilog module that contains a timestamp,
# from the current build. These values are available from the build_date, build_time,
# physical_address, and host_name output ports of the build_id module in the build_id.v
# Verilog source file.
#
# ================================================================================
proc generateBuildID_Verilog {} {
# Get the timestamp (see: http://www.altera.com/support/examples/tcl/tcl-date-time-stamp.html)
set buildDate [ clock format [ clock seconds ] -format %y%m%d ]
set buildTime [ clock format [ clock seconds ] -format %H%M%S ]
# Create a Verilog file for output
set outputFileName "rtl/build_id.v"
set outputFile [open $outputFileName "w"]
# Output the Verilog source
puts $outputFile "`define BUILD_DATE \"$buildDate\""
puts $outputFile "`define BUILD_TIME \"$buildTime\""
close $outputFile
# Send confirmation message to the Messages window
post_message "Generated build identification Verilog module: [pwd]/$outputFileName"
post_message "Date: $buildDate"
post_message "Time: $buildTime"
}
# Comment out this line to prevent the process from automatically executing when the file is sourced:
generateBuildID_Verilog

132
Arcade_MiST/Konami TimePilot84/rtl/custom/k082.sv Normal file
View File

@@ -0,0 +1,132 @@
//============================================================================
//
// SystemVerilog implementation of the Konami 082 custom chip, used by
// several Konami arcade PCBs to generate video timings
// Copyright (C) 2020 Ace
//
// Permission is hereby granted, free of charge, to any person obtaining a
// copy of this software and associated documentation files (the "Software"),
// to deal in the Software without restriction, including without limitation
// the rights to use, copy, modify, merge, publish, distribute, sublicense,
// and/or sell copies of the Software, and to permit persons to whom the
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//
// The above copyright notice and this permission notice shall be included in
// all copies or substantial portions of the Software.
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// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
// IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
// FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
// AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
VCC |_|1 28|_| VCC
_| |_
h1 |_|2 27|_| GND
_| |_
h2 |_|3 26|_| v1
_| |_
h4 |_|4 25|_| v2
_| |_
h8 |_|5 24|_| v4
_| |_
h16 |_|6 23|_| v8
_| |_
h32 |_|7 22|_| v16
_| |_
h64 |_|8 21|_| v32
_| |_
h128 |_|9 20|_| v64
_| |_
n_h256 |_|10 19|_| v128
_| |_
h256 |_|11 18|_| n_vsync
_| |_
VCC |_|12 17|_| sync
_| |_
clk |_|13 16|_| vblk
_| |_
GND |_|14 15|_| n_vblk
|_____________|
Note: Pins 1, 12 and 27 may control other features of the 082 - these, if any, have not
been modelled yet.
*/
module k082
(
input clk,
output n_vsync, sync,
output n_hsync, //Not exposed on the original chip
output reg vblk = 1,
output n_vblk,
output h1, h2, h4, h8, h16, h32, h64, h128, h256, n_h256,
output v1, v2, v4, v8, v16, v32, v64, v128
);
reg [8:0] h_cnt = 9'd0;
reg [8:0] v_cnt = 9'd0;
always_ff @(posedge clk) begin
case(h_cnt)
48: begin
v_cnt <= v_cnt + 9'd1;
h_cnt <= h_cnt + 9'd1;
end
176: begin
h_cnt <= h_cnt + 9'd1;
case(v_cnt)
16: begin
vblk <= 0;
v_cnt <= v_cnt + 9'd1;
end
271: begin
vblk <= 0;
v_cnt <= v_cnt + 9'd1;
end
495: begin
vblk <= 1;
v_cnt <= v_cnt + 9'd1;
end
511: v_cnt <= 9'd248;
default: v_cnt <= v_cnt + 9'd1;
endcase
end
511: h_cnt <= 9'd128;
default: h_cnt <= h_cnt + 9'd1;
endcase
end
assign n_vblk = ~vblk;
assign n_hsync = ~(h_cnt > 175 && h_cnt < 208);
assign n_vsync = v_cnt[8];
assign sync = n_hsync ^ n_vsync;
assign h1 = h_cnt[0];
assign h2 = h_cnt[1];
assign h4 = h_cnt[2];
assign h8 = h_cnt[3];
assign h16 = h_cnt[4];
assign h32 = h_cnt[5];
assign h64 = h_cnt[6];
assign h128 = h_cnt[7];
assign h256 = ~h_cnt[8];
assign n_h256 = h_cnt[8];
assign v1 = v_cnt[0];
assign v2 = v_cnt[1];
assign v4 = v_cnt[2];
assign v8 = v_cnt[3];
assign v16 = v_cnt[4];
assign v32 = v_cnt[5];
assign v64 = v_cnt[6];
assign v128 = v_cnt[7];
endmodule

98
Arcade_MiST/Konami TimePilot84/rtl/custom/k083.sv Normal file
View File

@@ -0,0 +1,98 @@
//============================================================================
//
// SystemVerilog implementation of the Konami 083 custom chip, a custom
// shift register used on many early Konami arcade PCBs for handling graphics
// ROMs
// Copyright (C) 2020 Ace & ElectronAsh
//
// Permission is hereby granted, free of charge, to any person obtaining a
// copy of this software and associated documentation files (the "Software"),
// to deal in the Software without restriction, including without limitation
// the rights to use, copy, modify, merge, publish, distribute, sublicense,
// and/or sell copies of the Software, and to permit persons to whom the
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//
// The above copyright notice and this permission notice shall be included in
// all copies or substantial portions of the Software.
//
// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
// IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
// FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
// AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
CK |_|1 28|_| VCC
_| |_
LOAD |_|2 27|_| FLIP
_| |_
DB1i(4) |_|3 26|_| DB1i(6)
_| |_
DB1i(0) |_|4 25|_| DB1i(2)
_| |_
DB0i(4) |_|5 24|_| DB0i(6)
_| |_
DB0i(6) |_|6 23|_| DB0i(2)
_| |_
DB1i(5) |_|7 22|_| DB1i(7)
_| |_
DB1i(1) |_|8 21|_| DB1i(3)
_| |_
DB0i(5) |_|9 20|_| DB0i(7)
_| |_
DB0i(1) |_|10 19|_| DB0i(3)
_| |_
NC |_|11 18|_| NC
_| |_
DSH1(1) |_|12 17|_| DSH1(0)
_| |_
DSH0(1) |_|13 16|_| DSH0(0)
_| |_
GND |_|14 15|_| NC
|_____________|
*/
module k083
(
input CK,
input FLIP,
input LOAD,
input [7:0] DB0i, DB1i,
output [1:0] DSH0, DSH1
);
//Internal registers (shift right and shift left)
reg [7:0] pixel_D0_l, pixel_D0_r;
reg [7:0] pixel_D1_l, pixel_D1_r;
//Latch and shift pixel data
always_ff @(posedge CK) begin
if(LOAD) begin
pixel_D0_l <= DB0i;
pixel_D1_l <= DB1i;
pixel_D0_r <= DB0i;
pixel_D1_r <= DB1i;
end
else begin
pixel_D0_l[3:0] <= {pixel_D0_l[2:0], 1'b0};
pixel_D0_l[7:4] <= {pixel_D0_l[6:4], 1'b0};
pixel_D1_l[3:0] <= {pixel_D1_l[2:0], 1'b0};
pixel_D1_l[7:4] <= {pixel_D1_l[6:4], 1'b0};
pixel_D0_r[3:0] <= {1'b0, pixel_D0_r[3:1]};
pixel_D0_r[7:4] <= {1'b0, pixel_D0_r[7:5]};
pixel_D1_r[3:0] <= {1'b0, pixel_D1_r[3:1]};
pixel_D1_r[7:4] <= {1'b0, pixel_D1_r[7:5]};
end
end
//Output shifted pixel data (reverse the bits if FLIP is low)
assign DSH0 = FLIP ? {pixel_D0_l[3], pixel_D0_l[7]} : {pixel_D0_r[0], pixel_D0_r[4]};
assign DSH1 = FLIP ? {pixel_D1_l[3], pixel_D1_l[7]} : {pixel_D1_r[0], pixel_D1_r[4]};
endmodule

149
Arcade_MiST/Konami TimePilot84/rtl/custom/k502.sv Normal file
View File

@@ -0,0 +1,149 @@
//============================================================================
//
// SystemVerilog implementation of the Konami 502 custom chip, used for
// generating sprites on a number of '80s Konami arcade PCBs
//
// Copyright (C) 2020 Ace
//
// Permission is hereby granted, free of charge, to any person obtaining a
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//
// The above copyright notice and this permission notice shall be included in
// all copies or substantial portions of the Software.
//
// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
// IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
// FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
// AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
SPLB(0) |_|1 28|_| VCC
_| |_
SPLB(1) |_|2 27|_| ?
_| |_
SPLB(2) |_|3 26|_| SPLB(4)
_| |_
SPLB(3) |_|4 25|_| SPLB(5)
_| |_
CK1 |_|5 24|_| SPLB(6)
_| |_
CK2 |_|6 23|_| SPLB(7)
_| |_
H2 |_|7 22|_| OLD
_| |_
LD0 |_|8 21|_| OCLR
_| |_
H256 |_|9 20|_| OSEL
_| |_
SPAL(3) |_|10 19|_| COL(4)
_| |_
SPAL(2) |_|11 18|_| COL(3)
_| |_
SPAL(1) |_|12 17|_| COL(2)
_| |_
SPAL(0) |_|13 16|_| COL(1)
_| |_
GND |_|14 15|_| COL(0)
|_____________|
Note: The SPLB pins are bidirectional - this model splits these pins into separate
data I/O
*/
module k502
(
input CK1,
input CK2,
input LD0,
input H2,
input H256,
input [3:0] SPAL,
input [7:0] SPLBi,
output OSEL,
output OLD,
output OCLR,
output [7:0] SPLBo,
output [4:0] COL
);
//As the Konami 502 doesn't have a dedicated input for bit 2 of the horizontal counter (H4), generate
//this signal internally by dividing H2 by 2
reg h2_div = 0;
always_ff @(posedge H2) begin
h2_div <= ~h2_div;
end
wire h4 = h2_div;
//Latch H256 on rising edge of LD0 and delay by one cycle
reg h256_lat = 0;
always_ff @(posedge LD0) begin
h256_lat <= H256;
end
reg h256_dly = 0;
always_ff @(posedge h256_lat) begin
h256_dly <= ~h256_dly;
end
//Generate OSEL, OLD and OCLR
reg [1:0] osel_reg;
always_ff @(negedge H2) begin
if(!h4)
osel_reg[1] <= h256_dly;
else
osel_reg[0] <= osel_reg[1];
end
assign OLD = ~osel_reg[1];
assign OSEL = osel_reg[0];
assign OCLR = ~osel_reg[0];
//Multiplex incoming line buffer RAM data
wire [3:0] lbuff_Dmux = OCLR ? SPLBi[3:0] : SPLBi[7:4];
//Latch incoming line buffer RAM data on the falling edge of CK1
reg [7:0] lbuff_lat;
always_ff @(negedge CK1) begin
lbuff_lat <= SPLBi;
end
//Latch multiplexed line buffer RAM data on the falling edge of CK2
reg [3:0] lbuff_mux_lat;
always_ff @(negedge CK2) begin
lbuff_mux_lat <= lbuff_Dmux;
end
//Assign sprite data output
assign COL[4] = ~(|lbuff_mux_lat[3:0]);
assign COL[3:0] = lbuff_mux_lat[3:0];
//Select sprite or palette data based on a 4-way AND of the inverted latched line buffer data
//(upper 4 bits and lower 4 bits produce separate select signals)
wire sprite_pal_sel2 = (~lbuff_lat[7] & ~lbuff_lat[6] & ~lbuff_lat[5] & ~lbuff_lat[4]);
wire sprite_pal_sel1 = (~lbuff_lat[3] & ~lbuff_lat[2] & ~lbuff_lat[1] & ~lbuff_lat[0]);
//Multiplex sprite data from line buffer with palette data (lower 4 bits)
wire [7:0] sprite_pal_mux;
assign sprite_pal_mux[3:0] = osel_reg[0] ?
(sprite_pal_sel1 ? SPAL : SPLBi[3:0]):
4'h0;
//Multiplex sprite data from line buffer with palette data (upper 4 bits)
assign sprite_pal_mux[7:4] = ~osel_reg[0] ?
(sprite_pal_sel2 ? SPAL : SPLBi[7:4]):
4'h0;
//Output data to sprite line buffer
assign SPLBo = sprite_pal_mux;
endmodule

122
Arcade_MiST/Konami TimePilot84/rtl/custom/k503.sv Normal file
View File

@@ -0,0 +1,122 @@
//============================================================================
//
// SystemVerilog implementation of the Konami 503 custom chip, used by
// several Konami arcade PCBs for handling sprite data
//
// Copyright (C) 2020 Ace
//
// Permission is hereby granted, free of charge, to any person obtaining a
// copy of this software and associated documentation files (the "Software"),
// to deal in the Software without restriction, including without limitation
// the rights to use, copy, modify, merge, publish, distribute, sublicense,
// and/or sell copies of the Software, and to permit persons to whom the
// Software is furnished to do so, subject to the following conditions:
//
// The above copyright notice and this permission notice shall be included in
// all copies or substantial portions of the Software.
//
// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
// IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
// FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
// AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
OB(7) |_|1 40|_| VCC
_| |_
OB(6) |_|2 39|_| V128
_| |_
OB(5) |_|3 38|_| V64
_| |_
OB(4) |_|4 37|_| V32
_| |_
OB(3) |_|5 36|_| V16
_| |_
OB(2) |_|6 35|_| V8
_| |_
OB(1) |_|7 34|_| V4
_| |_
OB(0) |_|8 33|_| V2
_| |_
R(5) |_|9 32|_| V1
_| |_
R(4) |_|10 31|_| NC
_| |_
R(3) |_|11 30|_| NE83
_| |_
R(2) |_|12 29|_| OCS
_| |_
R(1) |_|13 28|_| NC
_| |_
R(0) |_|14 27|_| NC
_| |_
LD |_|15 26|_| NC
_| |_
H4 |_|16 25|_| NC
_| |_
H8 |_|17 24|_| NC
_| |_
OCOL |_|18 23|_| NC
_| |_
ODAT |_|19 22|_| NC
_| |_
GND |_|20 21|_| NC
|_____________|
*/
module k503
(
input [7:0] OB,
input [7:0] VCNT,
input H4, H8,
input LD,
output OCS,
output NE83,
output ODAT, OCOL,
output [5:0] R
);
//Sum object bits with vertical counter
wire [7:0] obj_sum = OB + VCNT;
//Control signal for object enable output
wire obj_ctl = ~(&obj_sum[7:4]);
//Sprite control
wire sprite_ctrl = ~(~LD & ~H4 & ~H8);
reg ob6_lat, ob7_lat;
always_ff @(posedge sprite_ctrl) begin
ob6_lat <= OB[6];
ob7_lat <= OB[7];
end
//Latch object information
reg [6:0] obj;
always_ff @(posedge objdata) begin
obj <= {obj_ctl, ob6_lat, ob7_lat, obj_sum[3:0]};
end
wire obj_dat = obj[4];
assign NE83 = obj[5];
assign OCS = obj[6];
//Assign OCOL and ODAT outputs
assign OCOL = ~(~LD & ~H4 & H8);
wire objdata = ~(~LD & H4 & ~H8);
assign ODAT = objdata;
//XOR final output for R
assign R[5] = (obj[3] ^ obj_dat);
assign R[4] = (NE83 ^ H8);
assign R[3] = (NE83 ^ ~H4);
assign R[2] = (obj[2] ^ obj_dat);
assign R[1] = (obj[1] ^ obj_dat);
assign R[0] = (obj[0] ^ obj_dat);
endmodule

4
Arcade_MiST/Konami TimePilot84/rtl/custom/tp84_custom.qip Normal file
View File

@@ -0,0 +1,4 @@
set_global_assignment -name SYSTEMVERILOG_FILE rtl/custom/k082.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/custom/k083.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/custom/k502.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/custom/k503.sv

376
Arcade_MiST/Konami TimePilot84/rtl/pll.v Normal file
View File

@@ -0,0 +1,376 @@
// megafunction wizard: %ALTPLL%
// GENERATION: STANDARD
// VERSION: WM1.0
// MODULE: altpll
// ============================================================
// File Name: pll.v
// Megafunction Name(s):
// altpll
//
// Simulation Library Files(s):
// altera_mf
// ============================================================
// ************************************************************
// THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
//
// 13.1.4 Build 182 03/12/2014 SJ Full Version
// ************************************************************
//Copyright (C) 1991-2014 Altera Corporation
//Your use of Altera Corporation's design tools, logic functions
//and other software and tools, and its AMPP partner logic
//functions, and any output files from any of the foregoing
//(including device programming or simulation files), and any
//associated documentation or information are expressly subject
//to the terms and conditions of the Altera Program License
//Subscription Agreement, Altera MegaCore Function License
//Agreement, or other applicable license agreement, including,
//without limitation, that your use is for the sole purpose of
//programming logic devices manufactured by Altera and sold by
//Altera or its authorized distributors. Please refer to the
//applicable agreement for further details.
// synopsys translate_off
`timescale 1 ps / 1 ps
// synopsys translate_on
module pll (
areset,
inclk0,
c0,
c1,
c2,
locked);
input areset;
input inclk0;
output c0;
output c1;
output c2;
output locked;
`ifndef ALTERA_RESERVED_QIS
// synopsys translate_off
`endif
tri0 areset;
`ifndef ALTERA_RESERVED_QIS
// synopsys translate_on
`endif
wire [4:0] sub_wire0;
wire sub_wire2;
wire [0:0] sub_wire7 = 1'h0;
wire [2:2] sub_wire4 = sub_wire0[2:2];
wire [0:0] sub_wire3 = sub_wire0[0:0];
wire [1:1] sub_wire1 = sub_wire0[1:1];
wire c1 = sub_wire1;
wire locked = sub_wire2;
wire c0 = sub_wire3;
wire c2 = sub_wire4;
wire sub_wire5 = inclk0;
wire [1:0] sub_wire6 = {sub_wire7, sub_wire5};
altpll altpll_component (
.areset (areset),
.inclk (sub_wire6),
.clk (sub_wire0),
.locked (sub_wire2),
.activeclock (),
.clkbad (),
.clkena ({6{1'b1}}),
.clkloss (),
.clkswitch (1'b0),
.configupdate (1'b0),
.enable0 (),
.enable1 (),
.extclk (),
.extclkena ({4{1'b1}}),
.fbin (1'b1),
.fbmimicbidir (),
.fbout (),
.fref (),
.icdrclk (),
.pfdena (1'b1),
.phasecounterselect ({4{1'b1}}),
.phasedone (),
.phasestep (1'b1),
.phaseupdown (1'b1),
.pllena (1'b1),
.scanaclr (1'b0),
.scanclk (1'b0),
.scanclkena (1'b1),
.scandata (1'b0),
.scandataout (),
.scandone (),
.scanread (1'b0),
.scanwrite (1'b0),
.sclkout0 (),
.sclkout1 (),
.vcooverrange (),
.vcounderrange ());
defparam
altpll_component.bandwidth_type = "AUTO",
altpll_component.clk0_divide_by = 105,
altpll_component.clk0_duty_cycle = 50,
altpll_component.clk0_multiply_by = 191,
altpll_component.clk0_phase_shift = "0",
altpll_component.clk1_divide_by = 360,
altpll_component.clk1_duty_cycle = 50,
altpll_component.clk1_multiply_by = 191,
altpll_component.clk1_phase_shift = "0",
altpll_component.clk2_divide_by = 70,
altpll_component.clk2_duty_cycle = 50,
altpll_component.clk2_multiply_by = 191,
altpll_component.clk2_phase_shift = "0",
altpll_component.compensate_clock = "CLK0",
altpll_component.inclk0_input_frequency = 37037,
altpll_component.intended_device_family = "Cyclone III",
altpll_component.lpm_hint = "CBX_MODULE_PREFIX=pll",
altpll_component.lpm_type = "altpll",
altpll_component.operation_mode = "NORMAL",
altpll_component.pll_type = "AUTO",
altpll_component.port_activeclock = "PORT_UNUSED",
altpll_component.port_areset = "PORT_USED",
altpll_component.port_clkbad0 = "PORT_UNUSED",
altpll_component.port_clkbad1 = "PORT_UNUSED",
altpll_component.port_clkloss = "PORT_UNUSED",
altpll_component.port_clkswitch = "PORT_UNUSED",
altpll_component.port_configupdate = "PORT_UNUSED",
altpll_component.port_fbin = "PORT_UNUSED",
altpll_component.port_inclk0 = "PORT_USED",
altpll_component.port_inclk1 = "PORT_UNUSED",
altpll_component.port_locked = "PORT_USED",
altpll_component.port_pfdena = "PORT_UNUSED",
altpll_component.port_phasecounterselect = "PORT_UNUSED",
altpll_component.port_phasedone = "PORT_UNUSED",
altpll_component.port_phasestep = "PORT_UNUSED",
altpll_component.port_phaseupdown = "PORT_UNUSED",
altpll_component.port_pllena = "PORT_UNUSED",
altpll_component.port_scanaclr = "PORT_UNUSED",
altpll_component.port_scanclk = "PORT_UNUSED",
altpll_component.port_scanclkena = "PORT_UNUSED",
altpll_component.port_scandata = "PORT_UNUSED",
altpll_component.port_scandataout = "PORT_UNUSED",
altpll_component.port_scandone = "PORT_UNUSED",
altpll_component.port_scanread = "PORT_UNUSED",
altpll_component.port_scanwrite = "PORT_UNUSED",
altpll_component.port_clk0 = "PORT_USED",
altpll_component.port_clk1 = "PORT_USED",
altpll_component.port_clk2 = "PORT_USED",
altpll_component.port_clk3 = "PORT_UNUSED",
altpll_component.port_clk4 = "PORT_UNUSED",
altpll_component.port_clk5 = "PORT_UNUSED",
altpll_component.port_clkena0 = "PORT_UNUSED",
altpll_component.port_clkena1 = "PORT_UNUSED",
altpll_component.port_clkena2 = "PORT_UNUSED",
altpll_component.port_clkena3 = "PORT_UNUSED",
altpll_component.port_clkena4 = "PORT_UNUSED",
altpll_component.port_clkena5 = "PORT_UNUSED",
altpll_component.port_extclk0 = "PORT_UNUSED",
altpll_component.port_extclk1 = "PORT_UNUSED",
altpll_component.port_extclk2 = "PORT_UNUSED",
altpll_component.port_extclk3 = "PORT_UNUSED",
altpll_component.self_reset_on_loss_lock = "OFF",
altpll_component.width_clock = 5;
endmodule
// ============================================================
// CNX file retrieval info
// ============================================================
// Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"
// Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"
// Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "1"
// Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"
// Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"
// Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"
// Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"
// Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"
// Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"
// Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "0"
// Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"
// Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"
// Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"
// Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"
// Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"
// Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "8"
// Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "105"
// Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "360"
// Retrieval info: PRIVATE: DIV_FACTOR2 NUMERIC "70"
// Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"
// Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"
// Retrieval info: PRIVATE: DUTY_CYCLE2 STRING "50.00000000"
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "49.114285"
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "14.325000"
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE2 STRING "73.671425"
// Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
// Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
// Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
// Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "0"
// Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"
// Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"
// Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"
// Retrieval info: PRIVATE: INCLK0_FREQ_EDIT STRING "27.000"
// Retrieval info: PRIVATE: INCLK0_FREQ_UNIT_COMBO STRING "MHz"
// Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "100.000"
// Retrieval info: PRIVATE: INCLK1_FREQ_EDIT_CHANGED STRING "1"
// Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_CHANGED STRING "1"
// Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_COMBO STRING "MHz"
// Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
// Retrieval info: PRIVATE: INT_FEEDBACK__MODE_RADIO STRING "1"
// Retrieval info: PRIVATE: LOCKED_OUTPUT_CHECK STRING "1"
// Retrieval info: PRIVATE: LONG_SCAN_RADIO STRING "1"
// Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE STRING "Not Available"
// Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"
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// Retrieval info: PRIVATE: MIRROR_CLK1 STRING "0"
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// Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "191"
// Retrieval info: PRIVATE: MULT_FACTOR1 NUMERIC "191"
// Retrieval info: PRIVATE: MULT_FACTOR2 NUMERIC "191"
// Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"
// Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "49.15200000"
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// Retrieval info: PRIVATE: PHASE_SHIFT_STEP_ENABLED_CHECK STRING "0"
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT1 STRING "deg"
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// Retrieval info: PRIVATE: PLL_ADVANCED_PARAM_CHECK STRING "0"
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// Retrieval info: PRIVATE: PRIMARY_CLK_COMBO STRING "inclk0"
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// Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"
// Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"
// Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
// Retrieval info: PRIVATE: USE_CLK0 STRING "1"
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// Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"
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// Retrieval info: PRIVATE: USE_MIL_SPEED_GRADE NUMERIC "0"
// Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"
// Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
// Retrieval info: CONSTANT: BANDWIDTH_TYPE STRING "AUTO"
// Retrieval info: CONSTANT: CLK0_DIVIDE_BY NUMERIC "105"
// Retrieval info: CONSTANT: CLK0_DUTY_CYCLE NUMERIC "50"
// Retrieval info: CONSTANT: CLK0_MULTIPLY_BY NUMERIC "191"
// Retrieval info: CONSTANT: CLK0_PHASE_SHIFT STRING "0"
// Retrieval info: CONSTANT: CLK1_DIVIDE_BY NUMERIC "360"
// Retrieval info: CONSTANT: CLK1_DUTY_CYCLE NUMERIC "50"
// Retrieval info: CONSTANT: CLK1_MULTIPLY_BY NUMERIC "191"
// Retrieval info: CONSTANT: CLK1_PHASE_SHIFT STRING "0"
// Retrieval info: CONSTANT: CLK2_DIVIDE_BY NUMERIC "70"
// Retrieval info: CONSTANT: CLK2_DUTY_CYCLE NUMERIC "50"
// Retrieval info: CONSTANT: CLK2_MULTIPLY_BY NUMERIC "191"
// Retrieval info: CONSTANT: CLK2_PHASE_SHIFT STRING "0"
// Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"
// Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "37037"
// Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
// Retrieval info: CONSTANT: LPM_TYPE STRING "altpll"
// Retrieval info: CONSTANT: OPERATION_MODE STRING "NORMAL"
// Retrieval info: CONSTANT: PLL_TYPE STRING "AUTO"
// Retrieval info: CONSTANT: PORT_ACTIVECLOCK STRING "PORT_UNUSED"
// Retrieval info: CONSTANT: PORT_ARESET STRING "PORT_USED"
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// Retrieval info: CONSTANT: PORT_INCLK0 STRING "PORT_USED"
// Retrieval info: CONSTANT: PORT_INCLK1 STRING "PORT_UNUSED"
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// Retrieval info: CONSTANT: PORT_SCANCLK STRING "PORT_UNUSED"
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// Retrieval info: CONSTANT: PORT_extclk1 STRING "PORT_UNUSED"
// Retrieval info: CONSTANT: PORT_extclk2 STRING "PORT_UNUSED"
// Retrieval info: CONSTANT: PORT_extclk3 STRING "PORT_UNUSED"
// Retrieval info: CONSTANT: SELF_RESET_ON_LOSS_LOCK STRING "OFF"
// Retrieval info: CONSTANT: WIDTH_CLOCK NUMERIC "5"
// Retrieval info: USED_PORT: @clk 0 0 5 0 OUTPUT_CLK_EXT VCC "@clk[4..0]"
// Retrieval info: USED_PORT: areset 0 0 0 0 INPUT GND "areset"
// Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0"
// Retrieval info: USED_PORT: c1 0 0 0 0 OUTPUT_CLK_EXT VCC "c1"
// Retrieval info: USED_PORT: c2 0 0 0 0 OUTPUT_CLK_EXT VCC "c2"
// Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0"
// Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"
// Retrieval info: CONNECT: @areset 0 0 0 0 areset 0 0 0 0
// Retrieval info: CONNECT: @inclk 0 0 1 1 GND 0 0 0 0
// Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0
// Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0
// Retrieval info: CONNECT: c1 0 0 0 0 @clk 0 0 1 1
// Retrieval info: CONNECT: c2 0 0 0 0 @clk 0 0 1 2
// Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0
// Retrieval info: GEN_FILE: TYPE_NORMAL pll.v TRUE
// Retrieval info: GEN_FILE: TYPE_NORMAL pll.ppf TRUE
// Retrieval info: GEN_FILE: TYPE_NORMAL pll.inc FALSE
// Retrieval info: GEN_FILE: TYPE_NORMAL pll.cmp FALSE
// Retrieval info: GEN_FILE: TYPE_NORMAL pll.bsf FALSE
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_inst.v FALSE
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_bb.v FALSE
// Retrieval info: LIB_FILE: altera_mf
// Retrieval info: CBX_MODULE_PREFIX: ON

38
Arcade_MiST/Konami TimePilot84/rtl/rom/char_lut.vhd Normal file
View File

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library ieee;
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X"A",X"B",X"D",X"1",X"A",X"9",X"8",X"7",X"5",X"6",X"0",X"0",X"F",X"0",X"0",X"E");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/char_rom1.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity char_rom1 is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of char_rom1 is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"0F",X"0C",X"00",X"3F",X"00",X"0C",X"0F",X"0F",X"07",X"03",X"23",X"07",X"23",X"03",X"07",X"0F",
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X"70",X"70",X"30",X"10",X"00",X"00",X"00",X"00",X"F0",X"F0",X"F0",X"F0",X"F0",X"70",X"00",X"00",
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X"F0",X"F0",X"F0",X"F0",X"F0",X"E0",X"C0",X"00",X"C0",X"C0",X"C0",X"80",X"00",X"00",X"00",X"00",
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X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"E1",
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begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/char_rom2.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity char_rom2 is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of char_rom2 is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"DE",X"9E",X"2F",X"4B",X"4B",X"9F",X"5F",X"0F",X"E0",X"F0",X"A4",X"5A",X"3C",X"9E",X"0F",X"2F",
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X"4F",X"CF",X"CF",X"0F",X"4F",X"CF",X"CF",X"4F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",
X"1F",X"1F",X"1F",X"1F",X"1F",X"1F",X"1F",X"1F",X"8F",X"0F",X"1F",X"0F",X"0F",X"FF",X"FF",X"0F",
X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"4F",
X"3B",X"3B",X"19",X"19",X"4C",X"A6",X"D3",X"E1",X"0F",X"5F",X"AF",X"EF",X"FF",X"33",X"00",X"0F",
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X"1F",X"FF",X"EF",X"0F",X"0F",X"8F",X"7F",X"EF",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",
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X"0F",X"0F",X"4F",X"4F",X"FF",X"FF",X"4F",X"0F",X"4F",X"0F",X"8F",X"4F",X"CF",X"8F",X"0F",X"0F",
X"0F",X"0F",X"7F",X"FF",X"8F",X"4F",X"FF",X"FF",X"0F",X"4F",X"CF",X"CF",X"0F",X"4F",X"CF",X"CF",
X"0F",X"6F",X"6F",X"AF",X"AF",X"AF",X"7F",X"3F",X"0F",X"8F",X"8F",X"4F",X"4F",X"4F",X"8F",X"0F",
X"0F",X"6F",X"EF",X"4F",X"2F",X"FF",X"FF",X"8F",X"0F",X"0F",X"0F",X"0F",X"4F",X"CF",X"CF",X"4F",
X"0F",X"1E",X"FF",X"00",X"00",X"00",X"44",X"2A",X"97",X"2F",X"CF",X"33",X"00",X"00",X"00",X"00");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/cpu1_rom.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity cpu1_rom is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of cpu1_rom is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"7F",X"30",X"00",X"8E",X"00",X"00",X"4F",X"B7",X"30",X"00",X"B7",X"20",X"00",X"30",X"01",X"26",
X"F5",X"86",X"44",X"1F",X"8B",X"8E",X"50",X"00",X"CC",X"00",X"00",X"ED",X"81",X"ED",X"81",X"8C",
X"58",X"00",X"25",X"F7",X"B7",X"20",X"00",X"10",X"CE",X"50",X"00",X"B7",X"20",X"00",X"8E",X"40",
X"00",X"CC",X"00",X"00",X"ED",X"81",X"ED",X"81",X"B7",X"20",X"00",X"8C",X"50",X"00",X"25",X"F4",
X"B7",X"20",X"00",X"8E",X"57",X"40",X"BF",X"52",X"3A",X"BF",X"52",X"38",X"CC",X"FF",X"FF",X"ED",
X"81",X"8C",X"57",X"7F",X"23",X"F9",X"B7",X"20",X"00",X"8E",X"57",X"80",X"BF",X"52",X"3C",X"BF",
X"52",X"3E",X"B6",X"28",X"60",X"43",X"B7",X"57",X"33",X"43",X"C6",X"01",X"85",X"0F",X"27",X"06",
X"5C",X"85",X"F0",X"27",X"01",X"5F",X"D7",X"8C",X"B6",X"30",X"00",X"43",X"B7",X"57",X"34",X"48",
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X"97",X"B7",X"F7",X"57",X"CF",X"96",X"F6",X"48",X"09",X"AC",X"48",X"09",X"AC",X"48",X"09",X"AE",
X"48",X"49",X"49",X"CE",X"BC",X"08",X"A6",X"C6",X"97",X"AA",X"B6",X"57",X"33",X"84",X"0F",X"48",
X"8E",X"BC",X"0C",X"EC",X"86",X"DD",X"8D",X"B6",X"57",X"33",X"84",X"F0",X"12",X"44",X"44",X"44",
X"8E",X"BC",X"0C",X"EC",X"86",X"DD",X"8F",X"B7",X"20",X"00",X"8E",X"57",X"A0",X"CE",X"BC",X"2C",
X"EC",X"C1",X"ED",X"81",X"8C",X"57",X"BE",X"25",X"F7",X"7F",X"57",X"36",X"FC",X"BC",X"2D",X"FD",
X"57",X"37",X"B7",X"20",X"00",X"4F",X"B7",X"3A",X"00",X"B7",X"38",X"00",X"97",X"00",X"B7",X"3C",
X"00",X"97",X"02",X"B7",X"3E",X"00",X"B7",X"45",X"06",X"B7",X"28",X"00",X"BD",X"8F",X"C5",X"B7",
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X"97",X"F6",X"8E",X"00",X"00",X"3D",X"B7",X"20",X"00",X"30",X"1F",X"26",X"F8",X"0A",X"F6",X"26",
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X"0C",X"D6",X"8C",X"CB",X"03",X"BD",X"8F",X"0C",X"86",X"01",X"B7",X"30",X"00",X"1C",X"EF",X"7E",
X"83",X"AF",X"8E",X"40",X"22",X"86",X"0F",X"97",X"F6",X"30",X"88",X"20",X"86",X"0D",X"97",X"F7",
X"B7",X"20",X"00",X"1F",X"13",X"86",X"05",X"C6",X"0F",X"A7",X"C0",X"E7",X"C9",X"07",X"FF",X"4C",
X"A7",X"C4",X"E7",X"C9",X"08",X"00",X"33",X"C8",X"1F",X"4C",X"A7",X"C0",X"E7",X"C9",X"07",X"FF",
X"4C",X"A7",X"C4",X"E7",X"C9",X"08",X"00",X"30",X"02",X"0A",X"F7",X"26",X"D3",X"30",X"06",X"0A",
X"F6",X"26",X"C6",X"8E",X"40",X"5C",X"CC",X"20",X"0F",X"A7",X"84",X"A7",X"01",X"E7",X"89",X"08",
X"00",X"E7",X"89",X"08",X"01",X"30",X"88",X"20",X"8C",X"44",X"1C",X"25",X"EC",X"39",X"B7",X"20",
X"00",X"4F",X"B7",X"30",X"00",X"B6",X"52",X"37",X"88",X"01",X"B7",X"52",X"37",X"8E",X"50",X"00",
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X"EC",X"42",X"88",X"C0",X"53",X"C0",X"06",X"ED",X"02",X"30",X"04",X"33",X"44",X"0A",X"F6",X"26",
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X"B6",X"28",X"20",X"43",X"B7",X"57",X"31",X"20",X"36",X"BE",X"57",X"CA",X"7A",X"57",X"CC",X"26",
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X"A7",X"01",X"E7",X"03",X"BD",X"A0",X"9E",X"84",X"1F",X"BB",X"57",X"C7",X"A7",X"02",X"BD",X"A0",
X"9E",X"A7",X"43",X"B6",X"52",X"41",X"2B",X"0A",X"86",X"01",X"A7",X"C4",X"CC",X"01",X"48",X"ED",
X"0A",X"39",X"86",X"EF",X"A7",X"C4",X"CC",X"FE",X"B8",X"ED",X"0A",X"39",X"BD",X"A0",X"9E",X"84",
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X"CC",X"FF",X"04",X"A7",X"84",X"E7",X"03",X"CC",X"40",X"20",X"A7",X"42",X"E7",X"41",X"BD",X"A0",
X"9E",X"1F",X"89",X"C4",X"0F",X"85",X"01",X"27",X"01",X"50",X"FB",X"52",X"41",X"C0",X"80",X"E7",
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X"ED",X"08",X"86",X"20",X"A7",X"04",X"A7",X"05",X"CC",X"00",X"00",X"ED",X"0C",X"39",X"B6",X"57",
X"3F",X"7C",X"57",X"3F",X"F6",X"57",X"3F",X"C1",X"0B",X"25",X"03",X"7F",X"57",X"3F",X"10",X"8E",
X"F4",X"F8",X"48",X"EC",X"A6",X"A7",X"43",X"E7",X"C4",X"86",X"40",X"A7",X"42",X"CC",X"FF",X"05",
X"A7",X"84",X"E7",X"03",X"BD",X"A5",X"DE",X"BD",X"A6",X"21",X"CC",X"01",X"80",X"BD",X"A6",X"6F",
X"DC",X"3A",X"ED",X"06",X"DC",X"3C",X"ED",X"08",X"39",X"0C",X"E5",X"BD",X"A0",X"9E",X"84",X"1F",
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X"6F",X"DC",X"3A",X"ED",X"06",X"DC",X"3C",X"ED",X"08",X"96",X"96",X"A7",X"0A",X"BD",X"A0",X"9E",
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X"48",X"10",X"8E",X"F5",X"90",X"EC",X"A6",X"4C",X"26",X"29",X"59",X"25",X"13",X"96",X"D2",X"80",
X"A0",X"48",X"48",X"4D",X"26",X"02",X"86",X"04",X"A7",X"43",X"86",X"01",X"A7",X"C4",X"35",X"A0",
X"86",X"60",X"90",X"D2",X"48",X"48",X"4D",X"26",X"02",X"86",X"FC",X"A7",X"43",X"86",X"EF",X"A7",
X"C4",X"35",X"A0",X"49",X"25",X"13",X"C6",X"A0",X"D0",X"D2",X"58",X"58",X"5D",X"26",X"02",X"C6",
X"EF",X"E7",X"C4",X"86",X"04",X"A7",X"43",X"35",X"A0",X"D6",X"D2",X"C0",X"E0",X"58",X"58",X"5D",
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X"28",X"25",X"01",X"39",X"BD",X"92",X"42",X"CC",X"00",X"00",X"DD",X"D8",X"97",X"D5",X"F6",X"52",
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X"D3",X"97",X"D2",X"BD",X"9D",X"C7",X"CC",X"FE",X"07",X"A7",X"84",X"E7",X"03",X"CC",X"FF",X"40",
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X"3E",X"27",X"0A",X"30",X"88",X"10",X"33",X"44",X"8C",X"53",X"B0",X"25",X"C5",X"39",X"39",X"DC",
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X"80",X"20",X"84",X"40",X"26",X"E8",X"7C",X"57",X"D9",X"20",X"1A",X"DC",X"1C",X"10",X"83",X"04",
X"70",X"25",X"DB",X"10",X"83",X"05",X"61",X"24",X"D5",X"B6",X"52",X"41",X"8B",X"20",X"84",X"40",
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X"F6",X"B6",X"52",X"41",X"8B",X"20",X"84",X"C0",X"27",X"08",X"48",X"24",X"1A",X"48",X"24",X"2C",
X"20",X"3F",X"10",X"8E",X"F5",X"40",X"CC",X"AE",X"40",X"DD",X"F8",X"CC",X"04",X"96",X"DD",X"FA",
X"CC",X"00",X"0A",X"DD",X"FC",X"20",X"3D",X"10",X"8E",X"F5",X"54",X"CC",X"AD",X"00",X"DD",X"F8",
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X"CC",X"AE",X"C0",X"DD",X"F8",X"CC",X"FC",X"96",X"DD",X"FA",X"CC",X"00",X"0A",X"DD",X"FC",X"20",
X"13",X"10",X"8E",X"F5",X"7C",X"CC",X"AD",X"40",X"DD",X"F8",X"CC",X"9E",X"EF",X"DD",X"FA",X"CC",
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X"84",X"E7",X"03",X"0A",X"F6",X"27",X"0A",X"30",X"88",X"10",X"33",X"44",X"8C",X"53",X"B0",X"25",
X"C3",X"39",X"96",X"AF",X"26",X"05",X"96",X"36",X"27",X"05",X"39",X"96",X"37",X"26",X"FB",X"DC",
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X"83",X"02",X"80",X"25",X"E5",X"10",X"83",X"03",X"81",X"24",X"DF",X"96",X"AF",X"26",X"04",X"0C",
X"36",X"20",X"02",X"0C",X"37",X"8E",X"53",X"50",X"CE",X"51",X"BC",X"A6",X"84",X"26",X"3A",X"6A",
X"84",X"7C",X"52",X"34",X"86",X"09",X"A7",X"03",X"B6",X"52",X"41",X"2B",X"16",X"CC",X"80",X"EF",
X"A7",X"43",X"E7",X"C4",X"CC",X"00",X"00",X"ED",X"06",X"CC",X"FF",X"18",X"ED",X"08",X"86",X"40",
X"A7",X"42",X"39",X"CC",X"80",X"01",X"A7",X"43",X"E7",X"C4",X"CC",X"00",X"00",X"ED",X"06",X"CC");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/cpu2_rom.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity cpu2_rom is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of cpu2_rom is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"00",X"E8",X"ED",X"08",X"86",X"00",X"A7",X"42",X"39",X"30",X"88",X"10",X"33",X"44",X"8C",X"53",
X"B0",X"25",X"B8",X"39",X"96",X"AF",X"26",X"05",X"96",X"38",X"27",X"05",X"39",X"96",X"39",X"26",
X"FB",X"DC",X"1A",X"10",X"83",X"04",X"80",X"25",X"F3",X"10",X"83",X"05",X"81",X"24",X"ED",X"DC",
X"1C",X"10",X"83",X"06",X"00",X"25",X"E5",X"10",X"83",X"07",X"01",X"24",X"DF",X"96",X"AF",X"26",
X"04",X"0C",X"38",X"20",X"02",X"0C",X"39",X"8E",X"53",X"50",X"CE",X"51",X"BC",X"A6",X"84",X"26",
X"3C",X"6A",X"84",X"7C",X"52",X"34",X"86",X"0A",X"A7",X"03",X"B6",X"52",X"41",X"8B",X"40",X"2B",
X"16",X"CC",X"FC",X"80",X"A7",X"43",X"E7",X"C4",X"CC",X"FF",X"18",X"ED",X"06",X"CC",X"00",X"00",
X"ED",X"08",X"86",X"40",X"A7",X"42",X"39",X"CC",X"04",X"80",X"A7",X"43",X"E7",X"C4",X"CC",X"00",
X"E8",X"ED",X"06",X"CC",X"00",X"00",X"ED",X"08",X"86",X"C0",X"A7",X"42",X"39",X"30",X"88",X"10",
X"33",X"44",X"8C",X"53",X"B0",X"25",X"B6",X"39",X"CC",X"37",X"D1",X"DD",X"D0",X"39",X"96",X"D0",
X"8B",X"59",X"97",X"D0",X"98",X"D1",X"97",X"D1",X"39",X"0F",X"DC",X"8E",X"52",X"F0",X"CE",X"51",
X"A4",X"B6",X"57",X"DD",X"27",X"02",X"0A",X"DC",X"B6",X"54",X"60",X"26",X"0B",X"B6",X"52",X"34",
X"27",X"06",X"86",X"0C",X"97",X"34",X"20",X"04",X"86",X"06",X"97",X"34",X"A6",X"84",X"27",X"1D",
X"CC",X"A0",X"ED",X"34",X"06",X"A6",X"84",X"4C",X"27",X"0A",X"4C",X"26",X"75",X"6A",X"0E",X"26",
X"02",X"6C",X"84",X"39",X"A6",X"03",X"10",X"8E",X"F5",X"98",X"48",X"6E",X"B6",X"30",X"88",X"10",
X"33",X"44",X"0A",X"34",X"10",X"26",X"FF",X"D4",X"B6",X"54",X"40",X"10",X"26",X"04",X"9E",X"39",
X"A6",X"43",X"E6",X"0C",X"F3",X"57",X"C0",X"A7",X"43",X"E7",X"0C",X"A6",X"C4",X"E6",X"0D",X"F3",
X"57",X"C2",X"A7",X"C4",X"E7",X"0D",X"39",X"0A",X"E8",X"26",X"2E",X"CC",X"06",X"09",X"BD",X"8F",
X"0C",X"C6",X"04",X"BD",X"A5",X"AB",X"20",X"21",X"0A",X"D5",X"26",X"1D",X"7C",X"57",X"DE",X"86",
X"06",X"D6",X"DD",X"CB",X"05",X"BD",X"8F",X"0C",X"D6",X"DD",X"0C",X"DD",X"96",X"DD",X"81",X"03",
X"25",X"04",X"C6",X"02",X"D7",X"DD",X"BD",X"A5",X"AB",X"7A",X"52",X"34",X"4F",X"A7",X"84",X"A7",
X"43",X"39",X"81",X"78",X"24",X"36",X"8D",X"A8",X"6A",X"84",X"26",X"12",X"A6",X"03",X"10",X"8E",
X"F5",X"AE",X"A6",X"A6",X"27",X"E6",X"4C",X"27",X"BF",X"4C",X"27",X"AB",X"20",X"DB",X"86",X"5B",
X"E6",X"03",X"C0",X"06",X"27",X"05",X"5A",X"27",X"02",X"86",X"AF",X"97",X"F6",X"A6",X"84",X"46",
X"46",X"84",X"07",X"9B",X"F6",X"A7",X"41",X"86",X"40",X"A7",X"42",X"39",X"E6",X"03",X"C1",X"08",
X"22",X"33",X"27",X"09",X"C1",X"06",X"24",X"12",X"7C",X"57",X"DC",X"0C",X"EC",X"86",X"18",X"A7",
X"84",X"BD",X"92",X"1A",X"CC",X"06",X"04",X"7E",X"8F",X"0C",X"86",X"10",X"A7",X"84",X"C1",X"06",
X"26",X"0A",X"7C",X"57",X"DB",X"0C",X"EB",X"BD",X"92",X"0A",X"20",X"03",X"BD",X"92",X"12",X"CC",
X"06",X"01",X"7E",X"8F",X"0C",X"86",X"18",X"A7",X"84",X"BD",X"92",X"58",X"C1",X"09",X"26",X"05",
X"7C",X"57",X"D7",X"20",X"03",X"7C",X"57",X"D8",X"7C",X"57",X"D0",X"F6",X"57",X"D0",X"86",X"07",
X"7E",X"8F",X"0C",X"96",X"DC",X"27",X"04",X"6F",X"0A",X"20",X"03",X"BD",X"A6",X"CE",X"A6",X"0B",
X"27",X"04",X"6A",X"0B",X"20",X"5E",X"A6",X"0A",X"26",X"04",X"E6",X"02",X"20",X"12",X"6A",X"0A",
X"26",X"09",X"B6",X"52",X"41",X"80",X"80",X"A7",X"02",X"20",X"05",X"BD",X"A5",X"DE",X"E7",X"02",
X"E0",X"01",X"27",X"2D",X"D7",X"F6",X"A6",X"04",X"AB",X"05",X"44",X"69",X"05",X"44",X"69",X"05",
X"44",X"69",X"05",X"44",X"69",X"05",X"E6",X"05",X"C4",X"0F",X"E7",X"05",X"D6",X"F6",X"2A",X"01",
X"40",X"AB",X"01",X"A7",X"01",X"A0",X"02",X"8B",X"01",X"81",X"02",X"22",X"04",X"A6",X"02",X"A7",
X"01",X"E6",X"01",X"BD",X"A6",X"21",X"CC",X"00",X"C4",X"BD",X"A6",X"6F",X"DC",X"3A",X"ED",X"06",
X"DC",X"3C",X"ED",X"08",X"A6",X"43",X"E6",X"0C",X"E3",X"06",X"F3",X"57",X"C0",X"A7",X"43",X"E7",
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X"F5",X"DA",X"B6",X"57",X"D6",X"48",X"10",X"AE",X"A6",X"A6",X"01",X"8B",X"08",X"44",X"44",X"44",
X"44",X"A6",X"A6",X"A7",X"41",X"5F",X"A6",X"01",X"2A",X"02",X"C6",X"40",X"D7",X"F6",X"10",X"8E",
X"F5",X"B9",X"B6",X"57",X"C7",X"44",X"44",X"44",X"44",X"84",X"07",X"A6",X"A6",X"9B",X"F6",X"A7",
X"42",X"7E",X"A5",X"72",X"BD",X"A6",X"CE",X"A6",X"43",X"80",X"80",X"8B",X"34",X"81",X"68",X"22",
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begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/cpu3_rom.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity cpu3_rom is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of cpu3_rom is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"54",X"20",X"20",X"30",X"40",X"43",X"89",X"0F",X"31",X"50",X"20",X"55",X"50",X"20",X"20",X"20",
X"20",X"20",X"30",X"20",X"20",X"20",X"32",X"50",X"20",X"55",X"50",X"20",X"20",X"20",X"20",X"20",
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X"20",X"20",X"20",X"32",X"50",X"20",X"44",X"4F",X"57",X"4E",X"20",X"20",X"20",X"30",X"40",X"43",
X"8D",X"0F",X"31",X"50",X"20",X"53",X"48",X"4F",X"54",X"31",X"20",X"20",X"30",X"20",X"20",X"20",
X"32",X"50",X"20",X"53",X"48",X"4F",X"54",X"31",X"20",X"20",X"30",X"40",X"43",X"8F",X"0F",X"31",
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X"4E",X"44",X"20",X"43",X"4F",X"44",X"45",X"40",X"43",X"28",X"07",X"52",X"41",X"4D",X"20",X"20",
X"20",X"42",X"41",X"44",X"40",X"41",X"A8",X"0F",X"52",X"41",X"4D",X"20",X"20",X"20",X"20",X"4F",
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X"4F",X"4D",X"20",X"20",X"20",X"42",X"41",X"44",X"40",X"42",X"E6",X"0F",X"4D",X"41",X"49",X"4E",
X"20",X"20",X"20",X"20",X"20",X"20",X"20",X"20",X"53",X"55",X"42",X"40",X"42",X"26",X"0F",X"43",
X"4F",X"49",X"4E",X"40",X"41",X"06",X"0F",X"50",X"4C",X"41",X"59",X"40",X"42",X"28",X"0F",X"43",
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begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/cpu4_rom.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity cpu4_rom is
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clk : in std_logic;
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data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of cpu4_rom is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
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X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",
X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",X"51",
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38
Arcade_MiST/Konami TimePilot84/rtl/rom/pal_b.vhd Normal file
View File

@@ -0,0 +1,38 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity pal_b is
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);
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data <= rom_data(to_integer(unsigned(addr)));
end if;
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38
Arcade_MiST/Konami TimePilot84/rtl/rom/pal_g.vhd Normal file
View File

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entity pal_g is
port (
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data : out std_logic_vector(3 downto 0)
);
end entity;
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X"0",X"2",X"4",X"7",X"9",X"A",X"1",X"7",X"3",X"1",X"3",X"5",X"7",X"9",X"A",X"D",
X"0",X"2",X"4",X"7",X"8",X"9",X"1",X"7",X"3",X"1",X"3",X"5",X"7",X"8",X"8",X"D",
X"0",X"3",X"A",X"7",X"9",X"C",X"1",X"7",X"3",X"1",X"2",X"B",X"6",X"8",X"D",X"D",
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X"0",X"4",X"6",X"8",X"A",X"C",X"1",X"7",X"3",X"1",X"3",X"5",X"7",X"9",X"D",X"D",
X"0",X"9",X"7",X"5",X"3",X"0",X"0",X"0",X"9",X"3",X"9",X"6",X"5",X"3",X"7",X"D",
X"0",X"7",X"6",X"4",X"2",X"0",X"0",X"0",X"7",X"1",X"7",X"5",X"3",X"1",X"7",X"D",
X"0",X"5",X"4",X"2",X"1",X"1",X"1",X"1",X"B",X"B",X"6",X"4",X"2",X"1",X"7",X"D",
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X"0",X"0",X"0",X"B",X"F",X"0",X"0",X"3",X"3",X"3",X"3",X"2",X"1",X"0",X"7",X"D",
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X"0",X"D",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"3",X"0",X"0",X"0",X"0",X"0",X"0");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

38
Arcade_MiST/Konami TimePilot84/rtl/rom/pal_r.vhd Normal file
View File

@@ -0,0 +1,38 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity pal_r is
port (
clk : in std_logic;
addr : in std_logic_vector(7 downto 0);
data : out std_logic_vector(3 downto 0)
);
end entity;
architecture prom of pal_r is
type rom is array(0 to 255) of std_logic_vector(3 downto 0);
signal rom_data: rom := (
X"0",X"2",X"4",X"6",X"8",X"A",X"1",X"F",X"B",X"5",X"3",X"5",X"7",X"9",X"B",X"D",
X"0",X"2",X"3",X"6",X"A",X"C",X"1",X"F",X"B",X"5",X"3",X"5",X"7",X"A",X"C",X"D",
X"0",X"1",X"3",X"5",X"B",X"D",X"1",X"F",X"B",X"5",X"2",X"4",X"6",X"9",X"E",X"D",
X"0",X"1",X"3",X"5",X"C",X"E",X"1",X"F",X"B",X"5",X"2",X"4",X"6",X"9",X"E",X"D",
X"0",X"1",X"A",X"5",X"7",X"A",X"1",X"F",X"B",X"5",X"2",X"A",X"5",X"7",X"A",X"D",
X"0",X"1",X"B",X"4",X"6",X"A",X"1",X"F",X"B",X"5",X"2",X"B",X"4",X"6",X"A",X"D",
X"0",X"2",X"4",X"6",X"8",X"A",X"1",X"F",X"B",X"5",X"3",X"5",X"6",X"8",X"A",X"D",
X"0",X"2",X"4",X"6",X"8",X"A",X"1",X"F",X"B",X"5",X"3",X"5",X"6",X"8",X"A",X"D",
X"0",X"B",X"9",X"6",X"4",X"4",X"2",X"1",X"9",X"3",X"9",X"6",X"5",X"3",X"F",X"D",
X"0",X"C",X"A",X"6",X"4",X"4",X"2",X"1",X"A",X"3",X"A",X"6",X"5",X"3",X"F",X"D",
X"0",X"B",X"A",X"6",X"4",X"4",X"2",X"1",X"0",X"0",X"A",X"6",X"5",X"3",X"F",X"D",
X"0",X"9",X"8",X"5",X"3",X"3",X"2",X"1",X"0",X"0",X"9",X"5",X"4",X"3",X"F",X"D",
X"0",X"C",X"0",X"0",X"7",X"1",X"2",X"6",X"5",X"4",X"6",X"3",X"2",X"2",X"F",X"D",
X"0",X"F",X"F",X"0",X"7",X"1",X"1",X"6",X"5",X"4",X"5",X"2",X"2",X"5",X"F",X"D",
X"0",X"D",X"B",X"A",X"F",X"A",X"1",X"9",X"9",X"A",X"E",X"C",X"7",X"0",X"0",X"C",
X"0",X"D",X"0",X"0",X"0",X"0",X"0",X"9",X"0",X"B",X"0",X"1",X"3",X"5",X"7",X"0");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/snd_rom.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity snd_rom is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of snd_rom is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"06",X"00",X"21",X"00",X"40",X"C3",X"61",X"01",X"32",X"00",X"C0",X"32",X"01",X"C0",X"C9",X"FF",
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X"28",X"2C",X"78",X"B7",X"FA",X"C1",X"00",X"FE",X"1D",X"28",X"05",X"FE",X"1C",X"C8",X"18",X"44",
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X"00",X"40",X"36",X"1C",X"23",X"36",X"00",X"23",X"36",X"1E",X"23",X"36",X"00",X"C9",X"78",X"CB",
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X"55",X"47",X"D2",X"02",X"00",X"06",X"00",X"0E",X"00",X"21",X"00",X"40",X"71",X"7E",X"B8",X"20",
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X"21",X"00",X"00",X"06",X"00",X"1A",X"4F",X"09",X"13",X"7A",X"FE",X"20",X"20",X"F7",X"7C",X"FE",
X"E9",X"20",X"8A",X"7D",X"FE",X"74",X"20",X"85",X"06",X"00",X"21",X"00",X"40",X"70",X"23",X"7C",
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X"3A",X"00",X"40",X"28",X"05",X"CD",X"BE",X"02",X"18",X"03",X"CD",X"A6",X"02",X"FB",X"00",X"00",
X"F3",X"3E",X"01",X"32",X"06",X"40",X"3A",X"03",X"40",X"B7",X"3A",X"02",X"40",X"28",X"05",X"CD",
X"BE",X"02",X"18",X"03",X"CD",X"A6",X"02",X"FB",X"00",X"00",X"F3",X"3E",X"02",X"32",X"06",X"40",
X"3A",X"05",X"40",X"B7",X"3A",X"04",X"40",X"28",X"05",X"CD",X"BE",X"02",X"18",X"06",X"CD",X"A6",
X"02",X"C3",X"54",X"02",X"CD",X"59",X"02",X"18",X"98",X"3A",X"08",X"40",X"B7",X"C8",X"CD",X"72",
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X"E6",X"3F",X"21",X"5E",X"06",X"EF",X"B7",X"C8",X"57",X"3E",X"02",X"32",X"11",X"40",X"3E",X"01",
X"CD",X"78",X"05",X"21",X"00",X"40",X"CD",X"E2",X"02",X"15",X"06",X"00",X"28",X"01",X"70",X"23",
X"70",X"C9",X"01",X"00",X"00",X"3A",X"06",X"40",X"4F",X"06",X"00",X"09",X"09",X"C9",X"4B",X"4F",
X"4E",X"41",X"4D",X"49",X"C9",X"3A",X"06",X"40",X"FE",X"01",X"28",X"21",X"FE",X"02",X"28",X"38",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/spr_rom1.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity spr_rom1 is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of spr_rom1 is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"00",X"00",X"00",X"00",X"00",X"01",X"01",X"01",X"20",X"42",X"26",X"6A",X"7E",X"F8",X"44",X"55",
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begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/spr_rom2.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity spr_rom2 is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of spr_rom2 is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
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534
Arcade_MiST/Konami TimePilot84/rtl/rom/spr_rom3.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
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);
end entity;
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type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
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X"71",X"77",X"33",X"13",X"01",X"00",X"00",X"00",X"FF",X"FF",X"DF",X"7F",X"77",X"33",X"33",X"00",
X"08",X"7F",X"7F",X"88",X"EE",X"FF",X"FF",X"00",X"00",X"00",X"00",X"00",X"00",X"08",X"CC",X"00");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
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end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/spr_rom4.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity spr_rom4 is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
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type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
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X"F0",X"F0",X"F0",X"F0",X"70",X"70",X"30",X"00",X"30",X"30",X"00",X"00",X"F0",X"F0",X"F0",X"00",
X"F0",X"D0",X"F0",X"F0",X"F0",X"F0",X"F0",X"00",X"E0",X"F0",X"F0",X"E0",X"F0",X"F0",X"F0",X"00",
X"00",X"00",X"70",X"00",X"F0",X"F0",X"F0",X"F0",X"00",X"00",X"F0",X"00",X"00",X"30",X"30",X"30",
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X"B0",X"B0",X"B0",X"E0",X"F0",X"00",X"00",X"00",X"60",X"20",X"20",X"A0",X"E0",X"00",X"00",X"00",
X"00",X"00",X"00",X"F0",X"20",X"60",X"F0",X"60",X"00",X"00",X"00",X"C0",X"F0",X"70",X"F0",X"F0",
X"00",X"00",X"00",X"00",X"E0",X"B0",X"B0",X"B0",X"00",X"00",X"00",X"00",X"E0",X"60",X"60",X"60",
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X"B0",X"B0",X"B0",X"00",X"00",X"00",X"00",X"00",X"20",X"20",X"00",X"80",X"00",X"00",X"00",X"00",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
X"F0",X"80",X"80",X"00",X"00",X"00",X"00",X"00",X"F0",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"F0",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"F0",X"10",X"10",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"80",X"80",X"F0",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"F0",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"F0",X"00",X"00",X"00",X"00",X"00",X"10",X"10",X"F0",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

38
Arcade_MiST/Konami TimePilot84/rtl/rom/sprite_lut.vhd Normal file
View File

@@ -0,0 +1,38 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity sprite_lut is
port (
clk : in std_logic;
addr : in std_logic_vector(7 downto 0);
data : out std_logic_vector(3 downto 0)
);
end entity;
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X"0",X"1",X"2",X"3",X"4",X"5",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"F",
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X"0",X"0",X"0",X"1",X"2",X"3",X"6",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"1",
X"0",X"1",X"2",X"3",X"4",X"5",X"6",X"6",X"6",X"6",X"0",X"0",X"0",X"0",X"E",X"F",
X"0",X"1",X"2",X"3",X"4",X"5",X"6",X"9",X"9",X"6",X"0",X"0",X"E",X"F",X"0",X"0",
X"0",X"1",X"2",X"3",X"4",X"5",X"6",X"8",X"8",X"9",X"E",X"F",X"0",X"0",X"0",X"0",
X"0",X"6",X"9",X"9",X"6",X"F",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"8",
X"0",X"9",X"6",X"6",X"0",X"8",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"0",
X"0",X"8",X"6",X"6",X"5",X"0",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"0",
X"0",X"7",X"9",X"9",X"0",X"5",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"0",
X"0",X"7",X"8",X"8",X"0",X"0",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"5",
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X"0",X"9",X"7",X"7",X"0",X"0",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"7",
X"0",X"6",X"8",X"8",X"0",X"0",X"6",X"7",X"8",X"9",X"A",X"B",X"C",X"D",X"E",X"3",
X"0",X"0",X"0",X"0",X"2",X"3",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"8",
X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0",X"0");
begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

534
Arcade_MiST/Konami TimePilot84/rtl/rom/sub_rom.vhd Normal file
View File

@@ -0,0 +1,534 @@
library ieee;
use ieee.std_logic_1164.all,ieee.numeric_std.all;
entity sub_rom is
port (
clk : in std_logic;
addr : in std_logic_vector(12 downto 0);
data : out std_logic_vector(7 downto 0)
);
end entity;
architecture prom of sub_rom is
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
signal rom_data: rom := (
X"86",X"80",X"BA",X"87",X"FF",X"B7",X"87",X"FF",X"86",X"EF",X"B4",X"87",X"FF",X"B7",X"87",X"FF",
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X"00",X"4F",X"8E",X"60",X"00",X"B7",X"00",X"00",X"A7",X"84",X"A1",X"80",X"26",X"B2",X"8C",X"68",
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X"00",X"22",X"EA",X"4F",X"8E",X"80",X"00",X"B7",X"00",X"00",X"A7",X"80",X"8C",X"87",X"FF",X"25",
X"F6",X"8E",X"00",X"00",X"4F",X"5F",X"B7",X"00",X"00",X"EB",X"82",X"89",X"00",X"8C",X"E0",X"00",
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X"87",X"FF",X"10",X"CE",X"67",X"A0",X"86",X"01",X"B7",X"40",X"00",X"1C",X"EF",X"86",X"01",X"B7",
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begin
process(clk)
begin
if rising_edge(clk) then
data <= rom_data(to_integer(unsigned(addr)));
end if;
end process;
end architecture;

348
Arcade_MiST/Konami TimePilot84/rtl/sdram.sv Normal file
View File

@@ -0,0 +1,348 @@
//
// sdram.v
//
// sdram controller implementation for the MiST board
// https://github.com/mist-devel/mist-board
//
// Copyright (c) 2013 Till Harbaum <till@harbaum.org>
// Copyright (c) 2019 Gyorgy Szombathelyi
//
// This source file is free software: you can redistribute it and/or modify
// it under the terms of the GNU General Public License as published
// by the Free Software Foundation, either version 3 of the License, or
// (at your option) any later version.
//
// This source file is distributed in the hope that it will be useful,
// but WITHOUT ANY WARRANTY; without even the implied warranty of
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
// GNU General Public License for more details.
//
// You should have received a copy of the GNU General Public License
// along with this program. If not, see <http://www.gnu.org/licenses/>.
//
module sdram (
// interface to the MT48LC16M16 chip
inout reg [15:0] SDRAM_DQ, // 16 bit bidirectional data bus
output reg [12:0] SDRAM_A, // 13 bit multiplexed address bus
output reg SDRAM_DQML, // two byte masks
output reg SDRAM_DQMH, // two byte masks
output reg [1:0] SDRAM_BA, // two banks
output SDRAM_nCS, // a single chip select
output SDRAM_nWE, // write enable
output SDRAM_nRAS, // row address select
output SDRAM_nCAS, // columns address select
// cpu/chipset interface
input init_n, // init signal after FPGA config to initialize RAM
input clk, // sdram clock
input port1_req,
output reg port1_ack,
input port1_we,
input [23:1] port1_a,
input [1:0] port1_ds,
input [15:0] port1_d,
output reg [15:0] port1_q,
input [16:1] cpu1_addr,
output reg [15:0] cpu1_q,
input [16:1] cpu2_addr,
output reg [15:0] cpu2_q,
input port2_req,
output reg port2_ack,
input port2_we,
input [23:1] port2_a,
input [1:0] port2_ds,
input [15:0] port2_d,
output reg [31:0] port2_q,
input [16:2] sp_addr,
output reg [31:0] sp_q
);
localparam RASCAS_DELAY = 3'd2; // tRCD=20ns -> 2 cycles@<100MHz
localparam BURST_LENGTH = 3'b001; // 000=1, 001=2, 010=4, 011=8
localparam ACCESS_TYPE = 1'b0; // 0=sequential, 1=interleaved
localparam CAS_LATENCY = 3'd2; // 2/3 allowed
localparam OP_MODE = 2'b00; // only 00 (standard operation) allowed
localparam NO_WRITE_BURST = 1'b1; // 0= write burst enabled, 1=only single access write
localparam MODE = { 3'b000, NO_WRITE_BURST, OP_MODE, CAS_LATENCY, ACCESS_TYPE, BURST_LENGTH};
// 64ms/8192 rows = 7.8us -> 842 cycles@108MHz
localparam RFRSH_CYCLES = 10'd842;
// ---------------------------------------------------------------------
// ------------------------ cycle state machine ------------------------
// ---------------------------------------------------------------------
/*
SDRAM state machine for 2 bank interleaved access
1 word burst, CL2
cmd issued registered
0 RAS0 cas1 - data0 read burst terminated
1 ras0
2 data1 returned
3 CAS0 data1 returned
4 RAS1 cas0
5 ras1
6 CAS1 data0 returned
*/
localparam STATE_RAS0 = 3'd0; // first state in cycle
localparam STATE_RAS1 = 3'd4; // Second ACTIVE command after RAS0 + tRRD (15ns)
localparam STATE_CAS0 = STATE_RAS0 + RASCAS_DELAY + 1'd1; // CAS phase - 3
localparam STATE_CAS1 = STATE_RAS1 + RASCAS_DELAY; // CAS phase - 6
localparam STATE_READ0 = 3'd0;// STATE_CAS0 + CAS_LATENCY + 2'd2; // 7
localparam STATE_READ1 = 3'd3;
localparam STATE_DS1b = 3'd0;
localparam STATE_READ1b = 3'd4;
localparam STATE_LAST = 3'd6;
reg [2:0] t;
always @(posedge clk) begin
t <= t + 1'd1;
if (t == STATE_LAST) t <= STATE_RAS0;
end
// ---------------------------------------------------------------------
// --------------------------- startup/reset ---------------------------
// ---------------------------------------------------------------------
// wait 1ms (32 8Mhz cycles) after FPGA config is done before going
// into normal operation. Initialize the ram in the last 16 reset cycles (cycles 15-0)
reg [4:0] reset;
reg init = 1'b1;
always @(posedge clk, negedge init_n) begin
if(!init_n) begin
reset <= 5'h1f;
init <= 1'b1;
end else begin
if((t == STATE_LAST) && (reset != 0)) reset <= reset - 5'd1;
init <= !(reset == 0);
end
end
// ---------------------------------------------------------------------
// ------------------ generate ram control signals ---------------------
// ---------------------------------------------------------------------
// all possible commands
localparam CMD_INHIBIT = 4'b1111;
localparam CMD_NOP = 4'b0111;
localparam CMD_ACTIVE = 4'b0011;
localparam CMD_READ = 4'b0101;
localparam CMD_WRITE = 4'b0100;
localparam CMD_BURST_TERMINATE = 4'b0110;
localparam CMD_PRECHARGE = 4'b0010;
localparam CMD_AUTO_REFRESH = 4'b0001;
localparam CMD_LOAD_MODE = 4'b0000;
reg [3:0] sd_cmd; // current command sent to sd ram
reg [15:0] sd_din;
// drive control signals according to current command
assign SDRAM_nCS = sd_cmd[3];
assign SDRAM_nRAS = sd_cmd[2];
assign SDRAM_nCAS = sd_cmd[1];
assign SDRAM_nWE = sd_cmd[0];
reg [24:1] addr_latch[2];
reg [24:1] addr_latch_next[2];
reg [16:1] addr_last[2];
reg [16:2] addr_last2[2];
reg [15:0] din_latch[2];
reg [1:0] oe_latch;
reg [1:0] we_latch;
reg [1:0] ds[2];
reg port1_state;
reg port2_state;
localparam PORT_NONE = 2'd0;
localparam PORT_CPU1 = 2'd1;
localparam PORT_CPU2 = 2'd2;
localparam PORT_SP = 2'd1;
localparam PORT_REQ = 2'd3;
reg [1:0] next_port[2];
reg [1:0] port[2];
reg refresh;
reg [10:0] refresh_cnt;
wire need_refresh = (refresh_cnt >= RFRSH_CYCLES);
// PORT1: bank 0,1
always @(*) begin
if (refresh) begin
next_port[0] = PORT_NONE;
addr_latch_next[0] = addr_latch[0];
end else if (port1_req ^ port1_state) begin
next_port[0] = PORT_REQ;
addr_latch_next[0] = { 1'b0, port1_a };
end else if (cpu1_addr != addr_last[PORT_CPU1]) begin
next_port[0] = PORT_CPU1;
addr_latch_next[0] = { 8'd0, cpu1_addr };
end else if (cpu2_addr != addr_last[PORT_CPU2]) begin
next_port[0] = PORT_CPU2;
addr_latch_next[0] = { 8'd0, cpu2_addr };
end else begin
next_port[0] = PORT_NONE;
addr_latch_next[0] = addr_latch[0];
end
end
// PORT1: bank 2,3
always @(*) begin
if (port2_req ^ port2_state) begin
next_port[1] = PORT_REQ;
addr_latch_next[1] = { 1'b1, port2_a };
end else if (sp_addr != addr_last2[PORT_SP]) begin
next_port[1] = PORT_SP;
addr_latch_next[1] = { 1'b1, 7'd0, sp_addr, 1'b0 };
end else begin
next_port[1] = PORT_NONE;
addr_latch_next[1] = addr_latch[1];
end
end
always @(posedge clk) begin
// permanently latch ram data to reduce delays
sd_din <= SDRAM_DQ;
SDRAM_DQ <= 16'bZZZZZZZZZZZZZZZZ;
{ SDRAM_DQMH, SDRAM_DQML } <= 2'b11;
sd_cmd <= CMD_NOP; // default: idle
refresh_cnt <= refresh_cnt + 1'd1;
if(init) begin
// initialization takes place at the end of the reset phase
if(t == STATE_RAS0) begin
if(reset == 15) begin
sd_cmd <= CMD_PRECHARGE;
SDRAM_A[10] <= 1'b1; // precharge all banks
end
if(reset == 10 || reset == 8) begin
sd_cmd <= CMD_AUTO_REFRESH;
end
if(reset == 2) begin
sd_cmd <= CMD_LOAD_MODE;
SDRAM_A <= MODE;
SDRAM_BA <= 2'b00;
end
end
end else begin
// RAS phase
// bank 0,1
if(t == STATE_RAS0) begin
addr_latch[0] <= addr_latch_next[0];
port[0] <= next_port[0];
{ oe_latch[0], we_latch[0] } <= 2'b00;
if (next_port[0] != PORT_NONE) begin
sd_cmd <= CMD_ACTIVE;
SDRAM_A <= addr_latch_next[0][22:10];
SDRAM_BA <= addr_latch_next[0][24:23];
addr_last[next_port[0]] <= addr_latch_next[0][16:1];
if (next_port[0] == PORT_REQ) begin
{ oe_latch[0], we_latch[0] } <= { ~port1_we, port1_we };
ds[0] <= port1_ds;
din_latch[0] <= port1_d;
port1_state <= port1_req;
end else begin
{ oe_latch[0], we_latch[0] } <= 2'b10;
ds[0] <= 2'b11;
end
end
end
// bank 2,3
if(t == STATE_RAS1) begin
refresh <= 1'b0;
addr_latch[1] <= addr_latch_next[1];
{ oe_latch[1], we_latch[1] } <= 2'b00;
port[1] <= next_port[1];
if (next_port[1] != PORT_NONE) begin
sd_cmd <= CMD_ACTIVE;
SDRAM_A <= addr_latch_next[1][22:10];
SDRAM_BA <= addr_latch_next[1][24:23];
addr_last2[next_port[1]] <= addr_latch_next[1][16:2];
if (next_port[1] == PORT_REQ) begin
{ oe_latch[1], we_latch[1] } <= { ~port1_we, port1_we };
ds[1] <= port2_ds;
din_latch[1] <= port2_d;
port2_state <= port2_req;
end else begin
{ oe_latch[1], we_latch[1] } <= 2'b10;
ds[1] <= 2'b11;
end
end
if (next_port[1] == PORT_NONE && need_refresh && !we_latch[0] && !oe_latch[0]) begin
refresh <= 1'b1;
refresh_cnt <= 0;
sd_cmd <= CMD_AUTO_REFRESH;
end
end
// CAS phase
if(t == STATE_CAS0 && (we_latch[0] || oe_latch[0])) begin
sd_cmd <= we_latch[0]?CMD_WRITE:CMD_READ;
{ SDRAM_DQMH, SDRAM_DQML } <= ~ds[0];
if (we_latch[0]) begin
SDRAM_DQ <= din_latch[0];
port1_ack <= port1_req;
end
SDRAM_A <= { 4'b0010, addr_latch[0][9:1] }; // auto precharge
SDRAM_BA <= addr_latch[0][24:23];
end
if(t == STATE_CAS1 && (we_latch[1] || oe_latch[1])) begin
sd_cmd <= we_latch[1]?CMD_WRITE:CMD_READ;
{ SDRAM_DQMH, SDRAM_DQML } <= ~ds[1];
if (we_latch[1]) begin
SDRAM_DQ <= din_latch[1];
port2_ack <= port2_req;
end
SDRAM_A <= { 4'b0010, addr_latch[1][9:1] }; // auto precharge
SDRAM_BA <= addr_latch[1][24:23];
end
// Data returned
if(t == STATE_READ0 && oe_latch[0]) begin
case(port[0])
PORT_REQ: begin port1_q <= sd_din; port1_ack <= port1_req; end
PORT_CPU1: begin cpu1_q <= sd_din; end
PORT_CPU2: begin cpu2_q <= sd_din; end
default: ;
endcase;
end
if(t == STATE_READ1 && oe_latch[1]) begin
case(port[1])
PORT_REQ: port2_q[15:0] <= sd_din;
PORT_SP : sp_q[15:0] <= sd_din;
default: ;
endcase;
end
if(t == STATE_DS1b && oe_latch[1]) { SDRAM_DQMH, SDRAM_DQML } <= ~ds[1];
if(t == STATE_READ1b && oe_latch[1]) begin
case(port[1])
PORT_REQ: begin port2_q[31:16] <= sd_din; port2_ack <= port2_req; end
PORT_SP : begin sp_q[31:16] <= sd_din; end
default: ;
endcase;
end
end
end
endmodule

46
Arcade_MiST/Konami TimePilot84/rtl/spram.vhd Normal file
View File

@@ -0,0 +1,46 @@
library ieee;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.ALL;
use IEEE.numeric_std.all;
entity spram is
generic
(
DATA_WIDTH : natural := 8;
ADDR_WIDTH : natural := 10
);
port
(
clk : in std_logic;
addr : in std_logic_vector((ADDR_WIDTH - 1) downto 0);
data : in std_logic_vector((DATA_WIDTH - 1) downto 0);
q : out std_logic_vector((DATA_WIDTH - 1) downto 0);
we : in std_logic := '0'
);
end spram;
architecture rtl of spram is
subtype word_t is std_logic_vector((DATA_WIDTH-1) downto 0);
type memory_t is array(2**ADDR_WIDTH-1 downto 0) of word_t;
shared variable ram : memory_t;
begin
process(clk)
begin
if(rising_edge(clk)) then
if(we = '1') then
ram(to_integer(unsigned(addr))) := data;
q <= data;
else
q <= ram(to_integer(unsigned(addr)));
end if;
end if;
end process;
end rtl;

11
Arcade_MiST/Konami TimePilot84/rtl/tp84_sound.qip Normal file
View File

@@ -0,0 +1,11 @@
set_global_assignment -name VHDL_FILE rtl/SN76489/sn76489_top.vhd
set_global_assignment -name VHDL_FILE rtl/SN76489/sn76489_attenuator.vhd
set_global_assignment -name VHDL_FILE rtl/SN76489/sn76489_clock_div.vhd
set_global_assignment -name VHDL_FILE rtl/SN76489/sn76489_latch_ctrl.vhd
set_global_assignment -name VHDL_FILE rtl/SN76489/sn76489_noise.vhd
set_global_assignment -name VHDL_FILE rtl/SN76489/sn76489_tone.vhd
set_global_assignment -name SYSTEMVERILOG_FILE rtl/Filters/tp84_lpf_light.v
set_global_assignment -name SYSTEMVERILOG_FILE rtl/Filters/tp84_lpf_medium.v
set_global_assignment -name SYSTEMVERILOG_FILE rtl/Filters/tp84_lpf_heavy.v
set_global_assignment -name VERILOG_FILE rtl/Filters/audio_iir_filter.v
set_global_assignment -name VERILOG_FILE rtl/Filters/jt49_dcrm2.v

57
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls00.sv Normal file
View File

@@ -0,0 +1,57 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS00 quad NAND gate
// Copyright (C) 2019 Ace
//
// Permission is hereby granted, free of charge, to any person obtaining a
// copy of this software and associated documentation files (the "Software"),
// to deal in the Software without restriction, including without limitation
// the rights to use, copy, modify, merge, publish, distribute, sublicense,
// and/or sell copies of the Software, and to permit persons to whom the
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//
// The above copyright notice and this permission notice shall be included in
// all copies or substantial portions of the Software.
//
// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
// IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
// FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
// AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a1 |_|1 14|_| VCC
_| |_
b1 |_|2 13|_| a4
_| |_
y1 |_|3 12|_| b4
_| |_
a2 |_|4 11|_| y4
_| |_
b2 |_|5 10|_| a3
_| |_
y2 |_|6 9|_| b3
_| |_
GND |_|7 8|_| y3
|_____________|
*/
module ls00
(
input a1, a2, a3, a4,
input b1, b2, b3, b4,
output y1, y2, y3, y4
);
assign y1 = ~(a1 & b1);
assign y2 = ~(a2 & b2);
assign y3 = ~(a3 & b3);
assign y4 = ~(a4 & b4);
endmodule

57
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls02.sv Normal file
View File

@@ -0,0 +1,57 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS02 quad NOR gate
// Copyright (C) 2020 Ace
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// Permission is hereby granted, free of charge, to any person obtaining a
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// The above copyright notice and this permission notice shall be included in
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// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
// IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
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// AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
y1 |_|1 14|_| VCC
_| |_
a1 |_|2 13|_| y4
_| |_
b1 |_|3 12|_| b4
_| |_
y2 |_|4 11|_| a4
_| |_
a2 |_|5 10|_| y3
_| |_
b2 |_|6 9|_| b3
_| |_
GND |_|7 8|_| a3
|_____________|
*/
module ls02
(
input a1, a2, a3, a4,
input b1, b2, b3, b4,
output y1, y2, y3, y4
);
assign y1 = ~(a1 | b1);
assign y2 = ~(a2 | b2);
assign y3 = ~(a3 | b3);
assign y4 = ~(a4 | b4);
endmodule

58
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls04.sv Normal file
View File

@@ -0,0 +1,58 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS04 hex inverter
// Copyright (C) 2019 Ace
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// Permission is hereby granted, free of charge, to any person obtaining a
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// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
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// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a1 |_|1 14|_| VCC
_| |_
y1 |_|2 13|_| a6
_| |_
a2 |_|3 12|_| y6
_| |_
y2 |_|4 11|_| a5
_| |_
a3 |_|5 10|_| y5
_| |_
y3 |_|6 9|_| a4
_| |_
GND |_|7 8|_| y4
|_____________|
*/
module ls04
(
input a1, a2, a3, a4, a5, a6,
output y1, y2, y3, y4, y5, y6
);
assign y1 = ~a1;
assign y2 = ~a2;
assign y3 = ~a3;
assign y4 = ~a4;
assign y5 = ~a5;
assign y6 = ~a6;
endmodule

57
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls08.sv Normal file
View File

@@ -0,0 +1,57 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS08 quad AND gate
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// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a1 |_|1 14|_| VCC
_| |_
b1 |_|2 13|_| a4
_| |_
y1 |_|3 12|_| b4
_| |_
a2 |_|4 11|_| y4
_| |_
b2 |_|5 10|_| a3
_| |_
y2 |_|6 9|_| b3
_| |_
GND |_|7 8|_| y3
|_____________|
*/
module ls08
(
input a1, a2, a3, a4,
input b1, b2, b3, b4,
output y1, y2, y3, y4
);
assign y1 = a1 & b1;
assign y2 = a2 & b2;
assign y3 = a3 & b3;
assign y4 = a4 & b4;
endmodule

57
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls10.sv Normal file
View File

@@ -0,0 +1,57 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS10 triple 3-input NAND gate
// Copyright (C) 2020 Ace
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// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a1 |_|1 14|_| VCC
_| |_
b1 |_|2 13|_| c1
_| |_
a2 |_|3 12|_| y1
_| |_
b2 |_|4 11|_| c3
_| |_
c2 |_|5 10|_| b3
_| |_
y2 |_|6 9|_| a3
_| |_
GND |_|7 8|_| y3
|_____________|
*/
module ls10
(
input a1, a2, a3,
input b1, b2, b3,
input c1, c2, c3,
output y1, y2, y3
);
assign y1 = ~(a1 & b1 & c1);
assign y2 = ~(a2 & b2 & c2);
assign y3 = ~(a3 & b3 & c3);
endmodule

65
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls138.sv Normal file
View File

@@ -0,0 +1,65 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS138 3-to-8 decoder
// Copyright (C) 2020 Ace
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// THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
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// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a(0) |_|1 16|_| VCC
_| |_
a(1) |_|2 15|_| o(0)
_| |_
a(2) |_|3 14|_| o(1)
_| |_
n_e1 |_|4 13|_| o(2)
_| |_
n_e2 |_|5 12|_| o(3)
_| |_
e3 |_|6 11|_| o(4)
_| |_
o(7) |_|7 10|_| o(5)
_| |_
GND |_|8 9|_| o(6)
|_____________|
*/
module ls138
(
input n_e1, n_e2, e3, //e3 is active high
input [2:0] a,
output [7:0] o
);
assign o =
(!n_e1 && !n_e2 && e3 && a == 3'b000) ? 8'b11111110:
(!n_e1 && !n_e2 && e3 && a == 3'b001) ? 8'b11111101:
(!n_e1 && !n_e2 && e3 && a == 3'b010) ? 8'b11111011:
(!n_e1 && !n_e2 && e3 && a == 3'b011) ? 8'b11110111:
(!n_e1 && !n_e2 && e3 && a == 3'b100) ? 8'b11101111:
(!n_e1 && !n_e2 && e3 && a == 3'b101) ? 8'b11011111:
(!n_e1 && !n_e2 && e3 && a == 3'b110) ? 8'b10111111:
(!n_e1 && !n_e2 && e3 && a == 3'b111) ? 8'b01111111:
8'b11111111;
endmodule

69
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls139.sv Normal file
View File

@@ -0,0 +1,69 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS139 dual 2-to-4 address decoder
// Copyright (C) 2018, 2020 Ace
//
// Permission is hereby granted, free of charge, to any person obtaining a
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// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
n_e(0) |_|1 16|_| VCC
_| |_
a0(0) |_|2 15|_| n_e(1)
_| |_
a1(0) |_|3 14|_| a0(1)
_| |_
o0(0) |_|4 13|_| a1(1)
_| |_
o0(1) |_|5 12|_| o1(0)
_| |_
o0(2) |_|6 11|_| o1(1)
_| |_
o0(3) |_|7 10|_| o1(2)
_| |_
GND |_|8 9|_| o1(3)
|_____________|
*/
module ls139
(
input [1:0] a0,
input [1:0] a1,
input [1:0] n_e,
output [3:0] o0,
output [3:0] o1
);
assign o0 =
(!n_e[0] && !a0[0] && !a1[0]) ? 4'b1110:
(!n_e[0] && a0[0] && !a1[0]) ? 4'b1101:
(!n_e[0] && !a0[0] && a1[0]) ? 4'b1011:
(!n_e[0] && a0[0] && a1[0]) ? 4'b0111:
4'b1111;
assign o1 =
(!n_e[1] && !a0[1] && !a1[1]) ? 4'b1110:
(!n_e[1] && a0[1] && !a1[1]) ? 4'b1101:
(!n_e[1] && !a0[1] && a1[1]) ? 4'b1011:
(!n_e[1] && a0[1] && a1[1]) ? 4'b0111:
4'b1111;
endmodule

66
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls153.sv Normal file
View File

@@ -0,0 +1,66 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS153 dual 4-to-1 multiplexor
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// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
n_e(0) |_|1 16|_| VCC
_| |_
s(1) |_|2 15|_| n_e(1)
_| |_
i_a(3) |_|3 14|_| s(0)
_| |_
i_a(2) |_|4 13|_| i_b(3)
_| |_
i_a(1) |_|5 12|_| i_b(2)
_| |_
i_a(0) |_|6 11|_| i_b(1)
_| |_
z(0) |_|7 10|_| i_b(0)
_| |_
GND |_|8 9|_| z(1)
|_____________|
*/
module ls153
(
input [3:0] i_a, i_b,
input [1:0] n_e,
input [1:0] s,
output [1:0] z
);
assign z[0] = (s == 2'b00 && !n_e[0]) ? i_a[0]:
(s == 2'b01 && !n_e[0]) ? i_a[1]:
(s == 2'b10 && !n_e[0]) ? i_a[2]:
(s == 2'b11 && !n_e[0]) ? i_a[3]:
1'b0;
assign z[1] = (s == 2'b00 && !n_e[1]) ? i_b[0]:
(s == 2'b01 && !n_e[1]) ? i_b[1]:
(s == 2'b10 && !n_e[1]) ? i_b[2]:
(s == 2'b11 && !n_e[1]) ? i_b[3]:
1'b0;
endmodule

60
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls157.sv Normal file
View File

@@ -0,0 +1,60 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS157 dual 2-to-1 multiplexor
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// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
s |_|1 16|_| VCC
_| |_
i0(0) |_|2 15|_| n_e
_| |_
i1(0) |_|3 14|_| i0(2)
_| |_
z(0) |_|4 13|_| i1(2)
_| |_
i0(1) |_|5 12|_| z(2)
_| |_
i1(1) |_|6 11|_| i0(3)
_| |_
z(1) |_|7 10|_| i1(3)
_| |_
GND |_|8 9|_| z(3)
|_____________|
*/
module ls157
(
input [3:0] i0,
input [3:0] i1,
input n_e,
input s,
output [3:0] z
);
assign z = (!n_e && !s) ? i0:
(!n_e && s) ? i1:
4'b0000;
endmodule

74
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls163.sv Normal file
View File

@@ -0,0 +1,74 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS163 synchonous presettable 4-bit
// counter
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// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
n_clr |_|1 16|_| VCC
_| |_
clk |_|2 15|_| rco
_| |_
din(0) |_|3 14|_| q(0)
_| |_
din(1) |_|4 13|_| q(1)
_| |_
din(2) |_|5 12|_| q(2)
_| |_
din(3) |_|6 11|_| q(3)
_| |_
enp |_|7 10|_| ent
_| |_
GND |_|8 9|_| n_load
|_____________|
*/
module ls163
(
input n_clr,
input clk,
input [3:0] din,
input enp, ent,
input n_load,
output [3:0] q,
output rco
);
reg [3:0] data;
always_ff @(posedge clk) begin
if(!n_clr)
data <= 4'd0;
else
if(!n_load)
data <= din;
else if(enp && ent)
data <= data + 4'd1;
end
assign q = data;
assign rco = data[0] & data[1] & data[2] & data[3] & ent;
endmodule

63
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls174.sv Normal file
View File

@@ -0,0 +1,63 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS174 hex D-flip flop
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// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
mr |_|1 16|_| VCC
_| |_
q(0) |_|2 15|_| q(5)
_| |_
d(0) |_|3 14|_| d(5)
_| |_
d(1) |_|4 13|_| d(4)
_| |_
q(1) |_|5 12|_| q(4)
_| |_
d(2) |_|6 11|_| d(3)
_| |_
q(2) |_|7 10|_| q(3)
_| |_
GND |_|8 9|_| clk
|_____________|
*/
module ls174
(
input [5:0] d,
input clk,
input mr,
output [5:0] q
);
reg [5:0] q_int;
always_ff @(posedge clk) begin
q_int <= d;
end
assign q = mr ? q_int : 6'b000000;
endmodule

69
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls253.sv Normal file
View File

@@ -0,0 +1,69 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS253 tristate dual 4-to-1
// multiplexor
// Copyright (C) 2020 Ace
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// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
n_e(0) |_|1 16|_| VCC
_| |_
s(1) |_|2 15|_| n_e(1)
_| |_
i_a(3) |_|3 14|_| s(0)
_| |_
i_a(2) |_|4 13|_| i_b(3)
_| |_
i_a(1) |_|5 12|_| i_b(2)
_| |_
i_a(0) |_|6 11|_| i_b(1)
_| |_
z(0) |_|7 10|_| i_b(0)
_| |_
GND |_|8 9|_| z(1)
|_____________|
*/
module ls253
(
input [3:0] i_a, i_b,
input [1:0] n_e,
input [1:0] s,
output [1:0] z
);
assign z[0] =
(s == 2'b00 && !n_e[0]) ? i_a[0]:
(s == 2'b01 && !n_e[0]) ? i_a[1]:
(s == 2'b10 && !n_e[0]) ? i_a[2]:
(s == 2'b11 && !n_e[0]) ? i_a[3]:
1'b1; //Should be Z
assign z[1] =
(s == 2'b00 && !n_e[1]) ? i_b[0]:
(s == 2'b01 && !n_e[1]) ? i_b[1]:
(s == 2'b10 && !n_e[1]) ? i_b[2]:
(s == 2'b11 && !n_e[1]) ? i_b[3]:
1'b1; //Should be Z
endmodule

73
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls259.sv Normal file
View File

@@ -0,0 +1,73 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS259 8-bit addressable latch
// Copyright (C) 2020 Ace & ElectronAsh
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// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
s(0) |_|1 16|_| VCC
_| |_
s(1) |_|2 15|_| n_clr
_| |_
s(2) |_|3 14|_| n_g
_| |_
q(0) |_|4 13|_| d
_| |_
q(1) |_|5 12|_| q(7)
_| |_
q(2) |_|6 11|_| q(6)
_| |_
q(3) |_|7 10|_| q(5)
_| |_
GND |_|8 9|_| q(4)
|_____________|
*/
module ls259
(
input d, n_clr, n_g,
input [2:0] s,
output reg [7:0] q
);
always @(*) begin
if (!n_clr)
q <= 8'h00;
else
if (!n_g) begin
case (s)
3'b000: q[0] <= d;
3'b001: q[1] <= d;
3'b010: q[2] <= d;
3'b011: q[3] <= d;
3'b100: q[4] <= d;
3'b101: q[5] <= d;
3'b110: q[6] <= d;
3'b111: q[7] <= d;
default:;
endcase;
end
end
endmodule

57
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls27.sv Normal file
View File

@@ -0,0 +1,57 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS27 triple 3-input NOR gate
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// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a1 |_|1 14|_| VCC
_| |_
b1 |_|2 13|_| c1
_| |_
a2 |_|3 12|_| y1
_| |_
b2 |_|4 11|_| c3
_| |_
c2 |_|5 10|_| b3
_| |_
y2 |_|6 9|_| a3
_| |_
GND |_|7 8|_| y3
|_____________|
*/
module ls27
(
input a1, a2, a3,
input b1, b2, b3,
input c1, c2, c3,
output y1, y2, y3
);
assign y1 = ~(a1 | b1 | c1);
assign y2 = ~(a2 | b2 | c2);
assign y3 = ~(a3 | b3 | c3);
endmodule

67
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls273.sv Normal file
View File

@@ -0,0 +1,67 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS273 8-bit register
// Copyright (C) 2019, 2020 Ace
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
res |_|1 20|_| VCC
_| |_
q(0) |_|2 19|_| q(7)
_| |_
d(0) |_|3 18|_| d(7)
_| |_
d(1) |_|4 17|_| d(6)
_| |_
q(1) |_|5 16|_| q(6)
_| |_
q(2) |_|6 15|_| q(5)
_| |_
d(2) |_|7 14|_| d(5)
_| |_
d(3) |_|8 13|_| d(4)
_| |_
q(3) |_|9 12|_| q(4)
_| |_
GND |_|10 11|_| clk
|_____________|
*/
module ls273
(
input [7:0] d,
input clk,
input res,
output [7:0] q
);
reg [7:0] q_int;
always_ff @(posedge clk) begin
q_int <= d;
end
assign q = res ? q_int : 8'h00;
endmodule

63
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls283.sv Normal file
View File

@@ -0,0 +1,63 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS283 4-bit full adder with fast
// carry
// Copyright (C) 2019 Ace
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
sum(1) |_|1 16|_| VCC
_| |_
b(1) |_|2 15|_| b(2)
_| |_
a(1) |_|3 14|_| a(2)
_| |_
sum(0) |_|4 13|_| sum(2)
_| |_
a(0) |_|5 12|_| a(3)
_| |_
b(0) |_|6 11|_| b(3)
_| |_
c_in |_|7 10|_| sum(3)
_| |_
GND |_|8 9|_| c_out
|_____________|
*/
module ls283
(
input [3:0] a,
input [3:0] b,
input c_in,
output [3:0] sum,
output c_out
);
wire [4:0] sum_int;
assign sum_int = a + b + c_in;
assign sum = sum_int[3:0];
assign c_out = sum_int[4];
endmodule

73
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls293.sv Normal file
View File

@@ -0,0 +1,73 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS293 4-bit binary counter
// Copyright (C) 2019 Ace
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// Permission is hereby granted, free of charge, to any person obtaining a
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// LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
// FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
NC |_|1 14|_| VCC
_| |_
NC |_|2 13|_| clr2
_| |_
NC |_|3 12|_| clr1
_| |_
q(1) |_|4 11|_| clk2
_| |_
q(2) |_|5 10|_| clk1
_| |_
NC |_|6 9|_| q(0)
_| |_
GND |_|7 8|_| q(3)
|_____________|
*/
module ls293
(
input clk1, clk2,
input clr1, clr2,
output [3:0] q
);
wire clear = clr1 & clr2;
reg q_int;
reg [2:0] count;
always_ff @(negedge clk1 or posedge clear) begin
if(clear)
q_int <= 0;
else
q_int <= ~q_int;
end
always_ff @(negedge clk2 or posedge clear) begin
if(clear)
count <= 3'b000;
else
count <= count + 1'b1;
end
assign q[3:1] = count;
assign q[0] = q_int;
endmodule

57
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls32.sv Normal file
View File

@@ -0,0 +1,57 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS32 quad OR gate
// Copyright (C) 2019 Ace
//
// Permission is hereby granted, free of charge, to any person obtaining a
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// DEALINGS IN THE SOFTWARE.
//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a1 |_|1 14|_| VCC
_| |_
b1 |_|2 13|_| a4
_| |_
y1 |_|3 12|_| b4
_| |_
a2 |_|4 11|_| y4
_| |_
b2 |_|5 10|_| a3
_| |_
y2 |_|6 9|_| b3
_| |_
GND |_|7 8|_| y3
|_____________|
*/
module ls32
(
input a1, a2, a3, a4,
input b1, b2, b3, b4,
output y1, y2, y3, y4
);
assign y1 = a1 | b1;
assign y2 = a2 | b2;
assign y3 = a3 | b3;
assign y4 = a4 | b4;
endmodule

61
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls368.sv Normal file
View File

@@ -0,0 +1,61 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS368 tri-state hex inverter
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
n_g1 |_|1 16|_| VCC
_| |_
a1 |_|2 15|_| n_g2
_| |_
y1 |_|3 14|_| a6
_| |_
a2 |_|4 13|_| y6
_| |_
y2 |_|5 12|_| a5
_| |_
a3 |_|6 11|_| y5
_| |_
y3 |_|7 10|_| a4
_| |_
GND |_|8 9|_| y4
|_____________|
*/
module ls368
(
input n_g1, n_g2,
input a1, a2, a3, a4, a5, a6,
output y1, y2, y3, y4, y5, y6
);
assign y1 = !n_g1 ? ~a1 : 1'b1;
assign y2 = !n_g1 ? ~a2 : 1'b1;
assign y3 = !n_g1 ? ~a3 : 1'b1;
assign y4 = !n_g1 ? ~a4 : 1'b1;
assign y5 = !n_g2 ? ~a5 : 1'b1;
assign y6 = !n_g2 ? ~a6 : 1'b1;
endmodule

67
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls374.sv Normal file
View File

@@ -0,0 +1,67 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS374 octal D-flip flop
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
out_ctl |_|1 20|_| VCC
_| |_
q(0) |_|2 19|_| q(7)
_| |_
d(0) |_|3 18|_| d(7)
_| |_
d(1) |_|4 17|_| d(6)
_| |_
q(1) |_|5 16|_| q(6)
_| |_
q(2) |_|6 15|_| q(5)
_| |_
d(2) |_|7 14|_| d(5)
_| |_
d(3) |_|8 13|_| d(4)
_| |_
q(3) |_|9 12|_| q(4)
_| |_
GND |_|10 11|_| clk
|_____________|
*/
module ls374
(
input [7:0] d,
input clk,
input out_ctl,
output [7:0] q
);
reg [7:0] q_internal;
always_ff @(posedge clk) begin
q_internal <= d;
end
assign q = !out_ctl ? q_internal : 8'hFF; //Should be Z when out_ctl is high
endmodule

70
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls377.sv Normal file
View File

@@ -0,0 +1,70 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS377 octal D-flip flop
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
e |_|1 20|_| VCC
_| |_
q(0) |_|2 19|_| q(7)
_| |_
d(0) |_|3 18|_| d(7)
_| |_
d(1) |_|4 17|_| d(6)
_| |_
q(1) |_|5 16|_| q(6)
_| |_
q(2) |_|6 15|_| q(5)
_| |_
d(2) |_|7 14|_| d(5)
_| |_
d(3) |_|8 13|_| d(4)
_| |_
q(3) |_|9 12|_| q(4)
_| |_
GND |_|10 11|_| clk
|_____________|
*/
module ls377
(
input [7:0] d,
input clk,
input e,
output [7:0] q
);
reg [7:0] q_internal;
always_ff @(posedge clk) begin
if(e)
q_internal <= q_internal;
else
q_internal <= d;
end
assign q = q_internal;
endmodule

72
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls393.sv Normal file
View File

@@ -0,0 +1,72 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS393 dual 4-bit binary counter
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
clk1 |_|1 14|_| VCC
_| |_
clr1 |_|2 13|_| clk2
_| |_
q1(0) |_|3 12|_| clr2
_| |_
q1(1) |_|4 11|_| q2(0)
_| |_
q1(2) |_|5 10|_| q2(1)
_| |_
q1(3) |_|6 9|_| q2(2)
_| |_
GND |_|7 8|_| q2(3)
|_____________|
*/
module ls393
(
input clk1, clk2,
input clr1, clr2,
output [3:0] q1, q2
);
reg [3:0] count1;
reg [3:0] count2;
always_ff @(negedge clk1 or posedge clr1) begin
if(clr1)
count1 <= 4'b0000;
else
count1 <= count1 + 1'b1;
end
always_ff @(negedge clk2 or posedge clr2) begin
if(clr2)
count2 <= 4'b0000;
else
count2 <= count2 + 1'b1;
end
assign q1 = count1;
assign q2 = count2;
endmodule

74
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls74.sv Normal file
View File

@@ -0,0 +1,74 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS74 dual D-flip flop
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
n_clr1 |_|1 14|_| VCC
_| |_
d1 |_|2 13|_| n_clr2
_| |_
clk1 |_|3 12|_| d2
_| |_
n_pre1 |_|4 11|_| clk2
_| |_
q1 |_|5 10|_| n_pre2
_| |_
n_q1 |_|6 9|_| q2
_| |_
GND |_|7 8|_| n_q2
|_____________|
*/
module ls74
(
input n_pre1, n_pre2,
input n_clr1, n_clr2,
input clk1, clk2,
input d1, d2,
output reg q1, n_q1, q2, n_q2
);
always_ff @(posedge clk1 or negedge n_pre1 or negedge n_clr1) begin
if(!n_pre1)
q1 <= 1;
else if(!n_clr1)
q1 <= 0;
else
q1 <= d1;
end
assign n_q1 = ~q1;
always_ff @(posedge clk2 or negedge n_pre2 or negedge n_clr2) begin
if(!n_pre2)
q2 <= 1;
else if(!n_clr2)
q2 <= 0;
else
q2 <= d2;
end
assign n_q2 = ~q2;
endmodule

57
Arcade_MiST/Konami TimePilot84/rtl/ttl/ls86.sv Normal file
View File

@@ -0,0 +1,57 @@
//============================================================================
//
// SystemVerilog implementation of the 74LS86 quad XOR gate
// Copyright (C) 2019 Ace
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//
//============================================================================
//Chip pinout:
/* _____________
_| |_
a1 |_|1 14|_| VCC
_| |_
b1 |_|2 13|_| a4
_| |_
y1 |_|3 12|_| b4
_| |_
a2 |_|4 11|_| y4
_| |_
b2 |_|5 10|_| a3
_| |_
y2 |_|6 9|_| b3
_| |_
GND |_|7 8|_| y3
|_____________|
*/
module ls86
(
input a1, a2, a3, a4,
input b1, b2, b3, b4,
output y1, y2, y3, y4
);
assign y1 = a1 ^ b1;
assign y2 = a2 ^ b2;
assign y3 = a3 ^ b3;
assign y4 = a4 ^ b4;
endmodule

24
Arcade_MiST/Konami TimePilot84/rtl/ttl/tp84_logic.qip Normal file
View File

@@ -0,0 +1,24 @@
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls00.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls02.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls04.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls08.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls10.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls27.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls32.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls74.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls86.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls138.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls139.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls153.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls157.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls163.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls174.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls253.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls259.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls273.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls283.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls293.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls368.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls374.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls377.sv
set_global_assignment -name SYSTEMVERILOG_FILE rtl/ttl/ls393.sv