mirror of
https://github.com/j-core/j-core-ice40.git
synced 2026-05-01 22:05:45 +00:00
With Lattice SPR memory, and memory test. Doesn't synth correctly, sim is correct.
This commit is contained in:
J
54
cpu_bulk_sram.vhd
Normal file
54
cpu_bulk_sram.vhd
Normal file
@@ -0,0 +1,54 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all;
|
||||
use ieee.numeric_std.all;
|
||||
use work.cpu2j0_pack.all;
|
||||
|
||||
entity cpu_bulk_sram is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
ibus_i : in cpu_instruction_o_t;
|
||||
ibus_o : out cpu_instruction_i_t;
|
||||
db_i : in cpu_data_o_t;
|
||||
db_o : out cpu_data_i_t
|
||||
);
|
||||
end;
|
||||
|
||||
architecture struc of cpu_bulk_sram is
|
||||
signal db_we : std_logic_vector(3 downto 0);
|
||||
signal rd : std_logic_vector(31 downto 0);
|
||||
signal ra : std_logic_vector(16 downto 2);
|
||||
signal en : std_logic;
|
||||
signal iclk : std_logic;
|
||||
|
||||
begin
|
||||
|
||||
db_we <= (db_i.wr and db_i.we(3)) &
|
||||
(db_i.wr and db_i.we(2)) &
|
||||
(db_i.wr and db_i.we(1)) &
|
||||
(db_i.wr and db_i.we(0));
|
||||
|
||||
ra <= db_i.a(16 downto 2) when db_i.en = '1' else ibus_i.a(16 downto 2);
|
||||
|
||||
-- clk memory on negative edge to avoid wait states
|
||||
iclk <= not clk;
|
||||
en <= db_i.en or ibus_i.en;
|
||||
|
||||
r : entity work.bulk_ram
|
||||
generic map (ADDR_WIDTH => 17)
|
||||
port map(clk => iclk,
|
||||
en => en,
|
||||
we => db_we,
|
||||
addr => ra,
|
||||
di => db_i.d,
|
||||
|
||||
do => rd);
|
||||
|
||||
-- (too) simple output mux
|
||||
db_o.d <= rd;
|
||||
ibus_o.d <= rd(31 downto 16) when ibus_i.a(1) = '0' else rd(15 downto 0);
|
||||
|
||||
-- simply ack immediately. Should this simulate different delays?
|
||||
db_o.ack <= db_i.en;
|
||||
ibus_o.ack <= ibus_i.en when db_i.en = '0' else '0';
|
||||
|
||||
end architecture struc;
|
||||
@@ -13,7 +13,6 @@ use sb_ice40_components_syn.components.all;
|
||||
|
||||
entity cpu_up5k is port (
|
||||
x : inout std_logic_vector(6 downto 1);
|
||||
x1 : inout std_logic_vector(7 downto 0);
|
||||
y : inout std_logic_vector(7 downto 1);
|
||||
pon : inout std_logic;
|
||||
mfcs: inout std_logic;
|
||||
@@ -23,6 +22,7 @@ entity cpu_up5k is port (
|
||||
mso : inout std_logic;
|
||||
mio2: inout std_logic;
|
||||
mio3: inout std_logic;
|
||||
x1 : inout std_logic_vector(7 downto 0);
|
||||
lcs : inout std_logic;
|
||||
la0 : inout std_logic;
|
||||
lscl : inout std_logic;
|
||||
@@ -40,6 +40,19 @@ architecture behaviour of cpu_up5k is
|
||||
return r;
|
||||
end function to_open_drain;
|
||||
|
||||
function to_hex_string(s: in std_logic_vector) return string is
|
||||
constant hex : string (1 to 16) := "0123456789ABCDEF";
|
||||
variable ss : std_logic_vector(31 downto 0) := (others => '0');
|
||||
variable ret : string (1 to ss'left/4+1);
|
||||
begin
|
||||
ss(s'range) := s;
|
||||
for i in 0 to ss'left/4 loop
|
||||
ret(i+1) := hex(to_integer(unsigned(ss(ss'left - i*4 downto ss'left - i*4 -3)))+1);
|
||||
end loop;
|
||||
return ret;
|
||||
end to_hex_string;
|
||||
|
||||
|
||||
type instrd_bus_i_t is array(instr_bus_device_t'left to instr_bus_device_t'right) of cpu_data_i_t;
|
||||
type instrd_bus_o_t is array(instr_bus_device_t'left to instr_bus_device_t'right) of cpu_data_o_t;
|
||||
|
||||
@@ -124,7 +137,7 @@ begin
|
||||
-- data_slaves_i(DEV_SPI) <= loopback_bus(data_slaves_o(DEV_SPI));
|
||||
data_slaves_i(DEV_UART0) <= loopback_bus(data_slaves_o(DEV_UART0));
|
||||
|
||||
data_slaves_i(DEV_DDR) <= loopback_bus(data_slaves_o(DEV_DDR));
|
||||
-- data_slaves_i(DEV_DDR) <= loopback_bus(data_slaves_o(DEV_DDR));
|
||||
|
||||
-- Keyboard readback
|
||||
pio_data_i.d(31 downto 8) <= (others => '0');
|
||||
@@ -146,8 +159,8 @@ begin
|
||||
INSERT when "10",
|
||||
CONTINUE when others;
|
||||
|
||||
splice_instr_data_bus(instr_slaves_o(DEV_DDR), instr_slaves_i(DEV_DDR),
|
||||
instrd_slaves_o(DEV_DDR), instrd_slaves_i(DEV_DDR));
|
||||
-- splice_instr_data_bus(instr_slaves_o(DEV_DDR), instr_slaves_i(DEV_DDR),
|
||||
-- instrd_slaves_o(DEV_DDR), instrd_slaves_i(DEV_DDR));
|
||||
|
||||
cpu1: cpu
|
||||
port map(clk => clk, rst => rst,
|
||||
@@ -163,6 +176,13 @@ begin
|
||||
db_i => data_slaves_o(DEV_SRAM),
|
||||
db_o => data_slaves_i(DEV_SRAM));
|
||||
|
||||
bram : entity work.cpu_bulk_sram
|
||||
port map(clk => clk,
|
||||
ibus_i => instr_slaves_o(DEV_DDR),
|
||||
ibus_o => instr_slaves_i(DEV_DDR),
|
||||
db_i => data_slaves_o(DEV_DDR),
|
||||
db_o => data_slaves_i(DEV_DDR));
|
||||
|
||||
lcd : disp_drv port map (clk => clk, rst => rst, a => lcd_d_i, y => lcd_d_o, yl => lcd_o);
|
||||
lcd_d_i.d <= data_slaves_o(DEV_SPI).d;
|
||||
lcd_d_i.a <= data_slaves_o(DEV_SPI).a(3 downto 2);
|
||||
@@ -201,19 +221,41 @@ begin
|
||||
x <= to_open_drain(pio_data_o.d(5 downto 0));
|
||||
end if;
|
||||
x1 <= pio_data_o.d(7 downto 0);
|
||||
-- x1 <= x"55"; -- pio_data_o.d(7 downto 0);
|
||||
end if;
|
||||
if data_slaves_o(DEV_UART0).wr = '1' and data_slaves_o(DEV_UART0).a = x"ABCD0104" then
|
||||
-- c := character'val(to_integer(unsigned(data_slaves_o(DEV_UART0).d(7 downto 0))));
|
||||
-- if character'pos(c) = 10 then -- newline
|
||||
-- writeline(output, uart_line);
|
||||
-- else
|
||||
-- write(uart_line, c);
|
||||
-- if c = ';' then
|
||||
-- hack to better display the gdb remote protocol messages
|
||||
-- writeline(output, uart_line);
|
||||
-- end if;
|
||||
-- end if;
|
||||
c := character'val(to_integer(unsigned(data_slaves_o(DEV_UART0).d(7 downto 0))));
|
||||
if character'pos(c) = 10 then -- newline
|
||||
writeline(output, uart_line);
|
||||
else
|
||||
write(uart_line, c);
|
||||
if c = ';' then
|
||||
-- hack to better display the gdb remote protocol messages
|
||||
writeline(output, uart_line);
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
|
||||
if data_slaves_o(DEV_DDR).en = '1' then
|
||||
if data_slaves_o(DEV_DDR).wr = '1' then
|
||||
write(l, string'("SPRAM: Write:"));
|
||||
write(l, to_hex_string(data_slaves_o(DEV_DDR).a));
|
||||
write(l, string'(" <= "));
|
||||
write(l, to_hex_string(data_slaves_o(DEV_DDR).d));
|
||||
write(l, string'(" "));
|
||||
if data_slaves_o(DEV_DDR).we(3) = '1' then write(l, string'("1")); else write(l, string'("0")); end if;
|
||||
if data_slaves_o(DEV_DDR).we(2) = '1' then write(l, string'("1")); else write(l, string'("0")); end if;
|
||||
if data_slaves_o(DEV_DDR).we(1) = '1' then write(l, string'("1")); else write(l, string'("0")); end if;
|
||||
if data_slaves_o(DEV_DDR).we(0) = '1' then write(l, string'("1")); else write(l, string'("0")); end if;
|
||||
else
|
||||
write(l, string'("SPRAM: Read :"));
|
||||
write(l, to_hex_string(data_slaves_o(DEV_DDR).a));
|
||||
write(l, string'(" => "));
|
||||
write(l, to_hex_string(data_slaves_i(DEV_DDR).d));
|
||||
end if;
|
||||
writeline(output, l);
|
||||
end if;
|
||||
|
||||
end if;
|
||||
end process;
|
||||
|
||||
|
||||
63
free42.pcf
63
free42.pcf
@@ -1,31 +1,36 @@
|
||||
set_io x[1] 42
|
||||
set_io x[2] 38
|
||||
set_io x[3] 37
|
||||
set_io x[4] 36
|
||||
set_io x[5] 35
|
||||
set_io x[6] 34
|
||||
#set_io x[1] 42
|
||||
#set_io x[2] 38
|
||||
#set_io x[3] 37
|
||||
#set_io x[4] 36
|
||||
#set_io x[5] 35
|
||||
#set_io x[6] 34
|
||||
#
|
||||
#set_io y[1] 32
|
||||
#set_io y[2] 31
|
||||
#set_io y[3] 28
|
||||
#set_io y[4] 27
|
||||
#set_io y[5] 26
|
||||
#set_io y[6] 25
|
||||
#set_io y[7] 23
|
||||
#
|
||||
#set_io pon 43
|
||||
#
|
||||
#set_io lcs 21
|
||||
#set_io lscl 19
|
||||
#set_io lsi 18
|
||||
#set_io la0 20
|
||||
#
|
||||
set_io lcs 45
|
||||
set_io lscl 47
|
||||
set_io lsi 46
|
||||
set_io la0 2
|
||||
|
||||
set_io y[1] 32
|
||||
set_io y[2] 31
|
||||
set_io y[3] 28
|
||||
set_io y[4] 27
|
||||
set_io y[5] 26
|
||||
set_io y[6] 25
|
||||
set_io y[7] 23
|
||||
set_io x1[0] 26
|
||||
set_io x1[1] 27
|
||||
set_io x1[2] 32
|
||||
set_io x1[3] 35
|
||||
set_io x1[4] 31
|
||||
set_io x1[5] 37
|
||||
set_io x1[6] 34
|
||||
set_io x1[7] 43
|
||||
|
||||
set_io pon 43
|
||||
|
||||
set_io lcs 21
|
||||
set_io lscl 19
|
||||
set_io lsi 18
|
||||
set_io la0 20
|
||||
|
||||
set_io mfcs 16
|
||||
set_io msck 15
|
||||
set_io msi 17
|
||||
set_io mso 14
|
||||
|
||||
set_io mrcs 6
|
||||
|
||||
set_io mio2 11
|
||||
set_io mio3 12
|
||||
|
||||
@@ -4,7 +4,7 @@ rm *.o *.cf
|
||||
|
||||
ghdl -a cpu2j0_pkg.vhd components_pkg.vhd mult_pkg.vhd decode_pkg.vhd decode_body.vhd datapath_pkg.vhd cpu.vhd decode.vhd decode_core.vhd decode_table.vhd decode_table_reverse.vhd datapath.vhd register_file_sync.vhd mult.vhd
|
||||
|
||||
ghdl -a data_bus_pkg.vhd monitor_pkg.vhd ram_init.vhd lattice_ebr.vhd bus_monitor.vhd timeout_cnt.vhd cpu_simple_sram.vhd
|
||||
ghdl -a data_bus_pkg.vhd monitor_pkg.vhd ram_init.vhd lattice_ebr.vhd lattice_spr.vhd bus_monitor.vhd timeout_cnt.vhd cpu_simple_sram.vhd cpu_bulk_sram.vhd
|
||||
|
||||
ghdl -a --work=sb_ice40_components_syn clk_sim.vhd
|
||||
|
||||
|
||||
51
lattice_spr.vhd
Normal file
51
lattice_spr.vhd
Normal file
@@ -0,0 +1,51 @@
|
||||
-- A simple non initalized bulk RAM.
|
||||
-- single 32 bit read/write port.
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all;
|
||||
use ieee.numeric_std.all;
|
||||
|
||||
entity bulk_ram is
|
||||
generic (
|
||||
-- 32-bit read/write port. ADDR_WIDTH is in bytes, not words.
|
||||
ADDR_WIDTH : integer := 17 -- default 128k
|
||||
);
|
||||
port (
|
||||
clk : in std_logic;
|
||||
|
||||
en : in std_logic;
|
||||
addr : in std_logic_vector(ADDR_WIDTH - 3 downto 0);
|
||||
do : out std_logic_vector(31 downto 0);
|
||||
|
||||
we : in std_logic_vector(3 downto 0);
|
||||
di : in std_logic_vector(31 downto 0)
|
||||
);
|
||||
end bulk_ram;
|
||||
|
||||
architecture behavioral of bulk_ram is
|
||||
constant NUM_WORDS : integer := 2**(ADDR_WIDTH - 2);
|
||||
type ram_t is array (0 to NUM_WORDS-1) of std_logic_vector(31 downto 0);
|
||||
signal ram : ram_t;
|
||||
begin
|
||||
|
||||
process (clk, en)
|
||||
begin
|
||||
if clk'event and clk = '1' and en = '1' then
|
||||
if we = "0000" then
|
||||
do <= ram(to_integer(unsigned(addr)));
|
||||
else
|
||||
if we(3) = '1' then
|
||||
ram(to_integer(unsigned(addr)))(31 downto 24) <= di(31 downto 24);
|
||||
end if;
|
||||
if we(2) = '1' then
|
||||
ram(to_integer(unsigned(addr)))(23 downto 16) <= di(23 downto 16);
|
||||
end if;
|
||||
if we(1) = '1' then
|
||||
ram(to_integer(unsigned(addr)))(15 downto 8 ) <= di(15 downto 8 );
|
||||
end if;
|
||||
if we(0) = '1' then
|
||||
ram(to_integer(unsigned(addr)))(7 downto 0 ) <= di(7 downto 0 );
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
end behavioral;
|
||||
72
lattice_spr_wrap.vhd
Normal file
72
lattice_spr_wrap.vhd
Normal file
@@ -0,0 +1,72 @@
|
||||
-- A simple non initalized bulk RAM.
|
||||
-- single 32 bit read/write port.
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all;
|
||||
use ieee.numeric_std.all;
|
||||
|
||||
entity bulk_ram is
|
||||
generic (
|
||||
-- 32-bit read/write port. ADDR_WIDTH is in bytes, not words.
|
||||
ADDR_WIDTH : integer := 17 -- default 128k
|
||||
);
|
||||
port (
|
||||
clk : in std_logic;
|
||||
|
||||
en : in std_logic;
|
||||
addr : in std_logic_vector(ADDR_WIDTH - 3 downto 0);
|
||||
do : out std_logic_vector(31 downto 0);
|
||||
|
||||
we : in std_logic_vector(3 downto 0);
|
||||
di : in std_logic_vector(31 downto 0)
|
||||
);
|
||||
end bulk_ram;
|
||||
|
||||
architecture behavioral of bulk_ram is
|
||||
|
||||
component SB_SPRAM256KA is
|
||||
Port ( CLOCK : in std_logic ;
|
||||
ADDRESS : in std_logic_vector(13 downto 0);
|
||||
DATAIN : in std_logic_vector(15 downto 0);
|
||||
MASKWREN : in std_logic_vector(3 downto 0);
|
||||
WREN : in std_logic;
|
||||
CHIPSELECT: in std_logic ;
|
||||
STANDBY : in std_logic := 'L' ;
|
||||
SLEEP : in std_logic := 'L' ;
|
||||
POWEROFF: in std_logic := 'H' ; -- Note : 1'b0 to POWEROFF RAM , 1'b1 to POWERON RAM block at wrapper level.
|
||||
DATAOUT : out std_logic_vector(15 downto 0)
|
||||
);
|
||||
end component;
|
||||
|
||||
signal wren : std_logic;
|
||||
signal cs0, cs1 : std_logic;
|
||||
signal rd0 : std_logic_vector(31 downto 0);
|
||||
signal rd1 : std_logic_vector(31 downto 0);
|
||||
|
||||
begin
|
||||
|
||||
cs0 <= en and not addr(14);
|
||||
cs1 <= en and addr(14);
|
||||
wren <= we(3) or we(2) or we(1) or we(0);
|
||||
|
||||
r0 : SB_SPRAM256KA port map (clock => clk, address => addr(13 downto 0), datain => di(31 downto 16),
|
||||
maskwren => we(3) & we(3) & we(2) & we(2),
|
||||
wren => wren, chipselect => cs0, dataout => rd0(31 downto 16),
|
||||
standby => '0', sleep => '0', poweroff => '1');
|
||||
|
||||
r1 : SB_SPRAM256KA port map (clock => clk, address => addr(13 downto 0), datain => di(15 downto 0),
|
||||
maskwren => we(1) & we(1) & we(0) & we(0),
|
||||
wren => wren, chipselect => cs0, dataout => rd0(15 downto 0),
|
||||
standby => '0', sleep => '0', poweroff => '1');
|
||||
|
||||
r2 : SB_SPRAM256KA port map (clock => clk, address => addr(13 downto 0), datain => di(31 downto 16),
|
||||
maskwren => we(3) & we(3) & we(2) & we(2),
|
||||
wren => wren, chipselect => cs1, dataout => rd1(31 downto 16),
|
||||
standby => '0', sleep => '0', poweroff => '1');
|
||||
|
||||
r3 : SB_SPRAM256KA port map (clock => clk, address => addr(13 downto 0), datain => di(15 downto 0),
|
||||
maskwren => we(1) & we(1) & we(0) & we(0),
|
||||
wren => wren, chipselect => cs1, dataout => rd1(15 downto 0),
|
||||
standby => '0', sleep => '0', poweroff => '1');
|
||||
|
||||
do <= rd0 when addr(14) = '0' else rd1;
|
||||
end behavioral;
|
||||
616
ram_init.vhd
616
ram_init.vhd
@@ -6,70 +6,73 @@ use ieee.numeric_std.all;
|
||||
package bootrom is
|
||||
type rom_t is array (0 to 2047) of std_logic_vector(31 downto 0);
|
||||
constant rom : rom_t := (
|
||||
x"000003dc",
|
||||
x"000004ac",
|
||||
x"00001ffc",
|
||||
x"000003dc",
|
||||
x"000004ac",
|
||||
x"00001ffc",
|
||||
x"00001012",
|
||||
x"00000ff2",
|
||||
x"00001012",
|
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|
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|
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|
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|
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|
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|
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|
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x"000015b8",
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
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|
||||
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|
||||
x"0000ffff",
|
||||
x"ffff5555",
|
||||
x"33330f0f",
|
||||
x"00ff0000",
|
||||
x"ff55330f",
|
||||
x"01020408",
|
||||
x"10204080",
|
||||
x"00000032",
|
||||
x"72657669",
|
||||
x"73696f6e",
|
||||
x"3a206368",
|
||||
x"616e6765",
|
||||
x"7365743a",
|
||||
x"20202031",
|
||||
x"393a3332",
|
||||
x"62626133",
|
||||
x"30346661",
|
||||
x"34300a62",
|
||||
x"20202032",
|
||||
x"313a3362",
|
||||
x"30613139",
|
||||
x"39653735",
|
||||
x"39310a62",
|
||||
x"75696c64",
|
||||
x"3a205475",
|
||||
x"65204d61",
|
||||
x"72203139",
|
||||
x"2031353a",
|
||||
x"31313a31",
|
||||
x"3a204d6f",
|
||||
x"6e204d61",
|
||||
x"72203235",
|
||||
x"2031383a",
|
||||
x"33313a30",
|
||||
x"31204544",
|
||||
x"54203230",
|
||||
x"31390a00",
|
||||
|
||||
@@ -1,4 +1,4 @@
|
||||
OBJS := entry.o gdb.o sh2.o version.o
|
||||
OBJS := entry.o march.o gdb.o sh2.o version.o
|
||||
OBJS += uartlite.o
|
||||
#OBJS += uart16550.o
|
||||
|
||||
|
||||
@@ -11,6 +11,12 @@ extern char version_string[];
|
||||
|
||||
char ram0[256]; /* working ram for CPU tests */
|
||||
|
||||
void
|
||||
led(unsigned long v)
|
||||
{
|
||||
KEYPORT = v;
|
||||
}
|
||||
|
||||
void
|
||||
putstr (char *str)
|
||||
{
|
||||
@@ -22,74 +28,17 @@ putstr (char *str)
|
||||
}
|
||||
}
|
||||
|
||||
#ifndef NO_DDR
|
||||
|
||||
#define DDR_BASE 0x10000000
|
||||
#define MemoryRead(A) (*(volatile int*)(A))
|
||||
#define MemoryWrite(A,V) *(volatile int*)(A)=(V)
|
||||
|
||||
//SD_A <= address_reg(25 downto 13); --address row
|
||||
//SD_BA <= address_reg(12 downto 11); --bank_address
|
||||
//cmd := address_reg(6 downto 4); --bits RAS & CAS & WE
|
||||
int DdrInitData[] = {
|
||||
// AddressLines Bank Command
|
||||
#ifndef LPDDR
|
||||
(0x000 << 13) | (0 << 11) | (7 << 4), //CKE=1; NOP="111"
|
||||
(0x400 << 13) | (0 << 11) | (2 << 4), //A10=1; PRECHARGE ALL="010"
|
||||
(0x001 << 13) | (1 << 11) | (0 << 4), //EMR disable DLL; BA="01"; LMR="000"
|
||||
#ifndef DDR_BL4
|
||||
(0x121 << 13) | (0 << 11) | (0 << 4), //SMR reset DLL, CL=2, BL=2; LMR="000"
|
||||
#else
|
||||
(0x122 << 13) | (0 << 11) | (0 << 4), //SMR reset DLL, CL=2, BL=4; LMR="000"
|
||||
#endif
|
||||
(0x400 << 13) | (0 << 11) | (2 << 4), //A10=1; PRECHARGE ALL="010"
|
||||
(0x000 << 13) | (0 << 11) | (1 << 4), //AUTO REFRESH="001"
|
||||
(0x000 << 13) | (0 << 11) | (1 << 4), //AUTO REFRESH="001
|
||||
#ifndef DDR_BL4
|
||||
(0x021 << 13) | (0 << 11) | (0 << 4) //clear DLL, CL=2, BL=2; LMR="000"
|
||||
#else
|
||||
(0x022 << 13) | (0 << 11) | (0 << 4) //clear DLL, CL=2, BL=4; LMR="000"
|
||||
#endif
|
||||
#else // LPDDR
|
||||
(0x000 << 13) | (0 << 11) | (7 << 4), //CKE=1; NOP="111"
|
||||
(0x000 << 13) | (0 << 11) | (7 << 4), //NOP="111" after 200 uS
|
||||
(0x400 << 13) | (0 << 11) | (2 << 4), //A10=1; PRECHARGE ALL="010"
|
||||
(0x000 << 13) | (0 << 11) | (1 << 4), //AUTO REFRESH="001"
|
||||
(0x000 << 13) | (0 << 11) | (1 << 4), //AUTO REFRESH="001"
|
||||
(0x021 << 13) | (0 << 11) | (0 << 4), //SMR CL=2, BL=2; LMR="000"
|
||||
(0x000 << 13) | (1 << 11) | (0 << 4), //EMR BA="01"; LMR="000" Full strength full array
|
||||
(0x000 << 13) | (0 << 11) | (7 << 4) //NOP="111" after ? uS
|
||||
#endif
|
||||
};
|
||||
|
||||
int
|
||||
ddr_init (void)
|
||||
{
|
||||
volatile int i, j, k = 0;
|
||||
for (i = 0; i < sizeof (DdrInitData) / sizeof (int); ++i)
|
||||
{
|
||||
MemoryWrite (DDR_BASE + DdrInitData[i], 0);
|
||||
for (j = 0; j < 4; ++j)
|
||||
++k;
|
||||
}
|
||||
for (j = 0; j < 100; ++j)
|
||||
++k;
|
||||
k += MemoryRead (DDR_BASE); //Enable DDR
|
||||
return k;
|
||||
}
|
||||
|
||||
#endif /* NO_DDR */
|
||||
|
||||
void
|
||||
key_wait()
|
||||
{
|
||||
volatile int i;
|
||||
|
||||
KEYPORT = KEY_PRECHARGE;
|
||||
for (i=0; i<100; i++) {}
|
||||
|
||||
for (i=0; i<10; i++) {}
|
||||
putstr("key wait...");
|
||||
KEYPORT = 0;
|
||||
while((KEYPORT & 0x7f) == 0x7f) {}
|
||||
putstr(" detect\n");
|
||||
KEYPORT = KEY_PRECHARGE;
|
||||
}
|
||||
|
||||
@@ -168,35 +117,49 @@ lcd_puts(char *s)
|
||||
|
||||
unsigned char lcd_init[] = { 0x40, 0xA1, 0xC0, 0xA6, 0xA2, 0x2F, 0xF8, 0x00, 0x23, 0x81, 0x1F, 0xAC, 0x00, 0xAF, 0xFF };
|
||||
|
||||
int march(void *base, int addrs, int sz);
|
||||
|
||||
void
|
||||
main_sh (void)
|
||||
{
|
||||
volatile int i;
|
||||
unsigned int stat = 0x50;
|
||||
|
||||
KEYPORT = KEY_PRECHARGE;
|
||||
|
||||
uart_set_baudrate ();
|
||||
|
||||
#ifndef NO_TESTS
|
||||
putstr ("CPU tests passed\n");
|
||||
#endif
|
||||
|
||||
#ifndef NO_DDR
|
||||
putstr ("DDR Init\n");
|
||||
ddr_init ();
|
||||
#endif /* NO_DDR */
|
||||
|
||||
putstr ("GDB Stub for HS-2J0 SH2 ROM\n");
|
||||
putstr (version_string);
|
||||
#endif
|
||||
|
||||
led(0xe1);
|
||||
|
||||
if (march((void *)0x10000000, 3, 0) != -1) stat = 0xe2;
|
||||
else if (march((void *)0x10000000, 3, 1) != -1) stat = 0xe3;
|
||||
else if (march((void *)0x10000000, 3, 2) != -1) stat = 0xe4;
|
||||
|
||||
// for (i=0; i<1200000; i++) {}
|
||||
|
||||
for (i=0; lcd_init[i] != 0xff; i++) lcd_inst(lcd_init[i]);
|
||||
|
||||
putstr ("LCD init\n");
|
||||
#if 0
|
||||
lcd_loc(0, 1);
|
||||
lcd_puts("Hit a Key!");
|
||||
#if 0
|
||||
|
||||
putstr ("LCD Welcome\n");
|
||||
|
||||
key_wait();
|
||||
key();
|
||||
|
||||
lcd_loc(0, 1);
|
||||
lcd_puts("Hello 123!");
|
||||
#endif
|
||||
#if 0
|
||||
|
||||
lcd_loc(0, 0); lcd_puts(hex(0x123ab678));
|
||||
#endif
|
||||
@@ -207,11 +170,22 @@ main_sh (void)
|
||||
(1<<(i+16)) |
|
||||
(1<<(i+24)));
|
||||
}
|
||||
for (i=0; i<800; i++) {}
|
||||
led(stat);
|
||||
for (i=0; i<800; i++) {}
|
||||
led(0xaa);
|
||||
|
||||
for (;;) {
|
||||
for (i=0; i<1200000; i++) {}
|
||||
led(stat);
|
||||
for (i=0; i<1200000; i++) {}
|
||||
led(0xaa);
|
||||
}
|
||||
#if 0
|
||||
for (;;) {
|
||||
key_wait();
|
||||
lcd_loc(0,1); lcd_puts("Key...");
|
||||
lcd_loc(0,2); lcd_puts(hex(key()));
|
||||
#endif
|
||||
}
|
||||
#endif
|
||||
}
|
||||
|
||||
68
testrom/march.c
Normal file
68
testrom/march.c
Normal file
@@ -0,0 +1,68 @@
|
||||
/* A WOM March-C- algorithm. Put in the base address and # of address bits, returns 0 if ok or fault addr */
|
||||
|
||||
#define SZ_BYTE 0
|
||||
#define SZ_WORD 1
|
||||
#define SZ_LONG 2
|
||||
|
||||
unsigned char patterns_b[] = {0xff, 0x55, 0x33, 0x0f, 0x01, 0x02, 0x04, 0x08, 0x10, 0x20, 0x40, 0x80};
|
||||
unsigned short patterns_w[] = {0xffff, 0x5555, 0x3333, 0x0f0f, 0x00ff};
|
||||
unsigned long patterns_l[] = {0xffffffff, 0x55555555, 0x33333333, 0x0f0f0f0f, 0x00ff00ff, 0x0000ffff};
|
||||
|
||||
unsigned march(void *base, int addrs, int sz)
|
||||
{
|
||||
volatile void *p = base;
|
||||
unsigned long i, pat[2];
|
||||
int len = 1<<(addrs-sz);
|
||||
int r, m, k, q, j;
|
||||
int patlen[3] = {sizeof(patterns_b), sizeof(patterns_w)/2, sizeof(patterns_l)/4};
|
||||
|
||||
for (r=0; r<patlen[sz]; r++) {
|
||||
pat[0] = (sz == SZ_BYTE) ? patterns_b[r] : (sz==SZ_WORD) ? patterns_w[r] : patterns_l[r];
|
||||
pat[1] = ~*pat;
|
||||
|
||||
// alternate down/up sweeps (duuddu) swapping pat with nat, test previous
|
||||
// results first for all but first and last passes
|
||||
for (j=0; j<7;) {
|
||||
k = 2&++j;
|
||||
m = j&1;
|
||||
|
||||
p = k ? base : base + (len-1) * (1<<sz);
|
||||
for (i=0; i<len; i++) {
|
||||
|
||||
if (j!=1) {
|
||||
if (sz==SZ_BYTE && *((unsigned char *)p) == (unsigned char) pat[m]);
|
||||
else if (sz==SZ_WORD && *((unsigned short *)p) == (unsigned short)pat[m]);
|
||||
else if (sz==SZ_LONG && *((unsigned long *)p) == pat[m]);
|
||||
else return (((((i<<2)+sz)<<4)+r)<<3)+j;
|
||||
}
|
||||
if (j!=7) {
|
||||
q = pat[m^1];
|
||||
if (sz==SZ_BYTE) *((unsigned char *)p) = (unsigned char) q;
|
||||
else if (sz==SZ_WORD) *((unsigned short *)p) = (unsigned short)q;
|
||||
else *((unsigned long *)p) = q;
|
||||
}
|
||||
p += (1<<sz) * (k ? 1 : -1);
|
||||
}
|
||||
}
|
||||
}
|
||||
return ~0;
|
||||
}
|
||||
|
||||
#if 0
|
||||
int march(void *base, int addrs)
|
||||
{
|
||||
int ret;
|
||||
|
||||
if ((ret = _march(base, addrs, SZ_BYTE)) != -1) return ret;
|
||||
if ((ret = _march(base, addrs, SZ_WORD)) != -1) return ret;
|
||||
return _march(base, addrs, SZ_LONG);
|
||||
}
|
||||
|
||||
char mem[1<<17];
|
||||
|
||||
int
|
||||
main(int argc, char *argv[])
|
||||
{
|
||||
printf("March on memory at 0x%p returned %d\n", mem, march(mem, 3));
|
||||
}
|
||||
#endif
|
||||
@@ -53,7 +53,7 @@ signal x1 : std_logic_vector(7 downto 0);
|
||||
k0: process
|
||||
begin
|
||||
y(3) <= 'H';
|
||||
wait for 400 us;
|
||||
wait for 650 us;
|
||||
while true loop
|
||||
y(3) <= x(2);
|
||||
wait until x'event;
|
||||
|
||||
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