mirror of
https://github.com/Gehstock/Mist_FPGA.git
synced 2026-04-06 05:02:51 +00:00
Make Release but need still Cleaning
This commit is contained in:
Marcel
@@ -1,7 +1,8 @@
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||||
Super Bagman Port to Mist FPGA by Gehstock
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Lack of BRAM
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deactivate Tile Bit1 and Speech
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ToDO: CleanUp
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SBAGMAN.ROM is required at the root of the SD-Card.
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-------------------------------------------------
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||||
Bagman (STERN) FPGA - (darfpga@aol.fr)
|
||||
|
||||
Binary file not shown.
Binary file not shown.
@@ -18,14 +18,14 @@
|
||||
#
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||||
# Quartus II 64-Bit
|
||||
# Version 13.1.4 Build 182 03/12/2014 SJ Web Edition
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||||
# Date created = 16:46:43 March 20, 2019
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||||
# Date created = 01:39:42 September 09, 2019
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#
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||||
# -------------------------------------------------------------------------- #
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||||
#
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||||
# Notes:
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#
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||||
# 1) The default values for assignments are stored in the file:
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# Bagman_assignment_defaults.qdf
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||||
# SuperBagman_assignment_defaults.qdf
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||||
# If this file doesn't exist, see file:
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||||
# assignment_defaults.qdf
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||||
#
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||||
@@ -44,6 +44,35 @@ set_global_assignment -name LAST_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name PROJECT_CREATION_TIME_DATE "19:48:06 MAY 24,2017"
|
||||
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
|
||||
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/bagman_mist.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/bagman.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/bagman_pal16r6.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/bagman_speech.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/plc10_speech_synthetizer.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_program2.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_tile_bit1.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_tile_bit0.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_palette.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_speech2.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_speech1.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80s.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_Reg.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_Pack.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_MCode.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_ALU.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/ym_2149_linmix.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/video_mixer.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/video_gen.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/scandoubler.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/osd.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/mist_io.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/hq2x.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/gen_ram.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/dac.sv
|
||||
set_global_assignment -name VERILOG_FILE rtl/pll.v
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv
|
||||
set_global_assignment -name VERILOG_FILE rtl/data_io.v
|
||||
|
||||
# Pin & Location Assignments
|
||||
# ==========================
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||||
@@ -78,6 +107,45 @@ set_location_assignment PIN_127 -to SPI_SS2
|
||||
set_location_assignment PIN_91 -to SPI_SS3
|
||||
set_location_assignment PIN_90 -to SPI_SS4
|
||||
set_location_assignment PIN_13 -to CONF_DATA0
|
||||
set_location_assignment PIN_49 -to SDRAM_A[0]
|
||||
set_location_assignment PIN_44 -to SDRAM_A[1]
|
||||
set_location_assignment PIN_42 -to SDRAM_A[2]
|
||||
set_location_assignment PIN_39 -to SDRAM_A[3]
|
||||
set_location_assignment PIN_4 -to SDRAM_A[4]
|
||||
set_location_assignment PIN_6 -to SDRAM_A[5]
|
||||
set_location_assignment PIN_8 -to SDRAM_A[6]
|
||||
set_location_assignment PIN_10 -to SDRAM_A[7]
|
||||
set_location_assignment PIN_11 -to SDRAM_A[8]
|
||||
set_location_assignment PIN_28 -to SDRAM_A[9]
|
||||
set_location_assignment PIN_50 -to SDRAM_A[10]
|
||||
set_location_assignment PIN_30 -to SDRAM_A[11]
|
||||
set_location_assignment PIN_32 -to SDRAM_A[12]
|
||||
set_location_assignment PIN_83 -to SDRAM_DQ[0]
|
||||
set_location_assignment PIN_79 -to SDRAM_DQ[1]
|
||||
set_location_assignment PIN_77 -to SDRAM_DQ[2]
|
||||
set_location_assignment PIN_76 -to SDRAM_DQ[3]
|
||||
set_location_assignment PIN_72 -to SDRAM_DQ[4]
|
||||
set_location_assignment PIN_71 -to SDRAM_DQ[5]
|
||||
set_location_assignment PIN_69 -to SDRAM_DQ[6]
|
||||
set_location_assignment PIN_68 -to SDRAM_DQ[7]
|
||||
set_location_assignment PIN_86 -to SDRAM_DQ[8]
|
||||
set_location_assignment PIN_87 -to SDRAM_DQ[9]
|
||||
set_location_assignment PIN_98 -to SDRAM_DQ[10]
|
||||
set_location_assignment PIN_99 -to SDRAM_DQ[11]
|
||||
set_location_assignment PIN_100 -to SDRAM_DQ[12]
|
||||
set_location_assignment PIN_101 -to SDRAM_DQ[13]
|
||||
set_location_assignment PIN_103 -to SDRAM_DQ[14]
|
||||
set_location_assignment PIN_104 -to SDRAM_DQ[15]
|
||||
set_location_assignment PIN_58 -to SDRAM_BA[0]
|
||||
set_location_assignment PIN_51 -to SDRAM_BA[1]
|
||||
set_location_assignment PIN_85 -to SDRAM_DQMH
|
||||
set_location_assignment PIN_67 -to SDRAM_DQML
|
||||
set_location_assignment PIN_60 -to SDRAM_nRAS
|
||||
set_location_assignment PIN_64 -to SDRAM_nCAS
|
||||
set_location_assignment PIN_66 -to SDRAM_nWE
|
||||
set_location_assignment PIN_59 -to SDRAM_nCS
|
||||
set_location_assignment PIN_33 -to SDRAM_CKE
|
||||
set_location_assignment PIN_43 -to SDRAM_CLK
|
||||
|
||||
# Classic Timing Assignments
|
||||
# ==========================
|
||||
@@ -145,32 +213,4 @@ set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -
|
||||
|
||||
# end ENTITY(bagman_mist)
|
||||
# -----------------------
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/bagman_mist.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/bagman.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/bagman_pal16r6.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/bagman_speech.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/plc10_speech_synthetizer.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_program.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_program2.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_tile_bit1.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_tile_bit0.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_speech2.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/sbagman_speech1.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/rom/bagman_palette.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80s.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_Reg.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_Pack.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_MCode.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80_ALU.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/T80/T80.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/ym_2149_linmix.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/video_mixer.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/video_gen.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/scandoubler.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/osd.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/mist_io.sv
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/hq2x.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/gen_ram.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/dac.sv
|
||||
set_global_assignment -name VERILOG_FILE rtl/pll.v
|
||||
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
|
||||
@@ -21,7 +21,9 @@ port(
|
||||
video_hs : out std_logic;
|
||||
video_vs : out std_logic;
|
||||
audio_out : out std_logic_vector(12 downto 0);
|
||||
|
||||
roms_addr : out std_logic_vector(14 downto 0);
|
||||
roms_do : in std_logic_vector(7 downto 0);
|
||||
roms_rd : out std_logic;
|
||||
start2 : in std_logic;
|
||||
start1 : in std_logic;
|
||||
coin1 : in std_logic;
|
||||
@@ -535,7 +537,7 @@ port map (
|
||||
);
|
||||
|
||||
-- sprite palette rom
|
||||
palette : entity work.bagman_palette
|
||||
palette : entity work.sbagman_palette
|
||||
port map (
|
||||
addr => pixel_color_r,
|
||||
clk => clock_12,
|
||||
@@ -594,15 +596,15 @@ port map (
|
||||
);
|
||||
|
||||
-- bagman_speech
|
||||
--bagman_speech : entity work.bagman_speech
|
||||
--port map(
|
||||
-- Clk1MHz => clock_1mhz,
|
||||
-- hclkn => cpu_clock,
|
||||
-- adrCpu => cpu_addr(2 downto 0),
|
||||
-- doCpu => cpu_do(0),
|
||||
-- weSelSpeech => speech_we_n,
|
||||
-- SpeechSample => speech_sample
|
||||
--);
|
||||
bagman_speech : entity work.bagman_speech
|
||||
port map(
|
||||
Clk1MHz => clock_1mhz,
|
||||
hclkn => cpu_clock,
|
||||
adrCpu => cpu_addr(2 downto 0),
|
||||
doCpu => cpu_do(0),
|
||||
weSelSpeech => speech_we_n,
|
||||
SpeechSample => speech_sample
|
||||
);
|
||||
|
||||
-- random generator
|
||||
pal16r6 : entity work.bagman_pal16r6
|
||||
@@ -612,13 +614,17 @@ port map(
|
||||
data => pal16r6_data
|
||||
);
|
||||
|
||||
roms_addr <= cpu_addr(14 downto 0);
|
||||
prog_do <= roms_do;
|
||||
roms_rd <= '1';
|
||||
|
||||
-- program rom
|
||||
program : entity work.sbagman_program
|
||||
port map (
|
||||
addr => cpu_addr(14 downto 0),
|
||||
clk => clock_12n,
|
||||
data => prog_do
|
||||
);
|
||||
--program : entity work.sbagman_program
|
||||
--port map (
|
||||
-- addr => cpu_addr(14 downto 0),
|
||||
-- clk => clock_12n,
|
||||
-- data => prog_do
|
||||
--);
|
||||
|
||||
program2 : entity work.sbagman_program2
|
||||
port map (
|
||||
@@ -669,11 +675,11 @@ port map (
|
||||
);
|
||||
|
||||
-- sprite and background graphics rom
|
||||
--tile_bit1 : entity work.sbagman_tile_bit1
|
||||
--port map (
|
||||
-- addr => tile_graph_rom_addr,
|
||||
-- clk => clock_12n,
|
||||
-- data => tile_graph_rom_bit1_do
|
||||
--);
|
||||
tile_bit1 : entity work.sbagman_tile_bit1
|
||||
port map (
|
||||
addr => tile_graph_rom_addr,
|
||||
clk => clock_12n,
|
||||
data => tile_graph_rom_bit1_do
|
||||
);
|
||||
------------------------------------------
|
||||
end architecture;
|
||||
@@ -13,7 +13,19 @@ module bagman_mist (
|
||||
input SPI_SS2,
|
||||
input SPI_SS3,
|
||||
input CONF_DATA0,
|
||||
input CLOCK_27
|
||||
input CLOCK_27,
|
||||
output [12:0] SDRAM_A,
|
||||
inout [15:0] SDRAM_DQ,
|
||||
output SDRAM_DQML,
|
||||
output SDRAM_DQMH,
|
||||
output SDRAM_nWE,
|
||||
output SDRAM_nCAS,
|
||||
output SDRAM_nRAS,
|
||||
output SDRAM_nCS,
|
||||
output [1:0] SDRAM_BA,
|
||||
output SDRAM_CLK,
|
||||
output SDRAM_CKE
|
||||
|
||||
);
|
||||
|
||||
`include "rtl\build_id.sv"
|
||||
@@ -28,13 +40,16 @@ localparam CONF_STR = {
|
||||
|
||||
assign LED = 1;
|
||||
assign AUDIO_R = AUDIO_L;
|
||||
assign SDRAM_CLK = clock_96;
|
||||
|
||||
wire clock_24, clock_12, clock_6;
|
||||
wire clock_24, clock_12, clock_6, clock_96, pll_locked;
|
||||
pll pll(
|
||||
.inclk0(CLOCK_27),
|
||||
.c0(clock_24),
|
||||
.c1(clock_12),
|
||||
.c2(clock_6)
|
||||
.c2(clock_6),
|
||||
.c3(clock_96),
|
||||
.locked(pll_locked)
|
||||
);
|
||||
|
||||
wire [31:0] status;
|
||||
@@ -52,6 +67,41 @@ wire hb, vb;
|
||||
wire blankn = ~(hb | vb);
|
||||
wire [2:0] r, g;
|
||||
wire [1:0] b;
|
||||
wire [14:0] rom_addr;
|
||||
wire [15:0] rom_do;
|
||||
wire rom_rd;
|
||||
wire ioctl_downl;
|
||||
wire [7:0] ioctl_index;
|
||||
wire ioctl_wr;
|
||||
wire [24:0] ioctl_addr;
|
||||
wire [7:0] ioctl_dout;
|
||||
|
||||
data_io data_io (
|
||||
.clk_sys ( clock_96 ),
|
||||
.SPI_SCK ( SPI_SCK ),
|
||||
.SPI_SS2 ( SPI_SS2 ),
|
||||
.SPI_DI ( SPI_DI ),
|
||||
.ioctl_download( ioctl_downl ),
|
||||
.ioctl_index ( ioctl_index ),
|
||||
.ioctl_wr ( ioctl_wr ),
|
||||
.ioctl_addr ( ioctl_addr ),
|
||||
.ioctl_dout ( ioctl_dout )
|
||||
);
|
||||
|
||||
sdram cart
|
||||
(
|
||||
.*,
|
||||
.init ( ~pll_locked ),
|
||||
.clk ( clock_96 ),
|
||||
.wtbt ( 2'b00 ),
|
||||
.dout ( rom_do ),
|
||||
.din ( {ioctl_dout, ioctl_dout} ),
|
||||
.addr ( ioctl_downl ? ioctl_addr : rom_addr ),
|
||||
.we ( ioctl_downl & ioctl_wr ),
|
||||
.rd ( !ioctl_downl),
|
||||
.ready()
|
||||
);
|
||||
|
||||
|
||||
bagman bagman(
|
||||
.clock_12(clock_12),
|
||||
@@ -64,6 +114,9 @@ bagman bagman(
|
||||
.video_hs(hs),
|
||||
.video_vs(vs),
|
||||
.audio_out(audio),
|
||||
.roms_addr ( rom_addr ),
|
||||
.roms_do ( rom_do[7:0] ),
|
||||
.roms_rd ( rom_rd ),
|
||||
.start2(btn_two_players),
|
||||
.start1(btn_one_player),
|
||||
.coin1(btn_coin),
|
||||
@@ -108,7 +161,7 @@ video_mixer video_mixer(
|
||||
mist_io #(
|
||||
.STRLEN(($size(CONF_STR)>>3)))
|
||||
mist_io(
|
||||
.clk_sys (clock_24 ),
|
||||
.clk_sys (clock_96 ),
|
||||
.conf_str (CONF_STR ),
|
||||
.SPI_SCK (SPI_SCK ),
|
||||
.CONF_DATA0 (CONF_DATA0 ),
|
||||
|
||||
@@ -1,26 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity bagman_palette is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(5 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of bagman_palette is
|
||||
type rom is array(0 to 63) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"07",X"3F",X"C0",X"00",X"07",X"3F",X"C0",X"00",X"07",X"38",X"EA",X"00",X"FB",X"C7",X"3E",
|
||||
X"00",X"07",X"EA",X"FF",X"00",X"0F",X"8F",X"FA",X"00",X"07",X"27",X"F0",X"00",X"2F",X"F7",X"A7",
|
||||
X"00",X"2F",X"4F",X"FF",X"00",X"07",X"3F",X"C0",X"00",X"17",X"27",X"E8",X"00",X"07",X"1F",X"FF",
|
||||
X"00",X"27",X"EA",X"FF",X"00",X"3D",X"FF",X"E8",X"00",X"38",X"38",X"38",X"00",X"26",X"1D",X"FC");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
File diff suppressed because it is too large
Load Diff
@@ -1,278 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity bagman_speech1 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(11 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of bagman_speech1 is
|
||||
type rom is array(0 to 4095) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"FF",X"E5",X"84",X"FF",X"AC",X"84",X"85",X"85",X"84",X"84",X"84",X"FF",X"FC",X"A5",X"E7",X"B5",
|
||||
X"E5",X"A4",X"9F",X"8D",X"FC",X"C5",X"85",X"9C",X"FD",X"E4",X"97",X"ED",X"9F",X"C4",X"A5",X"AF",
|
||||
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"AE");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -1,278 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity bagman_speech2 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(11 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of bagman_speech2 is
|
||||
type rom is array(0 to 4095) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"FF",X"C6",X"D4",X"BD",X"9D",X"84",X"94",X"C4",X"C4",X"94",X"84",X"D7",X"8E",X"A4",X"FE",X"C4",
|
||||
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|
||||
X"FE",X"94",X"E5",X"94",X"84",X"E5",X"B4",X"97",X"EE",X"E4",X"9F",X"C4",X"85",X"EE",X"F6",X"9E",
|
||||
X"ED",X"E7",X"DF",X"EC",X"EC",X"BE",X"85",X"95",X"EE",X"84",X"F7",X"FF",X"DC",X"85",X"F4",X"84",
|
||||
X"F5",X"C4",X"B5",X"A7",X"BF",X"B5",X"CE",X"95",X"A5",X"CE",X"C7",X"9E",X"BF",X"87",X"CD",X"BE",
|
||||
X"BD",X"B7",X"94",X"ED",X"86",X"DC",X"FE",X"A5",X"8F",X"FC",X"FD",X"84",X"C4",X"C4",X"A5",X"BF",
|
||||
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|
||||
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|
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|
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|
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|
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X"AD",X"B4",X"E6",X"9E",X"B7",X"FC",X"CD",X"B6",X"EE",X"8D",X"95",X"E4",X"D5",X"EC",X"95",X"DE",
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X"8C",X"F7",X"D6",X"E5",X"A4",X"96",X"D6",X"95",X"D4",X"A7",X"F4",X"84",X"A5",X"A5",X"F7",X"86",
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X"95",X"CE",X"B7",X"B7",X"BF",X"94",X"ED",X"C4",X"9C",X"F4",X"EC",X"9D",X"EE",X"D5",X"A6",X"FC",
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X"BE",X"C6",X"AF",X"B6",X"AE",X"FF",X"B7",X"FE",X"CF",X"C7",X"B7",X"86",X"BE",X"CE",X"D7",X"E6",
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X"A7",X"E6",X"C6",X"A7",X"BE",X"B6",X"C6",X"A7",X"F7",X"C7",X"C6",X"B7",X"8E",X"F7",X"8E",X"96",
|
||||
X"A7",X"D6",X"FE",X"87",X"DE",X"FE",X"E6",X"A6",X"D6",X"DF",X"D6",X"9F",X"A6",X"E6",X"D7",X"B7",
|
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X"AE",X"F7",X"86",X"96",X"87",X"F6",X"B7",X"E7",X"9E",X"E7",X"8E",X"D6",X"F6",X"A7",X"CF",X"B6",
|
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X"DE",X"AF",X"F6",X"C6",X"A7",X"FE",X"A7",X"FE",X"B7",X"F7",X"C6",X"A7",X"FE",X"87",X"F7",X"87",
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X"96",X"A7",X"D6",X"D6",X"8F",X"D6",X"EE",X"F7",X"A6",X"D7",X"9E",X"86",X"9F",X"AE",X"E7",X"B7",
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X"97",X"86",X"F7",X"9E",X"96",X"DF",X"AF",X"A6",X"EE",X"96",X"E7",X"C6",X"DE",X"FE",X"EF",X"97",
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X"AE",X"F7",X"86",X"C7",X"C6",X"A7",X"F6",X"A7",X"F7",X"F7",X"E7",X"D6",X"D6",X"B6",X"87",X"F7",
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X"87",X"96",X"B7",X"96",X"DF",X"87",X"D6",X"A6",X"C6",X"86",X"F6",X"A7",X"BF",X"A7",X"8E",X"DF",
|
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X"E7",X"97",X"86",X"DE",X"B7",X"B7",X"DF",X"A7",X"AE",X"F6",X"DE",X"AF",X"9E",X"96",X"E6",X"F7",
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X"9F",X"A6",X"F7",X"86",X"C6",X"E6",X"87",X"D7",X"8F",X"C6",X"BF",X"CE",X"E7",X"F7",X"B6",X"8F",
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X"A7",X"C6",X"CE",X"C7",X"EE",X"F7",X"8E",X"CF",X"EF",X"A7",X"F6",X"86",X"8F",X"97",X"B7",X"87",
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X"D6",X"A7",X"C7",X"86",X"FF",X"D6",X"8E",X"AF",X"C6",X"D7",X"96",X"8E",X"E7",X"86",X"CE",X"E7",
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X"AF",X"87",X"B6",X"FF",X"C6",X"8E",X"FE",X"87",X"8F",X"87",X"EE",X"FF",X"E6",X"C6",X"D7",X"AE",
|
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X"9F",X"96",X"C7",X"D6",X"C7",X"E6",X"E7",X"86",X"C7",X"B6",X"F7",X"D6",X"B7",X"B6",X"A6",X"E7",
|
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X"86",X"D7",X"E7",X"9E",X"97",X"E7",X"C6",X"86",X"F7",X"96",X"86",X"9F",X"86",X"E7",X"96",X"CE",
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X"F7",X"AF",X"9F",X"AE",X"EE",X"DF",X"BF",X"9E",X"EF",X"EF",X"AE",X"DE",X"EF",X"CE",X"EF",X"EF",
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X"BE",X"8E",X"BF",X"CF",X"DE",X"FE",X"8F",X"CF",X"8E",X"CF",X"BF",X"EF",X"DE",X"BF",X"BF",X"AF",
|
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X"EF",X"8E",X"CF",X"FF",X"8E",X"8F",X"CF",X"BE",X"FF",X"BF",X"CE",X"CE",X"CE",X"9E",X"FF",X"8E",
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X"CF",X"FE",X"8F",X"9F",X"EE",X"FE",X"FF",X"AF",X"BE",X"CF",X"CE",X"DE",X"9F",X"AF",X"DE",X"CF",
|
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X"EE",X"9E",X"AF",X"BE",X"EF",X"DE",X"DF",X"8E",X"EE",X"8F",X"EE",X"BE",X"EF",X"BE",X"DF",X"9E",
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X"EE",X"EF",X"8E",X"EE",X"BF",X"8F",X"BF",X"DF",X"DE",X"BF",X"EE",X"8E",X"BF",X"CE",X"DE",X"AE",
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X"CF",X"BE",X"CE",X"AF",X"BF",X"EE",X"CE",X"FF",X"CF",X"EE",X"CE",X"AF",X"AE",X"EF",X"8E",X"AF",
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X"CE",X"BE",X"EE",X"EF",X"FF",X"AF",X"8E",X"CF",X"EF",X"8E",X"8E",X"EF",X"EE",X"8E",X"EE",X"CE",
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X"DF",X"AF",X"DE",X"DE",X"AF",X"EF",X"9E",X"AF",X"8E",X"DE",X"CF",X"FE",X"CF",X"8E",X"EF",X"AF",
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X"AF",X"8E",X"EF",X"DE",X"FE",X"9F",X"EF",X"9F",X"FE",X"8E",X"8F",X"EF",X"EE",X"AF",X"CF",X"AE",
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X"8E",X"8E",X"CF",X"EF",X"8F",X"FE",X"AE",X"FE",X"9F",X"EE",X"CE",X"BF",X"8E",X"FF",X"FE",X"8F",
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X"CF",X"DF",X"DE",X"BF",X"CE",X"8F",X"AF",X"CE",X"BE",X"DE",X"BE",X"BF",X"DE",X"EE",X"AE",X"9E",
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X"8E",X"AE",X"DE",X"BE",X"8E",X"CF",X"AF",X"DE",X"8E",X"DF",X"BF",X"AE",X"DE",X"CE",X"AF",X"8F",
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X"FF",X"CE",X"9F",X"CF",X"EE",X"8E",X"FE",X"AE",X"EF",X"CE",X"FE",X"EE",X"BE",X"8E",X"FE",X"FE",
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X"EE",X"9E",X"8F",X"FF",X"9E",X"8F",X"DE",X"8E",X"FF",X"AF",X"CE",X"8F",X"EE",X"FF",X"AE",X"CE",
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X"9E",X"BF",X"9F",X"CF",X"9E",X"BF",X"FE",X"FF",X"8E",X"FF",X"FE",X"DE",X"9E",X"EE",X"EF",X"8F",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
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||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"94");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -1,534 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity bagman_tile_bit0 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of bagman_tile_bit0 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"38",X"7C",X"C2",X"82",X"86",X"7C",X"38",X"00",X"02",X"02",X"FE",X"FE",X"42",X"02",X"00",X"00",
|
||||
X"62",X"F2",X"BA",X"9A",X"9E",X"CE",X"46",X"00",X"8C",X"DE",X"F2",X"B2",X"92",X"86",X"04",X"00",
|
||||
X"08",X"FE",X"FE",X"C8",X"68",X"38",X"18",X"00",X"1C",X"BE",X"A2",X"A2",X"A2",X"E6",X"E4",X"00",
|
||||
X"0C",X"9E",X"92",X"92",X"D2",X"7E",X"3C",X"00",X"C0",X"E0",X"B0",X"9E",X"8E",X"C0",X"C0",X"00",
|
||||
X"0C",X"6E",X"9A",X"9A",X"B2",X"F2",X"6C",X"00",X"78",X"FC",X"96",X"92",X"92",X"F2",X"60",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"18",X"24",X"62",X"51",X"85",X"46",X"24",X"18",X"18",X"24",X"46",X"89",X"91",X"62",X"24",X"18",
|
||||
X"18",X"24",X"42",X"D5",X"AB",X"42",X"24",X"18",X"00",X"00",X"80",X"80",X"80",X"80",X"FF",X"80",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"3E",X"7E",X"C8",X"88",X"C8",X"7E",X"3E",X"00",
|
||||
X"6C",X"FE",X"92",X"92",X"92",X"FE",X"FE",X"00",X"44",X"C6",X"82",X"82",X"C6",X"7C",X"38",X"00",
|
||||
X"38",X"7C",X"C6",X"82",X"82",X"FE",X"FE",X"00",X"82",X"92",X"92",X"92",X"FE",X"FE",X"00",X"00",
|
||||
X"80",X"90",X"90",X"90",X"90",X"FE",X"FE",X"00",X"9E",X"9E",X"92",X"82",X"C6",X"7C",X"38",X"00",
|
||||
X"FE",X"FE",X"10",X"10",X"10",X"FE",X"FE",X"00",X"82",X"82",X"FE",X"FE",X"82",X"82",X"00",X"00",
|
||||
X"FC",X"FE",X"02",X"02",X"02",X"06",X"04",X"00",X"82",X"C6",X"6E",X"3C",X"18",X"FE",X"FE",X"00",
|
||||
X"02",X"02",X"02",X"02",X"FE",X"FE",X"00",X"00",X"FE",X"FE",X"70",X"38",X"70",X"FE",X"FE",X"00",
|
||||
X"FE",X"FE",X"1C",X"38",X"70",X"FE",X"FE",X"00",X"7C",X"FE",X"82",X"82",X"82",X"FE",X"7C",X"00",
|
||||
X"70",X"F8",X"88",X"88",X"88",X"FE",X"FE",X"00",X"7A",X"FC",X"8E",X"8A",X"82",X"FE",X"7C",X"00",
|
||||
X"72",X"F6",X"9E",X"8C",X"88",X"FE",X"FE",X"00",X"0C",X"5E",X"D2",X"92",X"92",X"F6",X"64",X"00",
|
||||
X"80",X"80",X"FE",X"FE",X"80",X"80",X"00",X"00",X"FC",X"FE",X"02",X"02",X"02",X"FE",X"FC",X"00",
|
||||
X"F0",X"F8",X"1C",X"0E",X"1C",X"F8",X"F0",X"00",X"F8",X"FE",X"1C",X"38",X"1C",X"FE",X"F8",X"00",
|
||||
X"C6",X"EE",X"7C",X"38",X"7C",X"EE",X"C6",X"00",X"C0",X"F0",X"1E",X"1E",X"F0",X"C0",X"00",X"00",
|
||||
X"C2",X"E2",X"F2",X"BA",X"9E",X"8E",X"86",X"00",X"00",X"00",X"00",X"00",X"06",X"06",X"00",X"00",
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||||
X"00",X"10",X"10",X"10",X"10",X"10",X"10",X"00",X"00",X"40",X"40",X"40",X"40",X"40",X"40",X"00",
|
||||
X"00",X"00",X"00",X"00",X"28",X"00",X"00",X"00",X"40",X"40",X"40",X"40",X"40",X"40",X"40",X"40",
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||||
X"FF",X"FF",X"FF",X"FF",X"00",X"00",X"10",X"10",X"10",X"10",X"10",X"FF",X"FF",X"01",X"01",X"01");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -1,534 +0,0 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity bagman_tile_bit1 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of bagman_tile_bit1 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"38",X"7C",X"C2",X"82",X"86",X"7C",X"38",X"00",X"02",X"02",X"FE",X"FE",X"42",X"02",X"00",X"00",
|
||||
X"62",X"F2",X"BA",X"9A",X"9E",X"CE",X"46",X"00",X"8C",X"DE",X"F2",X"B2",X"92",X"86",X"04",X"00",
|
||||
X"08",X"FE",X"FE",X"C8",X"68",X"38",X"18",X"00",X"1C",X"BE",X"A2",X"A2",X"A2",X"E6",X"E4",X"00",
|
||||
X"0C",X"9E",X"92",X"92",X"D2",X"7E",X"3C",X"00",X"C0",X"E0",X"B0",X"9E",X"8E",X"C0",X"C0",X"00",
|
||||
X"0C",X"6E",X"9A",X"9A",X"B2",X"F2",X"6C",X"00",X"78",X"FC",X"96",X"92",X"92",X"F2",X"60",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"18",X"24",X"62",X"51",X"85",X"46",X"24",X"18",X"18",X"24",X"46",X"89",X"91",X"62",X"24",X"18",
|
||||
X"18",X"24",X"42",X"D5",X"AB",X"42",X"24",X"18",X"00",X"00",X"80",X"80",X"80",X"80",X"FF",X"80",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"3E",X"7E",X"C8",X"88",X"C8",X"7E",X"3E",X"00",
|
||||
X"6C",X"FE",X"92",X"92",X"92",X"FE",X"FE",X"00",X"44",X"C6",X"82",X"82",X"C6",X"7C",X"38",X"00",
|
||||
X"38",X"7C",X"C6",X"82",X"82",X"FE",X"FE",X"00",X"82",X"92",X"92",X"92",X"FE",X"FE",X"00",X"00",
|
||||
X"80",X"90",X"90",X"90",X"90",X"FE",X"FE",X"00",X"9E",X"9E",X"92",X"82",X"C6",X"7C",X"38",X"00",
|
||||
X"FE",X"FE",X"10",X"10",X"10",X"FE",X"FE",X"00",X"82",X"82",X"FE",X"FE",X"82",X"82",X"00",X"00",
|
||||
X"FC",X"FE",X"02",X"02",X"02",X"06",X"04",X"00",X"82",X"C6",X"6E",X"3C",X"18",X"FE",X"FE",X"00",
|
||||
X"02",X"02",X"02",X"02",X"FE",X"FE",X"00",X"00",X"FE",X"FE",X"70",X"38",X"70",X"FE",X"FE",X"00",
|
||||
X"FE",X"FE",X"1C",X"38",X"70",X"FE",X"FE",X"00",X"7C",X"FE",X"82",X"82",X"82",X"FE",X"7C",X"00",
|
||||
X"70",X"F8",X"88",X"88",X"88",X"FE",X"FE",X"00",X"7A",X"FC",X"8E",X"8A",X"82",X"FE",X"7C",X"00",
|
||||
X"72",X"F6",X"9E",X"8C",X"88",X"FE",X"FE",X"00",X"0C",X"5E",X"D2",X"92",X"92",X"F6",X"64",X"00",
|
||||
X"80",X"80",X"FE",X"FE",X"80",X"80",X"00",X"00",X"FC",X"FE",X"02",X"02",X"02",X"FE",X"FC",X"00",
|
||||
X"F0",X"F8",X"1C",X"0E",X"1C",X"F8",X"F0",X"00",X"F8",X"FE",X"1C",X"38",X"1C",X"FE",X"F8",X"00",
|
||||
X"C6",X"EE",X"7C",X"38",X"7C",X"EE",X"C6",X"00",X"C0",X"F0",X"1E",X"1E",X"F0",X"C0",X"00",X"00",
|
||||
X"C2",X"E2",X"F2",X"BA",X"9E",X"8E",X"86",X"00",X"00",X"00",X"00",X"00",X"06",X"06",X"00",X"00",
|
||||
X"00",X"10",X"10",X"10",X"10",X"10",X"10",X"00",X"00",X"40",X"40",X"40",X"40",X"40",X"40",X"00",
|
||||
X"00",X"00",X"00",X"00",X"28",X"00",X"00",X"00",X"40",X"40",X"40",X"40",X"40",X"40",X"40",X"40",
|
||||
X"00",X"00",X"82",X"C6",X"6C",X"38",X"00",X"00",X"00",X"00",X"38",X"6C",X"C6",X"82",X"00",X"00",
|
||||
X"00",X"00",X"82",X"FE",X"FE",X"82",X"00",X"00",X"82",X"FE",X"FE",X"82",X"82",X"FE",X"FE",X"82",
|
||||
X"00",X"28",X"28",X"28",X"28",X"28",X"28",X"00",X"00",X"10",X"10",X"10",X"10",X"10",X"10",X"00",
|
||||
X"F6",X"F6",X"00",X"00",X"F6",X"F6",X"00",X"00",X"FA",X"FA",X"00",X"00",X"FA",X"FA",X"00",X"00",
|
||||
X"00",X"00",X"00",X"F6",X"F6",X"00",X"00",X"00",X"00",X"00",X"00",X"FA",X"FA",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"E0",X"C0",X"00",X"00",X"00",X"00",X"E0",X"C0",X"00",X"E0",X"C0",X"00",X"00",
|
||||
X"00",X"60",X"E0",X"00",X"60",X"E0",X"00",X"00",X"00",X"00",X"C0",X"00",X"C0",X"00",X"00",X"00",
|
||||
X"FF",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"FF",X"80",X"80",X"80",X"80",X"80",X"80",X"80",
|
||||
X"1F",X"20",X"40",X"80",X"80",X"80",X"80",X"80",X"FC",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"80",X"80",X"80",X"80",X"80",X"40",X"20",X"1F",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"FC",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"0C",X"36",X"00",X"00",X"00",X"09",X"3B",X"2B",X"2B",X"A8",
|
||||
X"7F",X"6B",X"62",X"46",X"00",X"07",X"06",X"00",X"A9",X"AB",X"AB",X"AB",X"80",X"80",X"00",X"00",
|
||||
X"00",X"00",X"C8",X"EA",X"02",X"42",X"62",X"60",X"00",X"00",X"00",X"20",X"A8",X"A8",X"A8",X"A0",
|
||||
X"60",X"62",X"42",X"02",X"02",X"00",X"00",X"00",X"A1",X"AB",X"AB",X"AA",X"A0",X"80",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"0C",X"36",X"7F",X"6B",X"00",X"00",X"00",X"09",X"3B",X"2B",X"AB",X"A8",
|
||||
X"62",X"46",X"01",X"07",X"07",X"03",X"00",X"00",X"A9",X"AB",X"AB",X"AB",X"80",X"80",X"00",X"00",
|
||||
X"00",X"10",X"38",X"10",X"00",X"40",X"02",X"07",X"D7",X"D0",X"D7",X"80",X"0F",X"20",X"3F",X"00",
|
||||
X"02",X"20",X"70",X"21",X"00",X"04",X"0E",X"04",X"07",X"0C",X"1F",X"39",X"2C",X"18",X"1F",X"0F",
|
||||
X"00",X"00",X"00",X"10",X"38",X"10",X"00",X"40",X"D7",X"D0",X"D7",X"80",X"0F",X"10",X"1F",X"00",
|
||||
X"04",X"0E",X"04",X"00",X"20",X"70",X"21",X"00",X"07",X"0C",X"1F",X"39",X"2C",X"18",X"1F",X"0F",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"D7",X"D0",X"D7",X"80",X"0F",X"10",X"1F",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"07",X"0C",X"1F",X"39",X"2C",X"18",X"1F",X"0F",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"D7",X"D0",X"D7",X"80",X"0F",X"00",X"3F",X"D0",
|
||||
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|
||||
X"00",X"00",X"00",X"00",X"00",X"01",X"06",X"1F",X"00",X"00",X"00",X"11",X"17",X"97",X"07",X"05",
|
||||
X"1D",X"1D",X"01",X"00",X"00",X"00",X"00",X"00",X"55",X"55",X"D5",X"54",X"54",X"10",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"0C",X"36",X"FF",X"00",X"00",X"00",X"00",X"09",X"2B",X"2B",X"AB",
|
||||
X"EA",X"EA",X"46",X"00",X"00",X"00",X"00",X"00",X"A8",X"A9",X"AB",X"AB",X"2B",X"00",X"00",X"00",
|
||||
X"00",X"03",X"01",X"00",X"01",X"00",X"03",X"00",X"00",X"00",X"00",X"00",X"00",X"C0",X"80",X"80",
|
||||
X"0C",X"36",X"7F",X"6B",X"62",X"46",X"00",X"00",X"00",X"E0",X"00",X"C0",X"00",X"00",X"00",X"00",
|
||||
X"0F",X"07",X"00",X"07",X"00",X"0F",X"80",X"EF",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",
|
||||
X"E8",X"1F",X"68",X"FF",X"D4",X"C7",X"8C",X"00",X"00",X"80",X"00",X"80",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"40",X"70",X"75",X"00",X"F0",X"70",X"00",X"70",X"40",X"40",X"41",
|
||||
X"05",X"1D",X"6D",X"FF",X"D5",X"C5",X"8C",X"00",X"57",X"57",X"56",X"40",X"40",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"18",X"6C",X"FE",X"00",X"00",X"78",X"B8",X"90",X"D0",X"50",X"50",
|
||||
X"D7",X"C5",X"8D",X"01",X"00",X"00",X"01",X"00",X"50",X"50",X"50",X"50",X"50",X"90",X"B8",X"3C",
|
||||
X"00",X"00",X"00",X"00",X"06",X"1B",X"3F",X"35",X"00",X"00",X"00",X"30",X"20",X"35",X"97",X"D7",
|
||||
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|
||||
X"00",X"00",X"00",X"00",X"00",X"0C",X"36",X"7F",X"00",X"00",X"3C",X"DC",X"88",X"88",X"88",X"A8",
|
||||
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|
||||
X"00",X"00",X"00",X"00",X"00",X"0C",X"36",X"7F",X"00",X"00",X"00",X"00",X"09",X"2B",X"3B",X"AB",
|
||||
X"6B",X"62",X"46",X"00",X"00",X"00",X"00",X"00",X"A8",X"A9",X"AB",X"AB",X"2B",X"00",X"00",X"00",
|
||||
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|
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|
||||
X"00",X"00",X"00",X"10",X"38",X"10",X"00",X"40",X"C0",X"C0",X"C0",X"80",X"00",X"1F",X"1F",X"0F",
|
||||
X"04",X"0E",X"04",X"00",X"20",X"70",X"21",X"00",X"07",X"0F",X"1F",X"7F",X"2F",X"1F",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"C0",X"C0",X"C0",X"80",X"00",X"1F",X"1F",X"0F",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"07",X"0F",X"1F",X"7F",X"2F",X"1F",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"C0",X"C0",X"C0",X"80",X"00",X"10",X"38",X"5C",
|
||||
X"02",X"03",X"03",X"00",X"00",X"00",X"00",X"00",X"7C",X"FC",X"FE",X"FF",X"FF",X"3F",X"06",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"01",X"02",X"13",X"00",X"00",X"00",X"01",X"03",X"23",X"F3",X"F0",
|
||||
X"1F",X"1F",X"07",X"07",X"01",X"00",X"00",X"00",X"F0",X"F8",X"FC",X"FC",X"FC",X"5C",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"04",X"0C",X"16",X"9F",X"00",X"00",X"00",X"00",X"01",X"23",X"63",X"E3",
|
||||
X"FF",X"FF",X"3F",X"3E",X"0E",X"02",X"00",X"00",X"E0",X"E1",X"E3",X"E3",X"63",X"00",X"00",X"00",
|
||||
X"00",X"00",X"DC",X"FF",X"1F",X"3D",X"1C",X"1E",X"00",X"00",X"00",X"00",X"08",X"88",X"88",X"00",
|
||||
X"1E",X"1C",X"3D",X"1B",X"03",X"01",X"00",X"00",X"01",X"83",X"83",X"82",X"C0",X"C0",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"0C",X"16",X"00",X"00",X"10",X"11",X"13",X"33",X"33",X"20",
|
||||
X"1F",X"1F",X"1F",X"3F",X"3E",X"0F",X"06",X"00",X"E1",X"F3",X"F3",X"E3",X"C0",X"80",X"00",X"00",
|
||||
X"00",X"00",X"00",X"04",X"0C",X"16",X"1F",X"1F",X"00",X"00",X"10",X"11",X"13",X"73",X"F3",X"E0",
|
||||
X"10",X"3F",X"3E",X"0E",X"07",X"03",X"00",X"00",X"E1",X"F3",X"F3",X"E3",X"C0",X"80",X"00",X"00",
|
||||
X"08",X"04",X"02",X"01",X"04",X"0C",X"16",X"1F",X"00",X"00",X"00",X"80",X"C0",X"61",X"E3",X"E3",
|
||||
X"1F",X"1F",X"3F",X"3E",X"0E",X"02",X"00",X"00",X"C3",X"C0",X"E0",X"E1",X"67",X"07",X"06",X"00",
|
||||
X"00",X"00",X"00",X"1F",X"01",X"04",X"0C",X"16",X"00",X"00",X"00",X"80",X"80",X"C1",X"E3",X"E3",
|
||||
X"1F",X"1F",X"1F",X"3F",X"3E",X"0E",X"02",X"00",X"E3",X"C0",X"C0",X"E1",X"E7",X"67",X"06",X"00",
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|
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X"F0",X"F0",X"F8",X"FC",X"FE",X"FF",X"FF",X"FF",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",
|
||||
X"80",X"C0",X"E0",X"F0",X"F0",X"F8",X"F8",X"FC",X"00",X"00",X"00",X"00",X"01",X"01",X"01",X"01",
|
||||
X"03",X"03",X"03",X"03",X"03",X"07",X"07",X"07",X"07",X"07",X"07",X"0F",X"0F",X"0F",X"0F",X"0F",
|
||||
X"0F",X"0F",X"0F",X"07",X"07",X"07",X"07",X"07",X"07",X"07",X"03",X"03",X"03",X"03",X"03",X"03",
|
||||
X"03",X"01",X"01",X"01",X"00",X"00",X"10",X"10",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"01",
|
||||
X"03",X"03",X"03",X"07",X"07",X"0F",X"0F",X"0F",X"1F",X"1F",X"1F",X"3F",X"3F",X"7F",X"7F",X"7F",
|
||||
X"FF",X"FF",X"FE",X"FC",X"00",X"00",X"10",X"10",X"01",X"01",X"00",X"00",X"0C",X"06",X"07",X"03",
|
||||
X"03",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"03",X"01",X"01",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"01",X"01",X"03",X"03",X"07",X"07",X"0F",X"0F",X"1F",X"3F",X"3F",X"7F",X"7F",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FE",X"FE",X"FC",X"FC",X"F8",X"F8",X"F8",X"F0",X"F0",X"F0",X"F0",X"E0",X"E0",X"E0",
|
||||
X"E0",X"F0",X"F0",X"F0",X"F0",X"F8",X"F8",X"F8",X"F8",X"FC",X"FC",X"FE",X"FE",X"FF",X"FF",X"FF",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"7F",X"3F",
|
||||
X"1F",X"0F",X"07",X"03",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"07",X"01",X"01",X"01",X"01",X"01",X"01",X"07",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"01",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"10",X"10",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"E0",X"E0",X"F0",X"F0",
|
||||
X"01",X"01",X"00",X"00",X"FF",X"FF",X"FF",X"FF",X"07",X"07",X"03",X"03",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"80",X"80",X"C0",X"C0",X"E0",X"E0",X"F0",X"F0",X"F8",X"F8",X"FC",X"FC",X"FE",X"FE",X"FF",X"FF",
|
||||
X"7F",X"7F",X"3F",X"3F",X"1F",X"1F",X"0F",X"0F",X"07",X"07",X"03",X"03",X"01",X"01",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"10",X"10",
|
||||
X"01",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"10",X"10",
|
||||
X"01",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"01",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"10",X"10",X"10",X"10",X"10",X"FF",X"FF",X"01",X"01",X"01");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -1,2 +1,2 @@
|
||||
`define BUILD_DATE "190909"
|
||||
`define BUILD_TIME "010413"
|
||||
`define BUILD_TIME "014000"
|
||||
|
||||
115
Arcade_MiST/Bagman Hardware/Super Bagman_MiST/rtl/data_io.v
Normal file
115
Arcade_MiST/Bagman Hardware/Super Bagman_MiST/rtl/data_io.v
Normal file
@@ -0,0 +1,115 @@
|
||||
//
|
||||
// data_io.v
|
||||
//
|
||||
// data_io for the MiST board
|
||||
// http://code.google.com/p/mist-board/
|
||||
//
|
||||
// Copyright (c) 2014 Till Harbaum <till@harbaum.org>
|
||||
//
|
||||
// This source file is free software: you can redistribute it and/or modify
|
||||
// it under the terms of the GNU General Public License as published
|
||||
// by the Free Software Foundation, either version 3 of the License, or
|
||||
// (at your option) any later version.
|
||||
//
|
||||
// This source file is distributed in the hope that it will be useful,
|
||||
// but WITHOUT ANY WARRANTY; without even the implied warranty of
|
||||
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
|
||||
// GNU General Public License for more details.
|
||||
//
|
||||
// You should have received a copy of the GNU General Public License
|
||||
// along with this program. If not, see <http://www.gnu.org/licenses/>.
|
||||
//
|
||||
///////////////////////////////////////////////////////////////////////
|
||||
|
||||
module data_io
|
||||
(
|
||||
input clk_sys,
|
||||
input SPI_SCK,
|
||||
input SPI_SS2,
|
||||
input SPI_DI,
|
||||
|
||||
// ARM -> FPGA download
|
||||
output reg ioctl_download = 0, // signal indicating an active download
|
||||
output reg [7:0] ioctl_index, // menu index used to upload the file
|
||||
output ioctl_wr,
|
||||
output reg [24:0] ioctl_addr,
|
||||
output reg [7:0] ioctl_dout
|
||||
);
|
||||
|
||||
/////////////////////////////// DOWNLOADING ///////////////////////////////
|
||||
|
||||
reg [7:0] data_w;
|
||||
reg [24:0] addr_w;
|
||||
reg rclk = 0;
|
||||
|
||||
localparam UIO_FILE_TX = 8'h53;
|
||||
localparam UIO_FILE_TX_DAT = 8'h54;
|
||||
localparam UIO_FILE_INDEX = 8'h55;
|
||||
|
||||
// data_io has its own SPI interface to the io controller
|
||||
always@(posedge SPI_SCK, posedge SPI_SS2) begin
|
||||
reg [6:0] sbuf;
|
||||
reg [7:0] cmd;
|
||||
reg [4:0] cnt;
|
||||
reg [24:0] addr;
|
||||
|
||||
if(SPI_SS2) cnt <= 0;
|
||||
else begin
|
||||
rclk <= 0;
|
||||
|
||||
// don't shift in last bit. It is evaluated directly
|
||||
// when writing to ram
|
||||
if(cnt != 15) sbuf <= { sbuf[5:0], SPI_DI};
|
||||
|
||||
// increase target address after write
|
||||
if(rclk) addr <= addr + 1'd1;
|
||||
|
||||
// count 0-7 8-15 8-15 ...
|
||||
if(cnt < 15) cnt <= cnt + 1'd1;
|
||||
else cnt <= 8;
|
||||
|
||||
// finished command byte
|
||||
if(cnt == 7) cmd <= {sbuf, SPI_DI};
|
||||
|
||||
// prepare/end transmission
|
||||
if((cmd == UIO_FILE_TX) && (cnt == 15)) begin
|
||||
// prepare
|
||||
if(SPI_DI) begin
|
||||
addr <= 0;
|
||||
ioctl_download <= 1;
|
||||
end else begin
|
||||
addr_w <= addr;
|
||||
ioctl_download <= 0;
|
||||
end
|
||||
end
|
||||
|
||||
// command 0x54: UIO_FILE_TX
|
||||
if((cmd == UIO_FILE_TX_DAT) && (cnt == 15)) begin
|
||||
addr_w <= addr;
|
||||
data_w <= {sbuf, SPI_DI};
|
||||
rclk <= 1;
|
||||
end
|
||||
|
||||
// expose file (menu) index
|
||||
if((cmd == UIO_FILE_INDEX) && (cnt == 15)) ioctl_index <= {sbuf, SPI_DI};
|
||||
end
|
||||
end
|
||||
|
||||
assign ioctl_wr = |ioctl_wrd;
|
||||
reg [1:0] ioctl_wrd;
|
||||
|
||||
always@(negedge clk_sys) begin
|
||||
reg rclkD, rclkD2;
|
||||
|
||||
rclkD <= rclk;
|
||||
rclkD2 <= rclkD;
|
||||
ioctl_wrd<= {ioctl_wrd[0],1'b0};
|
||||
|
||||
if(rclkD & ~rclkD2) begin
|
||||
ioctl_dout <= data_w;
|
||||
ioctl_addr <= addr_w;
|
||||
ioctl_wrd <= 2'b11;
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
|
||||
@@ -41,31 +41,35 @@ module pll (
|
||||
c0,
|
||||
c1,
|
||||
c2,
|
||||
c3,
|
||||
locked);
|
||||
|
||||
input inclk0;
|
||||
output c0;
|
||||
output c1;
|
||||
output c2;
|
||||
output c3;
|
||||
output locked;
|
||||
|
||||
wire [4:0] sub_wire0;
|
||||
wire sub_wire2;
|
||||
wire [0:0] sub_wire7 = 1'h0;
|
||||
wire [2:2] sub_wire4 = sub_wire0[2:2];
|
||||
wire [0:0] sub_wire3 = sub_wire0[0:0];
|
||||
wire sub_wire3;
|
||||
wire [0:0] sub_wire8 = 1'h0;
|
||||
wire [2:2] sub_wire5 = sub_wire0[2:2];
|
||||
wire [0:0] sub_wire4 = sub_wire0[0:0];
|
||||
wire [3:3] sub_wire2 = sub_wire0[3:3];
|
||||
wire [1:1] sub_wire1 = sub_wire0[1:1];
|
||||
wire c1 = sub_wire1;
|
||||
wire locked = sub_wire2;
|
||||
wire c0 = sub_wire3;
|
||||
wire c2 = sub_wire4;
|
||||
wire sub_wire5 = inclk0;
|
||||
wire [1:0] sub_wire6 = {sub_wire7, sub_wire5};
|
||||
wire c3 = sub_wire2;
|
||||
wire locked = sub_wire3;
|
||||
wire c0 = sub_wire4;
|
||||
wire c2 = sub_wire5;
|
||||
wire sub_wire6 = inclk0;
|
||||
wire [1:0] sub_wire7 = {sub_wire8, sub_wire6};
|
||||
|
||||
altpll altpll_component (
|
||||
.inclk (sub_wire6),
|
||||
.inclk (sub_wire7),
|
||||
.clk (sub_wire0),
|
||||
.locked (sub_wire2),
|
||||
.locked (sub_wire3),
|
||||
.activeclock (),
|
||||
.areset (1'b0),
|
||||
.clkbad (),
|
||||
@@ -114,6 +118,10 @@ module pll (
|
||||
altpll_component.clk2_duty_cycle = 50,
|
||||
altpll_component.clk2_multiply_by = 47,
|
||||
altpll_component.clk2_phase_shift = "0",
|
||||
altpll_component.clk3_divide_by = 26,
|
||||
altpll_component.clk3_duty_cycle = 50,
|
||||
altpll_component.clk3_multiply_by = 47,
|
||||
altpll_component.clk3_phase_shift = "0",
|
||||
altpll_component.compensate_clock = "CLK0",
|
||||
altpll_component.inclk0_input_frequency = 37037,
|
||||
altpll_component.intended_device_family = "Cyclone III",
|
||||
@@ -149,7 +157,7 @@ module pll (
|
||||
altpll_component.port_clk0 = "PORT_USED",
|
||||
altpll_component.port_clk1 = "PORT_USED",
|
||||
altpll_component.port_clk2 = "PORT_USED",
|
||||
altpll_component.port_clk3 = "PORT_UNUSED",
|
||||
altpll_component.port_clk3 = "PORT_USED",
|
||||
altpll_component.port_clk4 = "PORT_UNUSED",
|
||||
altpll_component.port_clk5 = "PORT_UNUSED",
|
||||
altpll_component.port_clkena0 = "PORT_UNUSED",
|
||||
@@ -190,12 +198,15 @@ endmodule
|
||||
// Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "52"
|
||||
// Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "104"
|
||||
// Retrieval info: PRIVATE: DIV_FACTOR2 NUMERIC "208"
|
||||
// Retrieval info: PRIVATE: DIV_FACTOR3 NUMERIC "26"
|
||||
// Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"
|
||||
// Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"
|
||||
// Retrieval info: PRIVATE: DUTY_CYCLE2 STRING "50.00000000"
|
||||
// Retrieval info: PRIVATE: DUTY_CYCLE3 STRING "50.00000000"
|
||||
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "24.403847"
|
||||
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "12.201923"
|
||||
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE2 STRING "6.100962"
|
||||
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE3 STRING "48.807693"
|
||||
// Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
|
||||
// Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
|
||||
// Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
|
||||
@@ -218,32 +229,40 @@ endmodule
|
||||
// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT1 STRING "ps"
|
||||
// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT2 STRING "ps"
|
||||
// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT3 STRING "ps"
|
||||
// Retrieval info: PRIVATE: MIG_DEVICE_SPEED_GRADE STRING "Any"
|
||||
// Retrieval info: PRIVATE: MIRROR_CLK0 STRING "0"
|
||||
// Retrieval info: PRIVATE: MIRROR_CLK1 STRING "0"
|
||||
// Retrieval info: PRIVATE: MIRROR_CLK2 STRING "0"
|
||||
// Retrieval info: PRIVATE: MIRROR_CLK3 STRING "0"
|
||||
// Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "47"
|
||||
// Retrieval info: PRIVATE: MULT_FACTOR1 NUMERIC "47"
|
||||
// Retrieval info: PRIVATE: MULT_FACTOR2 NUMERIC "47"
|
||||
// Retrieval info: PRIVATE: MULT_FACTOR3 NUMERIC "47"
|
||||
// Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "24.39200000"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ1 STRING "12.19600000"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ2 STRING "6.09800000"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ3 STRING "48.78000000"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE0 STRING "0"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE1 STRING "0"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE2 STRING "0"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE3 STRING "0"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT0 STRING "MHz"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT1 STRING "MHz"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT2 STRING "MHz"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT3 STRING "MHz"
|
||||
// Retrieval info: PRIVATE: PHASE_RECONFIG_FEATURE_ENABLED STRING "1"
|
||||
// Retrieval info: PRIVATE: PHASE_RECONFIG_INPUTS_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT1 STRING "0.00000000"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT2 STRING "0.00000000"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT3 STRING "0.00000000"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_STEP_ENABLED_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT1 STRING "deg"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT2 STRING "deg"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT3 STRING "ps"
|
||||
// Retrieval info: PRIVATE: PLL_ADVANCED_PARAM_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PLL_ARESET_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PLL_AUTOPLL_CHECK NUMERIC "1"
|
||||
@@ -268,15 +287,18 @@ endmodule
|
||||
// Retrieval info: PRIVATE: STICKY_CLK0 STRING "1"
|
||||
// Retrieval info: PRIVATE: STICKY_CLK1 STRING "1"
|
||||
// Retrieval info: PRIVATE: STICKY_CLK2 STRING "1"
|
||||
// Retrieval info: PRIVATE: STICKY_CLK3 STRING "1"
|
||||
// Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"
|
||||
// Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"
|
||||
// Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
|
||||
// Retrieval info: PRIVATE: USE_CLK0 STRING "1"
|
||||
// Retrieval info: PRIVATE: USE_CLK1 STRING "1"
|
||||
// Retrieval info: PRIVATE: USE_CLK2 STRING "1"
|
||||
// Retrieval info: PRIVATE: USE_CLK3 STRING "1"
|
||||
// Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"
|
||||
// Retrieval info: PRIVATE: USE_CLKENA1 STRING "0"
|
||||
// Retrieval info: PRIVATE: USE_CLKENA2 STRING "0"
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><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD><EFBFBD>
|
||||
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Binary file not shown.
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Binary file not shown.
Binary file not shown.
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@@ -1 +0,0 @@
|
||||
頎頎靷F頎詗詗詗詗詈靷詗詗聏頎詗頎頎頎聏頎詗詗詗詗詈葾詗詗聏頎詗頎<EFBFBD>頎PF頎P罦詗詗聏頎P[Z[詗FJ詴詈頎<E8A988>詴F頎P詗詗詗聏頎PZ[Z詗FKIP詈頎<E8A988>覛╗筡詗舿F噘╗筡[Z[詗F頎P詈濬<E8A988><E6BFAC><EFBFBD><EFBFBD><EFBFBD><EFBFBD>P舿[F<><46><EFBFBD><EFBFBD>P艵詗F頎P詈頎<E8A988>稒𠹵溽詗[ZF頏玧溽詗詗聏頎P詈頎<E8A988>詴F澭P詗Z[F頎FJ詴詗<E8A9B4>聏J詴詈頎<E8A988>IPF澭魴艵ZF頎FKIP
|
||||
Binary file not shown.
Binary file not shown.
@@ -1,17 +0,0 @@
|
||||
copy /B 5.9e + 6.9f + 7.9j + 8.9k + 9.9m + 10.9n SBAGMAN.ROM
|
||||
make_vhdl_prom SBAGMAN.ROM sbagman_program.vhd
|
||||
|
||||
copy /B 13part1 + 16part2 + 14part1 + 15part2 + 14part3 + 15part1 + 14part2 + 15part3 + 16part1 + 13part2 SBAGMAN2.ROM
|
||||
make_vhdl_prom.exe SBAGMAN2.ROM sbagman_program2.vhd
|
||||
|
||||
make_vhdl_prom 11.9r sbagman_speech1.vhd
|
||||
make_vhdl_prom 12.9t sbagman_speech2.vhd
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||||
|
||||
copy /B p3.bin + r3.bin bagman_palette
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||||
make_vhdl_prom bagman_palette bagman_palette.vhd
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||||
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||||
copy /B 2.1e + 1.1c sbagman_tile0
|
||||
copy /B 4.1j + 3.1f sbagman_tile1
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||||
make_vhdl_prom sbagman_tile0 sbagman_tile_bit0.vhd
|
||||
make_vhdl_prom sbagman_tile1 sbagman_tile_bit1.vhd
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||||
|
||||
Binary file not shown.
Binary file not shown.
Binary file not shown.
Binary file not shown.
@@ -1,7 +1,7 @@
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||||
library ieee;
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||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
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||||
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||||
entity bagman_palette is
|
||||
entity sbagman_palette is
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||||
port (
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||||
clk : in std_logic;
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||||
addr : in std_logic_vector(5 downto 0);
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||||
@@ -9,7 +9,7 @@ port (
|
||||
);
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||||
end entity;
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||||
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||||
architecture prom of bagman_palette is
|
||||
architecture prom of sbagman_palette is
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||||
type rom is array(0 to 63) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"07",X"3F",X"C0",X"00",X"07",X"3F",X"C0",X"00",X"07",X"38",X"EA",X"00",X"FB",X"C7",X"3E",
|
||||
File diff suppressed because it is too large
Load Diff
Binary file not shown.
Binary file not shown.
254
Arcade_MiST/Bagman Hardware/Super Bagman_MiST/rtl/sdram.sv
Normal file
254
Arcade_MiST/Bagman Hardware/Super Bagman_MiST/rtl/sdram.sv
Normal file
@@ -0,0 +1,254 @@
|
||||
//
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||||
// sdram.v
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||||
//
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||||
// Static RAM controller implementation using SDRAM MT48LC16M16A2
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//
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// Copyright (c) 2015,2016 Sorgelig
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//
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||||
// Some parts of SDRAM code used from project:
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||||
// http://hamsterworks.co.nz/mediawiki/index.php/Simple_SDRAM_Controller
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||||
//
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||||
// This source file is free software: you can redistribute it and/or modify
|
||||
// it under the terms of the GNU General Public License as published
|
||||
// by the Free Software Foundation, either version 3 of the License, or
|
||||
// (at your option) any later version.
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||||
//
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||||
// This source file is distributed in the hope that it will be useful,
|
||||
// but WITHOUT ANY WARRANTY; without even the implied warranty of
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||||
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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||||
// GNU General Public License for more details.
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||||
//
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||||
// You should have received a copy of the GNU General Public License
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||||
// along with this program. If not, see <http://www.gnu.org/licenses/>.
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//
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// ------------------------------------------
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//
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// v2.1 - Add universal 8/16 bit mode.
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module sdram
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(
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input init, // reset to initialize RAM
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input clk, // clock ~100MHz
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//
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// SDRAM_* - signals to the MT48LC16M16 chip
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inout reg [15:0] SDRAM_DQ, // 16 bit bidirectional data bus
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output reg [12:0] SDRAM_A, // 13 bit multiplexed address bus
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||||
output reg SDRAM_DQML, // two byte masks
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||||
output reg SDRAM_DQMH, //
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||||
output reg [1:0] SDRAM_BA, // two banks
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||||
output SDRAM_nCS, // a single chip select
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||||
output SDRAM_nWE, // write enable
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||||
output SDRAM_nRAS, // row address select
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||||
output SDRAM_nCAS, // columns address select
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||||
output SDRAM_CKE, // clock enable
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||||
//
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||||
input [1:0] wtbt, // 16bit mode: bit1 - write high byte, bit0 - write low byte,
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||||
// 8bit mode: 2'b00 - use addr[0] to decide which byte to write
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||||
// Ignored while reading.
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||||
//
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||||
input [24:0] addr, // 25 bit address for 8bit mode. addr[0] = 0 for 16bit mode for correct operations.
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||||
output [15:0] dout, // data output to cpu
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||||
input [15:0] din, // data input from cpu
|
||||
input we, // cpu requests write
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||||
input rd, // cpu requests read
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||||
output reg ready // dout is valid. Ready to accept new read/write.
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||||
);
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||||
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||||
assign SDRAM_nCS = command[3];
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||||
assign SDRAM_nRAS = command[2];
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||||
assign SDRAM_nCAS = command[1];
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||||
assign SDRAM_nWE = command[0];
|
||||
assign SDRAM_CKE = cke;
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||||
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||||
// no burst configured
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||||
localparam BURST_LENGTH = 3'b000; // 000=1, 001=2, 010=4, 011=8
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||||
localparam ACCESS_TYPE = 1'b0; // 0=sequential, 1=interleaved
|
||||
localparam CAS_LATENCY = 3'd2; // 2 for < 100MHz, 3 for >100MHz
|
||||
localparam OP_MODE = 2'b00; // only 00 (standard operation) allowed
|
||||
localparam NO_WRITE_BURST = 1'b1; // 0= write burst enabled, 1=only single access write
|
||||
localparam MODE = {3'b000, NO_WRITE_BURST, OP_MODE, CAS_LATENCY, ACCESS_TYPE, BURST_LENGTH};
|
||||
|
||||
localparam sdram_startup_cycles= 14'd12100;// 100us, plus a little more, @ 100MHz
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||||
localparam cycles_per_refresh = 14'd186; // (64000*36)/8192-1 Calc'd as (64ms @ 36MHz)/8192 rose
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||||
localparam startup_refresh_max = 14'b11111111111111;
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||||
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||||
// SDRAM commands
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||||
localparam CMD_INHIBIT = 4'b1111;
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||||
localparam CMD_NOP = 4'b0111;
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||||
localparam CMD_ACTIVE = 4'b0011;
|
||||
localparam CMD_READ = 4'b0101;
|
||||
localparam CMD_WRITE = 4'b0100;
|
||||
localparam CMD_BURST_TERMINATE = 4'b0110;
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||||
localparam CMD_PRECHARGE = 4'b0010;
|
||||
localparam CMD_AUTO_REFRESH = 4'b0001;
|
||||
localparam CMD_LOAD_MODE = 4'b0000;
|
||||
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||||
reg [13:0] refresh_count = startup_refresh_max - sdram_startup_cycles;
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||||
reg [3:0] command = CMD_INHIBIT;
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||||
reg cke = 0;
|
||||
reg [24:0] save_addr;
|
||||
reg [15:0] data;
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||||
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||||
assign dout = save_addr[0] ? {data[7:0], data[15:8]} : {data[15:8], data[7:0]};
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||||
typedef enum
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||||
{
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||||
STATE_STARTUP,
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||||
STATE_OPEN_1,
|
||||
STATE_WRITE,
|
||||
STATE_READ,
|
||||
STATE_IDLE, STATE_IDLE_1, STATE_IDLE_2, STATE_IDLE_3,
|
||||
STATE_IDLE_4, STATE_IDLE_5, STATE_IDLE_6, STATE_IDLE_7
|
||||
} state_t;
|
||||
|
||||
state_t state = STATE_STARTUP;
|
||||
|
||||
always @(posedge clk) begin
|
||||
reg old_we, old_rd;
|
||||
reg [CAS_LATENCY:0] data_ready_delay;
|
||||
|
||||
reg [15:0] new_data;
|
||||
reg [1:0] new_wtbt;
|
||||
reg new_we;
|
||||
reg new_rd;
|
||||
reg save_we = 1;
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||||
|
||||
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||||
command <= CMD_NOP;
|
||||
refresh_count <= refresh_count+1'b1;
|
||||
|
||||
data_ready_delay <= {1'b0, data_ready_delay[CAS_LATENCY:1]};
|
||||
|
||||
if(data_ready_delay[0]) data <= SDRAM_DQ;
|
||||
|
||||
case(state)
|
||||
STATE_STARTUP: begin
|
||||
//------------------------------------------------------------------------
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||||
//-- This is the initial startup state, where we wait for at least 100us
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||||
//-- before starting the start sequence
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||||
//--
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||||
//-- The initialisation is sequence is
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||||
//-- * de-assert SDRAM_CKE
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||||
//-- * 100us wait,
|
||||
//-- * assert SDRAM_CKE
|
||||
//-- * wait at least one cycle,
|
||||
//-- * PRECHARGE
|
||||
//-- * wait 2 cycles
|
||||
//-- * REFRESH,
|
||||
//-- * tREF wait
|
||||
//-- * REFRESH,
|
||||
//-- * tREF wait
|
||||
//-- * LOAD_MODE_REG
|
||||
//-- * 2 cycles wait
|
||||
//------------------------------------------------------------------------
|
||||
cke <= 1;
|
||||
SDRAM_DQ <= 16'bZZZZZZZZZZZZZZZZ;
|
||||
SDRAM_DQML <= 1;
|
||||
SDRAM_DQMH <= 1;
|
||||
SDRAM_A <= 0;
|
||||
SDRAM_BA <= 0;
|
||||
|
||||
// All the commands during the startup are NOPS, except these
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||||
if(refresh_count == startup_refresh_max-31) begin
|
||||
// ensure all rows are closed
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||||
command <= CMD_PRECHARGE;
|
||||
SDRAM_A[10] <= 1; // all banks
|
||||
SDRAM_BA <= 2'b00;
|
||||
end else if (refresh_count == startup_refresh_max-23) begin
|
||||
// these refreshes need to be at least tREF (66ns) apart
|
||||
command <= CMD_AUTO_REFRESH;
|
||||
end else if (refresh_count == startup_refresh_max-15)
|
||||
command <= CMD_AUTO_REFRESH;
|
||||
else if (refresh_count == startup_refresh_max-7) begin
|
||||
// Now load the mode register
|
||||
command <= CMD_LOAD_MODE;
|
||||
SDRAM_A <= MODE;
|
||||
end
|
||||
|
||||
//------------------------------------------------------
|
||||
//-- if startup is complete then go into idle mode,
|
||||
//-- get prepared to accept a new command, and schedule
|
||||
//-- the first refresh cycle
|
||||
//------------------------------------------------------
|
||||
if(!refresh_count) begin
|
||||
state <= STATE_IDLE;
|
||||
ready <= 1;
|
||||
refresh_count <= 0;
|
||||
end
|
||||
end
|
||||
|
||||
STATE_IDLE_7: state <= STATE_IDLE_6;
|
||||
STATE_IDLE_6: state <= STATE_IDLE_5;
|
||||
STATE_IDLE_5: state <= STATE_IDLE_4;
|
||||
STATE_IDLE_4: state <= STATE_IDLE_3;
|
||||
STATE_IDLE_3: state <= STATE_IDLE_2;
|
||||
STATE_IDLE_2: state <= STATE_IDLE_1;
|
||||
STATE_IDLE_1: begin
|
||||
SDRAM_DQ <= 16'bZZZZZZZZZZZZZZZZ;
|
||||
state <= STATE_IDLE;
|
||||
// mask possible refresh to reduce colliding.
|
||||
if(refresh_count > cycles_per_refresh) begin
|
||||
//------------------------------------------------------------------------
|
||||
//-- Start the refresh cycle.
|
||||
//-- This tasks tRFC (66ns), so 2 idle cycles are needed @ 36MHz
|
||||
//------------------------------------------------------------------------
|
||||
state <= STATE_IDLE_2;
|
||||
command <= CMD_AUTO_REFRESH;
|
||||
refresh_count <= refresh_count - cycles_per_refresh + 1'd1;
|
||||
end
|
||||
end
|
||||
|
||||
STATE_IDLE: begin
|
||||
// Priority is to issue a refresh if one is outstanding
|
||||
if(refresh_count > (cycles_per_refresh<<1)) state <= STATE_IDLE_1;
|
||||
else if(new_rd | new_we) begin
|
||||
new_we <= 0;
|
||||
new_rd <= 0;
|
||||
save_addr<= addr;
|
||||
save_we <= new_we;
|
||||
state <= STATE_OPEN_1;
|
||||
command <= CMD_ACTIVE;
|
||||
SDRAM_A <= addr[13:1];
|
||||
SDRAM_BA <= addr[24:23];
|
||||
end
|
||||
end
|
||||
|
||||
// ACTIVE-to-READ or WRITE delay >20ns (1 cycle @ 36 MHz)(-75)
|
||||
STATE_OPEN_1: begin
|
||||
SDRAM_A <= {4'b0010, save_addr[22:14]};
|
||||
SDRAM_DQML <= save_we & (new_wtbt ? ~new_wtbt[0] : save_addr[0]);
|
||||
SDRAM_DQMH <= save_we & (new_wtbt ? ~new_wtbt[1] : ~save_addr[0]);
|
||||
state <= save_we ? STATE_WRITE : STATE_READ;
|
||||
end
|
||||
|
||||
STATE_READ: begin
|
||||
state <= STATE_IDLE_5;
|
||||
command <= CMD_READ;
|
||||
SDRAM_DQ <= 16'bZZZZZZZZZZZZZZZZ;
|
||||
|
||||
// Schedule reading the data values off the bus
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||||
data_ready_delay[CAS_LATENCY] <= 1;
|
||||
end
|
||||
|
||||
STATE_WRITE: begin
|
||||
state <= STATE_IDLE_5;
|
||||
command <= CMD_WRITE;
|
||||
SDRAM_DQ <= new_wtbt ? new_data : {new_data[7:0], new_data[7:0]};
|
||||
ready <= 1;
|
||||
end
|
||||
endcase
|
||||
|
||||
if(init) begin
|
||||
state <= STATE_STARTUP;
|
||||
refresh_count <= startup_refresh_max - sdram_startup_cycles;
|
||||
end
|
||||
|
||||
old_we <= we;
|
||||
old_rd <= rd;
|
||||
if(we & ~old_we) {ready, new_we, new_data, new_wtbt} <= {1'b0, 1'b1, din, wtbt};
|
||||
else
|
||||
if((rd & ~old_rd) || (rd & old_rd & (save_addr != addr))) {ready, new_rd} <= {1'b0, 1'b1};
|
||||
|
||||
end
|
||||
|
||||
endmodule
|
||||
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