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synced 2026-01-20 09:44:38 +00:00
Merge pull request #150 from gyurco/master
Congo Bongo + Tropical Angel, Zaxxon fix
This commit is contained in:
Marcel
GitHub
commit
58584fd83c
@ -27,4 +27,4 @@ DATE = "18:28:29 January 01, 2020"
|
||||
|
||||
# Revisions
|
||||
|
||||
PROJECT_REVISION = "TropicalAngel_MiST"
|
||||
PROJECT_REVISION = "TropicalAngel"
|
||||
@ -25,7 +25,7 @@
|
||||
# Notes:
|
||||
#
|
||||
# 1) The default values for assignments are stored in the file:
|
||||
# TropicalAngel_MiST_assignment_defaults.qdf
|
||||
# TropicalAngel_assignment_defaults.qdf
|
||||
# If this file doesn't exist, see file:
|
||||
# assignment_defaults.qdf
|
||||
#
|
||||
@ -43,7 +43,7 @@ set_global_assignment -name PROJECT_CREATION_TIME_DATE "21:22:13 JUNE 04, 2019"
|
||||
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
|
||||
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
|
||||
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION "13.1 SP4.26"
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name SMART_RECOMPILE ON
|
||||
|
||||
# Pin & Location Assignments
|
||||
@ -167,7 +167,7 @@ set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -fall
|
||||
|
||||
# --------------------------------
|
||||
# start ENTITY(TropicalAngel_MiST)
|
||||
# start ENTITY(TropicalAngel)
|
||||
|
||||
# Pin & Location Assignments
|
||||
# ==========================
|
||||
@ -215,7 +215,7 @@ set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to SPI_DO
|
||||
# end DESIGN_PARTITION(Top)
|
||||
# -------------------------
|
||||
|
||||
# end ENTITY(TropicalAngel_MiST)
|
||||
# end ENTITY(TropicalAngel)
|
||||
# ------------------------------
|
||||
set_global_assignment -name ENABLE_SIGNALTAP OFF
|
||||
set_global_assignment -name USE_SIGNALTAP_FILE output_files/trop.stp
|
||||
@ -0,0 +1,74 @@
|
||||
<misterromdescription>
|
||||
<name>New Tropical Angel</name>
|
||||
<region>World</region>
|
||||
<homebrew>no</homebrew>
|
||||
<bootleg>no</bootleg>
|
||||
<version></version>
|
||||
<alternative></alternative>
|
||||
<platform>Irem M57</platform>
|
||||
<series></series>
|
||||
<year>1983</year>
|
||||
<manufacturer>Irem</manufacturer>
|
||||
<category>Sports</category>
|
||||
|
||||
<setname>newtangl</setname>
|
||||
<parent>troangel</parent>
|
||||
<mameversion>0222</mameversion>
|
||||
<rbf>TropicalAngel</rbf>
|
||||
<about></about>
|
||||
|
||||
<resolution>15kHz</resolution>
|
||||
<rotation>Horizontal</rotation>
|
||||
<flip></flip>
|
||||
|
||||
<players>2</players>
|
||||
<joystick>2-way</joystick>
|
||||
<special_controls></special_controls>
|
||||
<num_buttons>2</num_buttons>
|
||||
<buttons default="A,B,Start,Select" names="Gas,Reverse,Start,Coin"></buttons>
|
||||
|
||||
<switches default="00,02" base="8" page_id="1" page_name="Switches">
|
||||
<!-- DSW1 -->
|
||||
<dip bits="0,1" name="Time" ids="180/160/140/120,160/140/120/100,140/120/100/80,120/100/100/80"/>
|
||||
<dip bits="2" name="Crash Loss Time" ids="5 Sec,10 Sec"/>
|
||||
<dip bits="3" name="Background Sound" ids="Boat,Music"/>
|
||||
|
||||
<!-- <dip bits="4,5" name="Coin A" ids="conditional dips unused"/> -->
|
||||
<!-- <dip bits="6,7" name="Coin B" ids="conditional dips unused"/> -->
|
||||
<dip bits="4,7" name="Coinage" ids="1 Coin/1 Player,2 Coins/1 Player,3 Coins/1 Player,4 Coins/1 Player,5 Coins/1 Player,6 Coins/1 Player,Free Play,Free Play,1 Coin/2 Players,1 Coin/3 Players,1 Coin/4 Players,1 Coin/5 Players,1 Coin/6 Players,Free Play,Free Play,Free Play"/>
|
||||
<!-- Coin mode below needs to be Mode 1 for coinage above because MiSTer framework doesn't support conditional DIPS -->
|
||||
|
||||
<!-- DSW2 0100-->
|
||||
<dip bits="8" name="Flip Screen" ids="Off,On"/>
|
||||
<dip bits="9" name="Cabinet" ids="Cocktail,Upright"/>
|
||||
<dip bits="10" name="Coin Mode" ids="Mode 1,Mode 2"/>
|
||||
<dip bits="11" name="Analog Accelerator" ids="No,Yes"/>
|
||||
|
||||
<dip bits="12" name="Stop Mode (Cheat)" ids="Off,On"/>
|
||||
<dip bits="13" name="Unused" ids="Off,On"/>
|
||||
<dip bits="14" name="Invulnerability" ids="Off,On"/>
|
||||
<dip bits="15" name="Service Mode" ids="Off,On"/>
|
||||
</switches>
|
||||
|
||||
<rom index="0" zip="troangel.zip|newtangl.zip" md5="none" type="merged|nonmerged">
|
||||
|
||||
<part crc="3c6299a8" name="3k"/>
|
||||
<part crc="8d09056c" name="3m"/>
|
||||
<part crc="17b5a775" name="3n"/>
|
||||
<part crc="2e5fa773" name="3q"/>
|
||||
<part crc="ea8a05cb" name="ta-s-1a-"/>
|
||||
<part crc="e49f7ad8" name="ta-a-3e"/>
|
||||
<part crc="06eef241" name="ta-a-3d"/>
|
||||
<part crc="7ff5482f" name="ta-a-3c"/>
|
||||
<part crc="89409130" name="5j"/>
|
||||
<part crc="f8cff29d" name="ta-b-5h"/>
|
||||
<part crc="5460a467" name="5e"/>
|
||||
<part crc="cd473d47" name="ta-b-5d"/>
|
||||
<part crc="4a20637a" name="5c"/>
|
||||
<part crc="0012792a" name="ta-b-5a"/>
|
||||
<part crc="01de1167" name="ta-a-5a"/>
|
||||
<part crc="efd11d4b" name="ta-a-5b"/>
|
||||
<part crc="ed3e2aa4" name="ta-b-3d"/>
|
||||
<part crc="f94911ea" name="ta-b-1b"/>
|
||||
|
||||
</rom>
|
||||
@ -0,0 +1,75 @@
|
||||
<misterromdescription>
|
||||
<name>Tropical Angel</name>
|
||||
<region>World</region>
|
||||
<homebrew>no</homebrew>
|
||||
<bootleg>no</bootleg>
|
||||
<version></version>
|
||||
<alternative></alternative>
|
||||
<platform>Irem M57</platform>
|
||||
<series></series>
|
||||
<year>1983</year>
|
||||
<manufacturer>Irem</manufacturer>
|
||||
<category>Sports</category>
|
||||
|
||||
<setname>troangel</setname>
|
||||
<parent>troangel</parent>
|
||||
<mameversion>0222</mameversion>
|
||||
<rbf>TropicalAngel</rbf>
|
||||
<about></about>
|
||||
|
||||
<resolution>15kHz</resolution>
|
||||
<rotation>Horizontal</rotation>
|
||||
<flip></flip>
|
||||
|
||||
<players>2</players>
|
||||
<joystick>2-way</joystick>
|
||||
<special_controls></special_controls>
|
||||
<num_buttons>2</num_buttons>
|
||||
<buttons default="A,B,Start,Select" names="Gas,Reverse,Start,Coin"></buttons>
|
||||
|
||||
<switches default="00,02" base="8" page_id="1" page_name="Switches">
|
||||
<!-- DSW1 -->
|
||||
<dip bits="0,1" name="Time" ids="180/160/140/120,160/140/120/100,140/120/100/80,120/100/100/80"/>
|
||||
<dip bits="2" name="Crash Loss Time" ids="5 Sec,10 Sec"/>
|
||||
<dip bits="3" name="Background Sound" ids="Boat,Music"/>
|
||||
|
||||
<!-- <dip bits="4,5" name="Coin A" ids="conditional dips unused on mister"/> -->
|
||||
<!-- <dip bits="6,7" name="Coin B" ids="conditional dips unused on mister"/> -->
|
||||
<dip bits="4,7" name="Coinage" ids="1 Coin/1 Player,2 Coins/1 Player,3 Coins/1 Player,4 Coins/1 Player,5 Coins/1 Player,6 Coins/1 Player,Free Play,Free Play,1 Coin/2 Players,1 Coin/3 Players,1 Coin/4 Players,1 Coin/5 Players,1 Coin/6 Players,Free Play,Free Play,Free Play"/>
|
||||
<!-- Coin mode below needs to be Mode 1 for coinage above because MiSTer framework doesn't support conditional DIPS -->
|
||||
|
||||
<!-- DSW2 0100-->
|
||||
<dip bits="8" name="Flip Screen" ids="Off,On"/>
|
||||
<dip bits="9" name="Cabinet" ids="Cocktail,Upright"/>
|
||||
<dip bits="10" name="Coin Mode" ids="Mode 1,Mode 2"/>
|
||||
<dip bits="11" name="Analog Accelerator" ids="No,Yes"/>
|
||||
|
||||
<dip bits="12" name="Stop Mode (Cheat)" ids="Off,On"/>
|
||||
<dip bits="13" name="Unused" ids="Off,On"/>
|
||||
<dip bits="14" name="Invulnerability" ids="Off,On"/>
|
||||
<dip bits="15" name="Service Mode" ids="Off,On"/>
|
||||
</switches>
|
||||
|
||||
<rom index="0" zip="troangel.zip" md5="none" type="merged">
|
||||
|
||||
<part crc="f21f8196" name="ta-a-3k"/>
|
||||
<part crc="58801e55" name="ta-a-3m"/>
|
||||
<part crc="de3dea44" name="ta-a-3n"/>
|
||||
<part crc="fff0fc2a" name="ta-a-3q"/>
|
||||
<part crc="15a83210" name="ta-s-1a"/>
|
||||
<part crc="e49f7ad8" name="ta-a-3e"/>
|
||||
<part crc="06eef241" name="ta-a-3d"/>
|
||||
<part crc="7ff5482f" name="ta-a-3c"/>
|
||||
<part crc="86895c0c" name="ta-b-5j"/>
|
||||
<part crc="f8cff29d" name="ta-b-5h"/>
|
||||
<part crc="8b21ee9a" name="ta-b-5e"/>
|
||||
<part crc="cd473d47" name="ta-b-5d"/>
|
||||
<part crc="c19134c9" name="ta-b-5c"/>
|
||||
<part crc="0012792a" name="ta-b-5a"/>
|
||||
<part crc="01de1167" name="ta-a-5a"/>
|
||||
<part crc="efd11d4b" name="ta-a-5b"/>
|
||||
<part crc="ed3e2aa4" name="ta-b-3d"/>
|
||||
<part crc="f94911ea" name="ta-b-1b"/>
|
||||
|
||||
</rom>
|
||||
</misterromdescription>
|
||||
@ -612,11 +612,11 @@ begin
|
||||
if pix_ena = '1' then
|
||||
-- always give priority to sprite when not 0000
|
||||
if spr_output_line_do /= "0000" then
|
||||
video_r <= spr_rgb_lut_do(7 downto 6);
|
||||
video_r <= spr_rgb_lut_do(6)&spr_rgb_lut_do(7);
|
||||
video_g <= spr_rgb_lut_do(5 downto 3);
|
||||
video_b <= spr_rgb_lut_do(2 downto 0);
|
||||
else
|
||||
video_r <= chr_palette_do(7 downto 6);
|
||||
video_r <= chr_palette_do(6)&chr_palette_do(7);
|
||||
video_g <= chr_palette_do(5 downto 3);
|
||||
video_b <= chr_palette_do(2 downto 0);
|
||||
end if;
|
||||
|
||||
@ -49,13 +49,12 @@ module TropicalAngel_MiST(
|
||||
`include "rtl/build_id.v"
|
||||
|
||||
localparam CONF_STR = {
|
||||
"TROPANG;ROM;",
|
||||
"TROANGEL;;",
|
||||
"O2,Rotate Controls,Off,On;",
|
||||
"O1,Video Timing,Original,Pal 50Hz;",
|
||||
"O34,Scanlines,Off,25%,50%,75%;",
|
||||
"O5,Blending,Off,On;",
|
||||
"O6,Flip,Off,On;",
|
||||
"O7,Invulnerability,Off,On;",
|
||||
"DIP;",
|
||||
"T0,Reset;",
|
||||
"V,v1.0.",`BUILD_DATE
|
||||
};
|
||||
@ -64,8 +63,6 @@ wire palmode = status[1];
|
||||
wire rotate = status[2];
|
||||
wire [1:0] scanlines = status[4:3];
|
||||
wire blend = status[5];
|
||||
wire flip = status[6];
|
||||
wire invuln = status[7];
|
||||
|
||||
assign LED = ~ioctl_downl;
|
||||
assign SDRAM_CLK = clk_sd;
|
||||
@ -210,8 +207,8 @@ always @(posedge clk_sys) begin
|
||||
|
||||
end
|
||||
|
||||
wire [7:0] dip1 = ~8'b00000010;
|
||||
wire [7:0] dip2 = ~{ 1'b0, invuln, 1'b0, 1'b0/*stop*/, 3'b010, flip };
|
||||
wire [7:0] dip1 = ~status[15:8];
|
||||
wire [7:0] dip2 = ~status[23:16];
|
||||
|
||||
TropicalAngel TropicalAngel(
|
||||
.clock_36 ( clk_sys ),
|
||||
|
||||
31
Arcade_MiST/Sega Congo Bongo/CongoBongo.qpf
Normal file
31
Arcade_MiST/Sega Congo Bongo/CongoBongo.qpf
Normal file
@ -0,0 +1,31 @@
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Copyright (C) 1991-2013 Altera Corporation
|
||||
# Your use of Altera Corporation's design tools, logic functions
|
||||
# and other software and tools, and its AMPP partner logic
|
||||
# functions, and any output files from any of the foregoing
|
||||
# (including device programming or simulation files), and any
|
||||
# associated documentation or information are expressly subject
|
||||
# to the terms and conditions of the Altera Program License
|
||||
# Subscription Agreement, Altera MegaCore Function License
|
||||
# Agreement, or other applicable license agreement, including,
|
||||
# without limitation, that your use is for the sole purpose of
|
||||
# programming logic devices manufactured by Altera and sold by
|
||||
# Altera or its authorized distributors. Please refer to the
|
||||
# applicable agreement for further details.
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Quartus II 64-Bit
|
||||
# Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
|
||||
# Date created = 00:21:03 December 03, 2019
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
|
||||
QUARTUS_VERSION = "13.1"
|
||||
DATE = "00:21:03 December 03, 2019"
|
||||
|
||||
# Revisions
|
||||
|
||||
PROJECT_REVISION = "CongoBongo"
|
||||
|
||||
230
Arcade_MiST/Sega Congo Bongo/CongoBongo.qsf
Normal file
230
Arcade_MiST/Sega Congo Bongo/CongoBongo.qsf
Normal file
@ -0,0 +1,230 @@
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Copyright (C) 1991-2013 Altera Corporation
|
||||
# Your use of Altera Corporation's design tools, logic functions
|
||||
# and other software and tools, and its AMPP partner logic
|
||||
# functions, and any output files from any of the foregoing
|
||||
# (including device programming or simulation files), and any
|
||||
# associated documentation or information are expressly subject
|
||||
# to the terms and conditions of the Altera Program License
|
||||
# Subscription Agreement, Altera MegaCore Function License
|
||||
# Agreement, or other applicable license agreement, including,
|
||||
# without limitation, that your use is for the sole purpose of
|
||||
# programming logic devices manufactured by Altera and sold by
|
||||
# Altera or its authorized distributors. Please refer to the
|
||||
# applicable agreement for further details.
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Quartus II 64-Bit
|
||||
# Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
|
||||
# Date created = 13:14:18 November 17, 2019
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Notes:
|
||||
#
|
||||
# 1) The default values for assignments are stored in the file:
|
||||
# Timber_assignment_defaults.qdf
|
||||
# If this file doesn't exist, see file:
|
||||
# assignment_defaults.qdf
|
||||
#
|
||||
# 2) Altera recommends that you do not modify this file. This
|
||||
# file is updated automatically by the Quartus II software
|
||||
# and any changes you make may be lost or overwritten.
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
|
||||
|
||||
|
||||
# Project-Wide Assignments
|
||||
# ========================
|
||||
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
|
||||
set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
|
||||
|
||||
# Pin & Location Assignments
|
||||
# ==========================
|
||||
set_location_assignment PIN_7 -to LED
|
||||
set_location_assignment PIN_54 -to CLOCK_27
|
||||
set_location_assignment PIN_144 -to VGA_R[5]
|
||||
set_location_assignment PIN_143 -to VGA_R[4]
|
||||
set_location_assignment PIN_142 -to VGA_R[3]
|
||||
set_location_assignment PIN_141 -to VGA_R[2]
|
||||
set_location_assignment PIN_137 -to VGA_R[1]
|
||||
set_location_assignment PIN_135 -to VGA_R[0]
|
||||
set_location_assignment PIN_133 -to VGA_B[5]
|
||||
set_location_assignment PIN_132 -to VGA_B[4]
|
||||
set_location_assignment PIN_125 -to VGA_B[3]
|
||||
set_location_assignment PIN_121 -to VGA_B[2]
|
||||
set_location_assignment PIN_120 -to VGA_B[1]
|
||||
set_location_assignment PIN_115 -to VGA_B[0]
|
||||
set_location_assignment PIN_114 -to VGA_G[5]
|
||||
set_location_assignment PIN_113 -to VGA_G[4]
|
||||
set_location_assignment PIN_112 -to VGA_G[3]
|
||||
set_location_assignment PIN_111 -to VGA_G[2]
|
||||
set_location_assignment PIN_110 -to VGA_G[1]
|
||||
set_location_assignment PIN_106 -to VGA_G[0]
|
||||
set_location_assignment PIN_136 -to VGA_VS
|
||||
set_location_assignment PIN_119 -to VGA_HS
|
||||
set_location_assignment PIN_65 -to AUDIO_L
|
||||
set_location_assignment PIN_80 -to AUDIO_R
|
||||
set_location_assignment PIN_105 -to SPI_DO
|
||||
set_location_assignment PIN_88 -to SPI_DI
|
||||
set_location_assignment PIN_126 -to SPI_SCK
|
||||
set_location_assignment PIN_127 -to SPI_SS2
|
||||
set_location_assignment PIN_91 -to SPI_SS3
|
||||
set_location_assignment PIN_13 -to CONF_DATA0
|
||||
set_location_assignment PIN_49 -to SDRAM_A[0]
|
||||
set_location_assignment PIN_44 -to SDRAM_A[1]
|
||||
set_location_assignment PIN_42 -to SDRAM_A[2]
|
||||
set_location_assignment PIN_39 -to SDRAM_A[3]
|
||||
set_location_assignment PIN_4 -to SDRAM_A[4]
|
||||
set_location_assignment PIN_6 -to SDRAM_A[5]
|
||||
set_location_assignment PIN_8 -to SDRAM_A[6]
|
||||
set_location_assignment PIN_10 -to SDRAM_A[7]
|
||||
set_location_assignment PIN_11 -to SDRAM_A[8]
|
||||
set_location_assignment PIN_28 -to SDRAM_A[9]
|
||||
set_location_assignment PIN_50 -to SDRAM_A[10]
|
||||
set_location_assignment PIN_30 -to SDRAM_A[11]
|
||||
set_location_assignment PIN_32 -to SDRAM_A[12]
|
||||
set_location_assignment PIN_83 -to SDRAM_DQ[0]
|
||||
set_location_assignment PIN_79 -to SDRAM_DQ[1]
|
||||
set_location_assignment PIN_77 -to SDRAM_DQ[2]
|
||||
set_location_assignment PIN_76 -to SDRAM_DQ[3]
|
||||
set_location_assignment PIN_72 -to SDRAM_DQ[4]
|
||||
set_location_assignment PIN_71 -to SDRAM_DQ[5]
|
||||
set_location_assignment PIN_69 -to SDRAM_DQ[6]
|
||||
set_location_assignment PIN_68 -to SDRAM_DQ[7]
|
||||
set_location_assignment PIN_86 -to SDRAM_DQ[8]
|
||||
set_location_assignment PIN_87 -to SDRAM_DQ[9]
|
||||
set_location_assignment PIN_98 -to SDRAM_DQ[10]
|
||||
set_location_assignment PIN_99 -to SDRAM_DQ[11]
|
||||
set_location_assignment PIN_100 -to SDRAM_DQ[12]
|
||||
set_location_assignment PIN_101 -to SDRAM_DQ[13]
|
||||
set_location_assignment PIN_103 -to SDRAM_DQ[14]
|
||||
set_location_assignment PIN_104 -to SDRAM_DQ[15]
|
||||
set_location_assignment PIN_58 -to SDRAM_BA[0]
|
||||
set_location_assignment PIN_51 -to SDRAM_BA[1]
|
||||
set_location_assignment PIN_85 -to SDRAM_DQMH
|
||||
set_location_assignment PIN_67 -to SDRAM_DQML
|
||||
set_location_assignment PIN_60 -to SDRAM_nRAS
|
||||
set_location_assignment PIN_64 -to SDRAM_nCAS
|
||||
set_location_assignment PIN_66 -to SDRAM_nWE
|
||||
set_location_assignment PIN_59 -to SDRAM_nCS
|
||||
set_location_assignment PIN_33 -to SDRAM_CKE
|
||||
set_location_assignment PIN_43 -to SDRAM_CLK
|
||||
set_location_assignment PLL_1 -to "pll:pll|altpll:altpll_component"
|
||||
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_A[*]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[0]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[1]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQMH
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQML
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nRAS
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCAS
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nWE
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCS
|
||||
set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name FAST_INPUT_REGISTER ON -to SDRAM_DQ[*]
|
||||
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_A[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_BA[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQML
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQMH
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nRAS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCAS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nWE
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CKE
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CLK
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_R[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_G[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_B[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_HS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_VS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_L
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_R
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to SPI_DO
|
||||
|
||||
# Classic Timing Assignments
|
||||
# ==========================
|
||||
set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
|
||||
set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
|
||||
|
||||
# Analysis & Synthesis Assignments
|
||||
# ================================
|
||||
set_global_assignment -name FAMILY "Cyclone III"
|
||||
set_global_assignment -name TOP_LEVEL_ENTITY CongoBongo_MiST
|
||||
set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144
|
||||
set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8
|
||||
set_global_assignment -name DEVICE_FILTER_PACKAGE TQFP
|
||||
|
||||
# Fitter Assignments
|
||||
# ==================
|
||||
set_global_assignment -name DEVICE EP3C25E144C8
|
||||
set_global_assignment -name ENABLE_CONFIGURATION_PINS OFF
|
||||
set_global_assignment -name ENABLE_NCE_PIN OFF
|
||||
set_global_assignment -name ENABLE_BOOT_SEL_PIN OFF
|
||||
set_global_assignment -name CYCLONEIII_CONFIGURATION_SCHEME "PASSIVE SERIAL"
|
||||
set_global_assignment -name CRC_ERROR_OPEN_DRAIN OFF
|
||||
set_global_assignment -name FORCE_CONFIGURATION_VCCIO ON
|
||||
set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"
|
||||
set_global_assignment -name CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DATA0_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DATA1_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_FLASH_NCE_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DCLK_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
|
||||
# Assembler Assignments
|
||||
# =====================
|
||||
set_global_assignment -name GENERATE_RBF_FILE ON
|
||||
set_global_assignment -name USE_CONFIGURATION_DEVICE OFF
|
||||
|
||||
# Power Estimation Assignments
|
||||
# ============================
|
||||
set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "23 MM HEAT SINK WITH 200 LFPM AIRFLOW"
|
||||
set_global_assignment -name POWER_BOARD_THERMAL_MODEL "NONE (CONSERVATIVE)"
|
||||
|
||||
# Advanced I/O Timing Assignments
|
||||
# ===============================
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -rise
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -fall
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -rise
|
||||
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -fall
|
||||
|
||||
# -------------------------
|
||||
# start ENTITY(DoTron_MiST)
|
||||
|
||||
# start DESIGN_PARTITION(Top)
|
||||
# ---------------------------
|
||||
|
||||
# Incremental Compilation Assignments
|
||||
# ===================================
|
||||
|
||||
# end DESIGN_PARTITION(Top)
|
||||
# -------------------------
|
||||
|
||||
# end ENTITY(DoTron_MiST)
|
||||
# -----------------------
|
||||
set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
|
||||
set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
|
||||
set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
|
||||
set_global_assignment -name ENABLE_SIGNALTAP OFF
|
||||
set_global_assignment -name USE_SIGNALTAP_FILE output_files/zaxx.stp
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/CongoBongo_MiST.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/samples_player.vhd
|
||||
set_global_assignment -name QIP_FILE rtl/pll_mist.qip
|
||||
set_global_assignment -name VHDL_FILE rtl/congo_sound_board.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/congo_samples.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/congo_bongo.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/dpram.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/gen_ram.vhd
|
||||
set_global_assignment -name QIP_FILE ../../common/Sound/sn76489/sn76489.qip
|
||||
set_global_assignment -name QIP_FILE ../../common/mist/mist.qip
|
||||
set_global_assignment -name QIP_FILE ../../common/CPU/T80/T80.qip
|
||||
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
|
||||
134
Arcade_MiST/Sega Congo Bongo/CongoBongo.sdc
Normal file
134
Arcade_MiST/Sega Congo Bongo/CongoBongo.sdc
Normal file
@ -0,0 +1,134 @@
|
||||
## Generated SDC file "vectrex_MiST.out.sdc"
|
||||
|
||||
## Copyright (C) 1991-2013 Altera Corporation
|
||||
## Your use of Altera Corporation's design tools, logic functions
|
||||
## and other software and tools, and its AMPP partner logic
|
||||
## functions, and any output files from any of the foregoing
|
||||
## (including device programming or simulation files), and any
|
||||
## associated documentation or information are expressly subject
|
||||
## to the terms and conditions of the Altera Program License
|
||||
## Subscription Agreement, Altera MegaCore Function License
|
||||
## Agreement, or other applicable license agreement, including,
|
||||
## without limitation, that your use is for the sole purpose of
|
||||
## programming logic devices manufactured by Altera and sold by
|
||||
## Altera or its authorized distributors. Please refer to the
|
||||
## applicable agreement for further details.
|
||||
|
||||
|
||||
## VENDOR "Altera"
|
||||
## PROGRAM "Quartus II"
|
||||
## VERSION "Version 13.1.0 Build 162 10/23/2013 SJ Web Edition"
|
||||
|
||||
## DATE "Sun Jun 24 12:53:00 2018"
|
||||
|
||||
##
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||||
## DEVICE "EP3C25E144C8"
|
||||
##
|
||||
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||||
# Clock constraints
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||||
|
||||
# Automatically constrain PLL and other generated clocks
|
||||
derive_pll_clocks -create_base_clocks
|
||||
|
||||
# Automatically calculate clock uncertainty to jitter and other effects.
|
||||
derive_clock_uncertainty
|
||||
|
||||
# tsu/th constraints
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||||
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||||
# tco constraints
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||||
|
||||
# tpd constraints
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||||
|
||||
#**************************************************************
|
||||
# Time Information
|
||||
#**************************************************************
|
||||
|
||||
set_time_format -unit ns -decimal_places 3
|
||||
|
||||
|
||||
|
||||
#**************************************************************
|
||||
# Create Clock
|
||||
#**************************************************************
|
||||
|
||||
create_clock -name {SPI_SCK} -period 41.666 -waveform { 20.8 41.666 } [get_ports {SPI_SCK}]
|
||||
|
||||
set sys_clk "pll|altpll_component|auto_generated|pll1|clk[1]"
|
||||
set sdram_clk "pll|altpll_component|auto_generated|pll1|clk[0]"
|
||||
#**************************************************************
|
||||
# Create Generated Clock
|
||||
#**************************************************************
|
||||
|
||||
|
||||
#**************************************************************
|
||||
# Set Clock Latency
|
||||
#**************************************************************
|
||||
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||||
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||||
|
||||
#**************************************************************
|
||||
# Set Clock Uncertainty
|
||||
#**************************************************************
|
||||
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||||
#**************************************************************
|
||||
# Set Input Delay
|
||||
#**************************************************************
|
||||
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {CLOCK_27}] 1.000 [get_ports {CLOCK_27}]
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {CONF_DATA0}]
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_DI}]
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SCK}]
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SS2}]
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SS3}]
|
||||
|
||||
set_input_delay -clock [get_clocks $sdram_clk] -reference_pin [get_ports {SDRAM_CLK}] -max 6.6 [get_ports SDRAM_DQ[*]]
|
||||
set_input_delay -clock [get_clocks $sdram_clk] -reference_pin [get_ports {SDRAM_CLK}] -min 3.5 [get_ports SDRAM_DQ[*]]
|
||||
|
||||
#**************************************************************
|
||||
# Set Output Delay
|
||||
#**************************************************************
|
||||
|
||||
set_output_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_DO}]
|
||||
set_output_delay -add_delay -clock_fall -clock [get_clocks $sys_clk] 1.000 [get_ports {AUDIO_L}]
|
||||
set_output_delay -add_delay -clock_fall -clock [get_clocks $sys_clk] 1.000 [get_ports {AUDIO_R}]
|
||||
set_output_delay -add_delay -clock_fall -clock [get_clocks $sys_clk] 1.000 [get_ports {LED}]
|
||||
set_output_delay -add_delay -clock_fall -clock [get_clocks $sys_clk] 1.000 [get_ports {VGA_*}]
|
||||
|
||||
set_output_delay -clock [get_clocks $sdram_clk] -reference_pin [get_ports {SDRAM_CLK}] -max 1.5 [get_ports {SDRAM_D* SDRAM_A* SDRAM_BA* SDRAM_n* SDRAM_CKE}]
|
||||
set_output_delay -clock [get_clocks $sdram_clk] -reference_pin [get_ports {SDRAM_CLK}] -min -0.8 [get_ports {SDRAM_D* SDRAM_A* SDRAM_BA* SDRAM_n* SDRAM_CKE}]
|
||||
|
||||
#**************************************************************
|
||||
# Set Clock Groups
|
||||
#**************************************************************
|
||||
|
||||
set_clock_groups -asynchronous -group [get_clocks {SPI_SCK}] -group [get_clocks {pll|altpll_component|auto_generated|pll1|clk[*]}]
|
||||
|
||||
#**************************************************************
|
||||
# Set False Path
|
||||
#**************************************************************
|
||||
|
||||
|
||||
|
||||
#**************************************************************
|
||||
# Set Multicycle Path
|
||||
#**************************************************************
|
||||
|
||||
set_multicycle_path -to {VGA_*[*]} -setup 2
|
||||
set_multicycle_path -to {VGA_*[*]} -hold 1
|
||||
|
||||
#**************************************************************
|
||||
# Set Maximum Delay
|
||||
#**************************************************************
|
||||
|
||||
|
||||
|
||||
#**************************************************************
|
||||
# Set Minimum Delay
|
||||
#**************************************************************
|
||||
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||||
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||||
|
||||
#**************************************************************
|
||||
# Set Input Transition
|
||||
#**************************************************************
|
||||
|
||||
36
Arcade_MiST/Sega Congo Bongo/README.txt
Normal file
36
Arcade_MiST/Sega Congo Bongo/README.txt
Normal file
@ -0,0 +1,36 @@
|
||||
-- Congo Bongo port to MiST
|
||||
--
|
||||
-- Usage:
|
||||
-- Create .ROM and ARC files from MAME ROM zip files using the mra utility and the meta/mra files.
|
||||
-- Example: mra -A -z /path/to/mame/roms "Congo Bongo.mra"
|
||||
-- Copy the resulting ROM and ARC files to the root of the SD Card, next to the Zaxxon.rbf.
|
||||
--
|
||||
-- MRA utilty: https://github.com/mist-devel/mra-tools-c
|
||||
--
|
||||
---------------------------------------------------------------------------------
|
||||
-- Congo Bongo by Dar (darfpga@aol.fr) (12/11/2022)
|
||||
-- http://darfpga.blogspot.fr
|
||||
---------------------------------------------------------------------------------
|
||||
--
|
||||
-- release rev 00 : initial release
|
||||
-- (12/11/2022)
|
||||
---------------------------------------------------------------------------------
|
||||
-- gen_ram.vhd & io_ps2_keyboard
|
||||
--------------------------------
|
||||
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
|
||||
-- http://www.syntiac.com/fpga64.html
|
||||
---------------------------------------------------------------------------------
|
||||
-- T80/T80se - Version : 304
|
||||
-----------------------------
|
||||
-- Z80 compatible microprocessor core
|
||||
-- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org)
|
||||
---------------------------------------------------------------------------------
|
||||
-- Synthesizable model of TI's SN76489AN
|
||||
-- Copyright (c) 2005, 2006, Arnim Laeuger (arnim.laeuger@gmx.net)
|
||||
---------------------------------------------------------------------------------
|
||||
--
|
||||
-- Educational use only
|
||||
-- Do not redistribute synthetized file with roms
|
||||
-- Do not redistribute roms whatever the form
|
||||
-- Use at your own risk
|
||||
---------------------------------------------------------------------------------
|
||||
67
Arcade_MiST/Sega Congo Bongo/meta/Congo Bongo.mra
Normal file
67
Arcade_MiST/Sega Congo Bongo/meta/Congo Bongo.mra
Normal file
@ -0,0 +1,67 @@
|
||||
<misterromdescription>
|
||||
<name>Congo Bongo</name>
|
||||
<homebrew>no</homebrew>
|
||||
<bootleg>no</bootleg>
|
||||
<mameversion>0248</mameversion>
|
||||
<year>1983</year>
|
||||
<manufacturer>Sega/Gremlin</manufacturer>
|
||||
<category>Isometric Platform</category>
|
||||
<category>Jungle</category>
|
||||
<setname>congo</setname>
|
||||
<rotation>vertical (cw)</rotation>
|
||||
<rbf>CongoBongo</rbf>
|
||||
<joystick>4-way diagonal</joystick>
|
||||
<switches default="7F" base="16" page_id="1" page_name="Switches">
|
||||
<dip bits="0,1" name="Bonus at" ids="40.000,20.000,30.000,10.000"/>
|
||||
<dip bits="2,3" name="Difficulty" ids="Hardest, Medium, Hard, Easy"/>
|
||||
<dip bits="4,5" name="Hunter Lives" ids="Free plays,4,5,3"/>
|
||||
<dip bits="6" name="Sound" ids="Off,On"/>
|
||||
<dip bits="7" name="Cabinet" ids="Upright,Cocktail"/>
|
||||
</switches>
|
||||
<buttons names="Jump,Start 1P,Start 2P,Coin,Pause" default="A,Start,Select,R,L"/>
|
||||
<rom index="1">
|
||||
<part>00</part>
|
||||
</rom>
|
||||
<rom index="0" zip="congo.zip" md5="0a9bcba3d9e673dae3aa6b0f827453f7">
|
||||
<part crc="09355b5b" name="congo_rev_c_rom1.u21" />
|
||||
<part crc="1c5e30ae" name="congo_rev_c_rom2a.u22" />
|
||||
<part crc="5ee1132c" name="congo_rev_c_rom3.u23" />
|
||||
<part crc="5332b9bf" name="congo_rev_c_rom4.u24" />
|
||||
<part crc="7bf6ba2b" name="tip_top_rom_5.u76" />
|
||||
<part crc="7bf6ba2b" name="tip_top_rom_5.u76" />
|
||||
<part crc="d637f02b" name="tip_top_rom_6.u57" />
|
||||
<part crc="80927943" name="tip_top_rom_7.u58" />
|
||||
|
||||
<interleave output="32">
|
||||
<part crc="db99a619" name="tip_top_rom_8.u93" map="0001"/>
|
||||
<part crc="93e2309e" name="tip_top_rom_9.u94" map="0010"/>
|
||||
<part crc="f27a9407" name="tip_top_rom_10.u95" map="0100" />
|
||||
<part crc="f27a9407" name="tip_top_rom_10.u95" map="1000" />
|
||||
</interleave>
|
||||
|
||||
<interleave output="32">
|
||||
<part crc="15e3377a" name="tip_top_rom_12.u78" map="0001"/>
|
||||
<part crc="73e2709f" name="tip_top_rom_11.u77" map="0010"/>
|
||||
<part crc="cb6d5775" name="tip_top_rom_16.u106" map="0100"/>
|
||||
<part crc="cb6d5775" name="tip_top_rom_16.u106" map="1000"/>
|
||||
</interleave>
|
||||
|
||||
<interleave output="32">
|
||||
<part crc="1d1321c8" name="tip_top_rom_13.u79" map="0001"/>
|
||||
<part crc="bf9169fe" name="tip_top_rom_14.u104" map="0010"/>
|
||||
<part crc="7b15a7a4" name="tip_top_rom_15.u105" map="0100"/>
|
||||
<part crc="7b15a7a4" name="tip_top_rom_15.u105" map="1000" />
|
||||
</interleave>
|
||||
|
||||
<part crc="5024e673" name="tip_top_rom_17.u19" />
|
||||
|
||||
<part crc="b788d8ae" name="mr019.u87" />
|
||||
</rom>
|
||||
<rom index="2" md5="none">
|
||||
<part>00</part>
|
||||
</rom>
|
||||
<rom index="3" md5="none">
|
||||
<part>00</part>
|
||||
</rom>
|
||||
<nvram index="4" size="129"/>
|
||||
</misterromdescription>
|
||||
@ -0,0 +1,65 @@
|
||||
<misterromdescription>
|
||||
<name>Tip Top</name>
|
||||
<setname>tiptop</setname>
|
||||
<homebrew>no</homebrew>
|
||||
<bootleg>no</bootleg>
|
||||
<mameversion>0248</mameversion>
|
||||
<year>1983</year>
|
||||
<manufacturer>Sega/Gremlin</manufacturer>
|
||||
<category>Isometric Platform</category>
|
||||
<rotation>vertical (cw)</rotation>
|
||||
<rbf>CongoBongo</rbf>
|
||||
<joystick>4-way diagonal</joystick>
|
||||
<buttons names="Jump,Start 1P,Start 2P,Coin,Pause" default="A,Start,Select,R,L" />
|
||||
<switches default="7F" base="16" page_id="1" page_name="Switches">
|
||||
<dip bits="0,1" name="Bonus at" ids="40.000,20.000,30.000,10.000" />
|
||||
<dip bits="2,3" name="Difficulty" ids="Hardest, Medium, Hard, Easy" />
|
||||
<dip bits="4,5" name="Hunter Lives" ids="Free plays,4,5,3" />
|
||||
<dip bits="6" name="Sound" ids="Off,On" />
|
||||
<dip bits="7" name="Cabinet" ids="Upright,Cocktail" />
|
||||
</switches>
|
||||
<rom index="1">
|
||||
<part>00</part>
|
||||
</rom>
|
||||
<rom index="0" zip="congo.zip" md5="4a3661aa61b9d6fc9a2c333ae499978d">
|
||||
<part crc="e19dc77b" name="tiptop1.u35" />
|
||||
<part crc="3fcd3b6e" name="tiptop2.u34" />
|
||||
<part crc="1c94250b" name="tiptop3.u33" />
|
||||
<part crc="577b501b" name="tiptop4.u32" />
|
||||
<part crc="7bf6ba2b" name="tip_top_rom_5.u76" />
|
||||
<part crc="7bf6ba2b" name="tip_top_rom_5.u76" />
|
||||
<part crc="d637f02b" name="tip_top_rom_6.u57" />
|
||||
<part crc="80927943" name="tip_top_rom_7.u58" />
|
||||
|
||||
<interleave output="32">
|
||||
<part crc="db99a619" name="tip_top_rom_8.u93" map="0001"/>
|
||||
<part crc="93e2309e" name="tip_top_rom_9.u94" map="0010"/>
|
||||
<part crc="f27a9407" name="tip_top_rom_10.u95" map="0100" />
|
||||
<part crc="f27a9407" name="tip_top_rom_10.u95" map="1000" />
|
||||
</interleave>
|
||||
|
||||
<interleave output="32">
|
||||
<part crc="15e3377a" name="tip_top_rom_12.u78" map="0001"/>
|
||||
<part crc="73e2709f" name="tip_top_rom_11.u77" map="0010"/>
|
||||
<part crc="cb6d5775" name="tip_top_rom_16.u106" map="0100"/>
|
||||
<part crc="cb6d5775" name="tip_top_rom_16.u106" map="1000"/>
|
||||
</interleave>
|
||||
|
||||
<interleave output="32">
|
||||
<part crc="1d1321c8" name="tip_top_rom_13.u79" map="0001"/>
|
||||
<part crc="bf9169fe" name="tip_top_rom_14.u104" map="0010"/>
|
||||
<part crc="7b15a7a4" name="tip_top_rom_15.u105" map="0100"/>
|
||||
<part crc="7b15a7a4" name="tip_top_rom_15.u105" map="1000"/>
|
||||
</interleave>
|
||||
|
||||
<part crc="5024e673" name="tip_top_rom_17.u19" />
|
||||
<part crc="56b9f1ba" name="mr018.u68" />
|
||||
</rom>
|
||||
<rom index="2" md5="none">
|
||||
<part>00</part>
|
||||
</rom>
|
||||
<rom index="3" md5="none">
|
||||
<part>00</part>
|
||||
</rom>
|
||||
<nvram index="4" size="129" />
|
||||
</misterromdescription>
|
||||
352
Arcade_MiST/Sega Congo Bongo/rtl/CongoBongo_MiST.sv
Normal file
352
Arcade_MiST/Sega Congo Bongo/rtl/CongoBongo_MiST.sv
Normal file
@ -0,0 +1,352 @@
|
||||
|
||||
module CongoBongo_MiST(
|
||||
output LED,
|
||||
output [5:0] VGA_R,
|
||||
output [5:0] VGA_G,
|
||||
output [5:0] VGA_B,
|
||||
output VGA_HS,
|
||||
output VGA_VS,
|
||||
output AUDIO_L,
|
||||
output AUDIO_R,
|
||||
input SPI_SCK,
|
||||
output SPI_DO,
|
||||
input SPI_DI,
|
||||
input SPI_SS2,
|
||||
input SPI_SS3,
|
||||
input CONF_DATA0,
|
||||
input CLOCK_27,
|
||||
|
||||
output [12:0] SDRAM_A,
|
||||
inout [15:0] SDRAM_DQ,
|
||||
output SDRAM_DQML,
|
||||
output SDRAM_DQMH,
|
||||
output SDRAM_nWE,
|
||||
output SDRAM_nCAS,
|
||||
output SDRAM_nRAS,
|
||||
output SDRAM_nCS,
|
||||
output [1:0] SDRAM_BA,
|
||||
output SDRAM_CLK,
|
||||
output SDRAM_CKE
|
||||
);
|
||||
|
||||
`include "rtl/build_id.v"
|
||||
|
||||
localparam CONF_STR = {
|
||||
"CONGO;;",
|
||||
"O2,Rotate Controls,Off,On;",
|
||||
"O1,Pause,Off,On;",
|
||||
"O34,Scanlines,Off,25%,50%,75%;",
|
||||
"O8,Diagonal joystick,Off,On;",
|
||||
"O5,Blend,Off,On;",
|
||||
"O6,Flip,Off,On;",
|
||||
"O7,Service,Off,On;",
|
||||
"DIP;",
|
||||
"T0,Reset;",
|
||||
"V,v2.0.",`BUILD_DATE
|
||||
};
|
||||
|
||||
wire pause = status[1];
|
||||
wire rotate = status[2];
|
||||
wire [1:0] scanlines = status[4:3];
|
||||
wire blend = status[5];
|
||||
wire flip = status[6];
|
||||
wire service = status[7];
|
||||
wire diagonal = status[8];
|
||||
|
||||
wire [7:0] sw1 = status[23:16];
|
||||
wire [7:0] sw2 = status[31:24];
|
||||
|
||||
|
||||
assign LED = ~ioctl_downl;
|
||||
assign SDRAM_CLK = clk_sd;
|
||||
assign SDRAM_CKE = 1;
|
||||
|
||||
wire clk_sys, clk_sd;
|
||||
wire pll_locked;
|
||||
pll_mist pll(
|
||||
.inclk0(CLOCK_27),
|
||||
.c0(clk_sd),//48
|
||||
.c1(clk_sys),//24
|
||||
.locked(pll_locked)
|
||||
);
|
||||
|
||||
wire [31:0] status;
|
||||
wire [1:0] buttons;
|
||||
wire [1:0] switches;
|
||||
wire [7:0] joystick_0;
|
||||
wire [7:0] joystick_1;
|
||||
wire key_pressed;
|
||||
wire key_strobe;
|
||||
wire [7:0] key_code;
|
||||
wire scandoublerD;
|
||||
wire ypbpr;
|
||||
wire no_csync;
|
||||
wire [6:0] core_mod;
|
||||
|
||||
user_io #(
|
||||
.STRLEN(($size(CONF_STR)>>3)))
|
||||
user_io(
|
||||
.clk_sys (clk_sys ),
|
||||
.conf_str (CONF_STR ),
|
||||
.SPI_CLK (SPI_SCK ),
|
||||
.SPI_SS_IO (CONF_DATA0 ),
|
||||
.SPI_MISO (SPI_DO ),
|
||||
.SPI_MOSI (SPI_DI ),
|
||||
.buttons (buttons ),
|
||||
.switches (switches ),
|
||||
.scandoubler_disable (scandoublerD ),
|
||||
.ypbpr (ypbpr ),
|
||||
.no_csync (no_csync ),
|
||||
.key_strobe (key_strobe ),
|
||||
.key_pressed (key_pressed ),
|
||||
.key_code (key_code ),
|
||||
.joystick_0 (joystick_0 ),
|
||||
.joystick_1 (joystick_1 ),
|
||||
.status (status ),
|
||||
.core_mod (core_mod )
|
||||
);
|
||||
|
||||
wire [15:0] audio_l;
|
||||
wire [15:0] audio_r;
|
||||
wire hs, vs, cs, hb, vb;
|
||||
wire blankn = ~(vb | hb);
|
||||
wire [2:0] g, r;
|
||||
wire [1:0] b;
|
||||
wire [14:0] rom_addr;
|
||||
wire [15:0] rom_do;
|
||||
wire [12:0] bg_addr;
|
||||
wire [31:0] bg_do;
|
||||
wire [13:0] sp_addr;
|
||||
wire [31:0] sp_do;
|
||||
wire [19:0] wave_addr;
|
||||
wire [15:0] wave_do;
|
||||
wire ioctl_downl;
|
||||
wire [7:0] ioctl_index;
|
||||
wire ioctl_wr;
|
||||
wire [24:0] ioctl_addr;
|
||||
wire [7:0] ioctl_dout;
|
||||
|
||||
// ROM structure
|
||||
// 00000-06FFF CPU ROM 28k u27-u28-u29-(u29-u29)
|
||||
// 07000-0EFFF Tiledata 32k u91-u90-u93-u92
|
||||
// 0F000-0F7FF char1 2k u68
|
||||
// 0F800-0FFFF char2 2k u69
|
||||
// 10000-17FFF bg 32k u113-u112-u111-(u111)
|
||||
// 18000-27FFF spr 64k u77-u78-u79-(u79)
|
||||
// 28000-280FF 256b u76
|
||||
// 28100-281FF 256b u72
|
||||
|
||||
data_io data_io(
|
||||
.clk_sys ( clk_sys ),
|
||||
.SPI_SCK ( SPI_SCK ),
|
||||
.SPI_SS2 ( SPI_SS2 ),
|
||||
.SPI_DI ( SPI_DI ),
|
||||
.ioctl_download( ioctl_downl ),
|
||||
.ioctl_index ( ioctl_index ),
|
||||
.ioctl_wr ( ioctl_wr ),
|
||||
.ioctl_addr ( ioctl_addr ),
|
||||
.ioctl_dout ( ioctl_dout )
|
||||
);
|
||||
|
||||
wire [24:0] gfx_ioctl_addr = ioctl_addr - 17'hE000;
|
||||
|
||||
reg port1_req, port2_req;
|
||||
sdram #(48) sdram(
|
||||
.*,
|
||||
.init_n ( pll_locked ),
|
||||
.clk ( clk_sd ),
|
||||
|
||||
// port1 used for main CPU
|
||||
.port1_req ( port1_req ),
|
||||
.port1_ack ( ),
|
||||
.port1_a ( ioctl_addr[23:1] ),
|
||||
.port1_ds ( {ioctl_addr[0], ~ioctl_addr[0]} ),
|
||||
.port1_we ( ioctl_downl ),
|
||||
.port1_d ( {ioctl_dout, ioctl_dout} ),
|
||||
.port1_q ( ),
|
||||
|
||||
.cpu1_addr ( ioctl_downl ? 19'h7ffff : {5'd0, rom_addr[14:1]}),
|
||||
.cpu1_q ( rom_do ),
|
||||
.cpu2_addr ( wave_addr[19:1] + 17'h13100 ),
|
||||
.cpu2_q ( wave_do ),
|
||||
|
||||
// port2 for gfx
|
||||
.port2_req ( port2_req ),
|
||||
.port2_ack ( ),
|
||||
.port2_a ( gfx_ioctl_addr[23:1] ),
|
||||
.port2_ds ( {gfx_ioctl_addr[0], ~gfx_ioctl_addr[0]} ),
|
||||
.port2_we ( ioctl_downl ),
|
||||
.port2_d ( {ioctl_dout, ioctl_dout} ),
|
||||
.port2_q ( ),
|
||||
|
||||
.bg_addr ( bg_addr ),
|
||||
.bg_q ( bg_do ),
|
||||
.sp_addr ( sp_addr + 16'h2000),
|
||||
.sp_q ( sp_do )
|
||||
);
|
||||
|
||||
always @(posedge clk_sys) begin
|
||||
reg ioctl_wr_last = 0;
|
||||
|
||||
ioctl_wr_last <= ioctl_wr;
|
||||
if (ioctl_downl) begin
|
||||
if (~ioctl_wr_last && ioctl_wr) begin
|
||||
port1_req <= ~port1_req;
|
||||
port2_req <= ~port2_req;
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
reg reset = 1;
|
||||
reg rom_loaded = 0;
|
||||
always @(posedge clk_sd) begin
|
||||
reg ioctl_downlD;
|
||||
ioctl_downlD <= ioctl_downl;
|
||||
|
||||
if (ioctl_downlD & ~ioctl_downl) rom_loaded <= 1;
|
||||
reset <= status[0] | buttons[1] | ~rom_loaded;
|
||||
end
|
||||
|
||||
wire dl_wr = ioctl_wr && ioctl_index == 0;
|
||||
|
||||
wire m_north, m_south, m_east, m_west;
|
||||
|
||||
always @(*) begin
|
||||
if (~diagonal) begin
|
||||
m_north <= m_up;
|
||||
m_south <= m_down;
|
||||
m_east <= m_right;
|
||||
m_west <= m_left;
|
||||
end
|
||||
else begin
|
||||
m_north <= m_up & m_right;
|
||||
m_south <= m_down & m_left;
|
||||
m_east <= m_right & m_down;
|
||||
m_west <= m_left & m_up;
|
||||
end
|
||||
end
|
||||
|
||||
congo_bongo congo_bongo
|
||||
(
|
||||
.clock_24(clk_sys),
|
||||
.reset(reset),
|
||||
.pause(pause),
|
||||
.video_r(r),
|
||||
.video_g(g),
|
||||
.video_b(b),
|
||||
.video_vblank(vb),
|
||||
.video_hblank(hb),
|
||||
.video_hs(hs),
|
||||
.video_vs(vs),
|
||||
|
||||
.audio_out_l(audio_l),
|
||||
.audio_out_r(audio_r),
|
||||
|
||||
.cpu_rom_addr ( rom_addr ),
|
||||
.cpu_rom_do ( rom_addr[0] ? rom_do[15:8] : rom_do[7:0] ),
|
||||
.bg_graphics_addr( bg_addr ),
|
||||
.bg_graphics_do ( bg_do ),
|
||||
.sp_graphics_addr( sp_addr ),
|
||||
.sp_graphics_do ( sp_do ),
|
||||
|
||||
.dl_addr(ioctl_addr[17:0]),
|
||||
.dl_wr(dl_wr),
|
||||
.dl_data(ioctl_dout),
|
||||
|
||||
.coin1(m_coin1),
|
||||
.coin2(m_coin2),
|
||||
.start1(m_one_player),
|
||||
.start2(m_two_players),
|
||||
|
||||
.right(m_east),
|
||||
.left(m_west),
|
||||
.up(m_north),
|
||||
.down(m_south),
|
||||
.fire(m_fireA),
|
||||
|
||||
.right_c(m_east),
|
||||
.left_c(m_west),
|
||||
.up_c(m_north),
|
||||
.down_c(m_south),
|
||||
.fire_c(m_fireA),
|
||||
|
||||
.sw1_input(sw1), // cocktail(1) / sound(1) / ships(2) / N.U.(2) / extra ship (2)
|
||||
.sw2_input(8'h33), // coin b(4) / coin a(4) -- "3" => 1c_1c
|
||||
|
||||
.service(service),
|
||||
.flip_screen(flip)
|
||||
|
||||
//Dar .wave_data(wave_data),
|
||||
//Dar .wave_addr(wave_addr),
|
||||
//Dar .wave_rd(wave_rd),
|
||||
|
||||
//Dar .hs_address(hs_address),
|
||||
//Dar .hs_data_out(hs_data_out),
|
||||
//Dar .hs_data_in(hs_data_in),
|
||||
//Dar .hs_write(hs_write_enable)
|
||||
);
|
||||
|
||||
|
||||
mist_video #(.COLOR_DEPTH(3), .SD_HCNT_WIDTH(10)) mist_video(
|
||||
.clk_sys ( clk_sys ),
|
||||
.SPI_SCK ( SPI_SCK ),
|
||||
.SPI_SS3 ( SPI_SS3 ),
|
||||
.SPI_DI ( SPI_DI ),
|
||||
.R ( blankn ? r : 0 ),
|
||||
.G ( blankn ? g : 0 ),
|
||||
.B ( blankn ? {b,b[1]} : 0 ),
|
||||
.HSync ( hs ),
|
||||
.VSync ( vs ),
|
||||
.VGA_R ( VGA_R ),
|
||||
.VGA_G ( VGA_G ),
|
||||
.VGA_B ( VGA_B ),
|
||||
.VGA_VS ( VGA_VS ),
|
||||
.VGA_HS ( VGA_HS ),
|
||||
.ce_divider ( 1'b1 ),
|
||||
.blend ( blend ),
|
||||
.rotate ( {flip, rotate} ),
|
||||
.scandoubler_disable(scandoublerD ),
|
||||
.scanlines ( scanlines ),
|
||||
.ypbpr ( ypbpr ),
|
||||
.no_csync ( no_csync )
|
||||
);
|
||||
|
||||
dac #(
|
||||
.C_bits(16))
|
||||
dacl(
|
||||
.clk_i(clk_sys),
|
||||
.res_n_i(1),
|
||||
.dac_i(audio_l),
|
||||
.dac_o(AUDIO_L)
|
||||
);
|
||||
|
||||
dac #(
|
||||
.C_bits(16))
|
||||
dacr(
|
||||
.clk_i(clk_sys),
|
||||
.res_n_i(1),
|
||||
.dac_i(audio_r),
|
||||
.dac_o(AUDIO_R)
|
||||
);
|
||||
|
||||
wire m_up, m_down, m_left, m_right, m_fireA, m_fireB, m_fireC, m_fireD, m_fireE, m_fireF;
|
||||
wire m_up2, m_down2, m_left2, m_right2, m_fire2A, m_fire2B, m_fire2C, m_fire2D, m_fire2E, m_fire2F;
|
||||
wire m_tilt, m_coin1, m_coin2, m_coin3, m_coin4, m_one_player, m_two_players, m_three_players, m_four_players;
|
||||
|
||||
arcade_inputs inputs (
|
||||
.clk ( clk_sys ),
|
||||
.key_strobe ( key_strobe ),
|
||||
.key_pressed ( key_pressed ),
|
||||
.key_code ( key_code ),
|
||||
.joystick_0 ( joystick_0 ),
|
||||
.joystick_1 ( joystick_1 ),
|
||||
.rotate ( rotate ),
|
||||
.orientation ( {flip, 1'b1} ),
|
||||
.joyswap ( 1'b0 ),
|
||||
.oneplayer ( 1'b1 ),
|
||||
.controls ( {m_tilt, m_coin4, m_coin3, m_coin2, m_coin1, m_four_players, m_three_players, m_two_players, m_one_player} ),
|
||||
.player1 ( {m_fireF, m_fireE, m_fireD, m_fireC, m_fireB, m_fireA, m_up, m_down, m_left, m_right} ),
|
||||
.player2 ( {m_fire2F, m_fire2E, m_fire2D, m_fire2C, m_fire2B, m_fire2A, m_up2, m_down2, m_left2, m_right2} )
|
||||
);
|
||||
|
||||
endmodule
|
||||
35
Arcade_MiST/Sega Congo Bongo/rtl/build_id.tcl
Normal file
35
Arcade_MiST/Sega Congo Bongo/rtl/build_id.tcl
Normal file
@ -0,0 +1,35 @@
|
||||
# ================================================================================
|
||||
#
|
||||
# Build ID Verilog Module Script
|
||||
# Jeff Wiencrot - 8/1/2011
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||||
#
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||||
# Generates a Verilog module that contains a timestamp,
|
||||
# from the current build. These values are available from the build_date, build_time,
|
||||
# physical_address, and host_name output ports of the build_id module in the build_id.v
|
||||
# Verilog source file.
|
||||
#
|
||||
# ================================================================================
|
||||
|
||||
proc generateBuildID_Verilog {} {
|
||||
|
||||
# Get the timestamp (see: http://www.altera.com/support/examples/tcl/tcl-date-time-stamp.html)
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||||
set buildDate [ clock format [ clock seconds ] -format %y%m%d ]
|
||||
set buildTime [ clock format [ clock seconds ] -format %H%M%S ]
|
||||
|
||||
# Create a Verilog file for output
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||||
set outputFileName "rtl/build_id.v"
|
||||
set outputFile [open $outputFileName "w"]
|
||||
|
||||
# Output the Verilog source
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||||
puts $outputFile "`define BUILD_DATE \"$buildDate\""
|
||||
puts $outputFile "`define BUILD_TIME \"$buildTime\""
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||||
close $outputFile
|
||||
|
||||
# Send confirmation message to the Messages window
|
||||
post_message "Generated build identification Verilog module: [pwd]/$outputFileName"
|
||||
post_message "Date: $buildDate"
|
||||
post_message "Time: $buildTime"
|
||||
}
|
||||
|
||||
# Comment out this line to prevent the process from automatically executing when the file is sourced:
|
||||
generateBuildID_Verilog
|
||||
1269
Arcade_MiST/Sega Congo Bongo/rtl/congo_bongo.vhd
Normal file
1269
Arcade_MiST/Sega Congo Bongo/rtl/congo_bongo.vhd
Normal file
File diff suppressed because it is too large
Load Diff
BIN
Arcade_MiST/Sega Congo Bongo/rtl/congo_samples.bin
Normal file
BIN
Arcade_MiST/Sega Congo Bongo/rtl/congo_samples.bin
Normal file
Binary file not shown.
751
Arcade_MiST/Sega Congo Bongo/rtl/congo_samples.vhd
Normal file
751
Arcade_MiST/Sega Congo Bongo/rtl/congo_samples.vhd
Normal file
@ -0,0 +1,751 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
-- bass.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 2005 start: 44(x 2C) stop: 2050(x 802)
|
||||
-- congal.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 2003 start: 2094(x 82E) stop: 4098(x 1002)
|
||||
-- congah.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 1970 start: 4142(x 102E) stop: 6112(x 17E0)
|
||||
-- rim.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 373 start: 6156(x 180C) stop: 6530(x 1982)
|
||||
-- gorilla.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 4991 start: 6574(x 19AE) stop: 11566(x 2D2E)
|
||||
|
||||
entity congo_samples is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(13 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of congo_samples is
|
||||
type rom is array(0 to 11565) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"52",X"49",X"46",X"46",X"FA",X"07",X"00",X"00",X"57",X"41",X"56",X"45",X"66",X"6D",X"74",X"20",
|
||||
X"10",X"00",X"00",X"00",X"01",X"00",X"01",X"00",X"11",X"2B",X"00",X"00",X"11",X"2B",X"00",X"00",
|
||||
X"01",X"00",X"08",X"00",X"64",X"61",X"74",X"61",X"D5",X"07",X"00",X"00",X"80",X"7E",X"80",X"7F",
|
||||
X"81",X"7F",X"7F",X"80",X"81",X"7E",X"81",X"7F",X"7E",X"7F",X"81",X"80",X"7D",X"7F",X"7D",X"80",
|
||||
X"79",X"85",X"36",X"00",X"10",X"0A",X"10",X"0E",X"15",X"12",X"15",X"19",X"1D",X"20",X"1F",X"22",
|
||||
X"23",X"25",X"28",X"27",X"2C",X"2D",X"30",X"31",X"32",X"36",X"37",X"3A",X"3B",X"43",X"4B",X"50",
|
||||
X"56",X"5C",X"64",X"6C",X"73",X"7B",X"82",X"8B",X"92",X"9A",X"A3",X"AA",X"B2",X"B9",X"C0",X"C7",
|
||||
X"CE",X"D5",X"DB",X"E1",X"E7",X"EB",X"F1",X"F0",X"ED",X"EC",X"E9",X"E7",X"E5",X"E3",X"E1",X"DF",
|
||||
X"DC",X"DA",X"D9",X"D6",X"D4",X"D3",X"D1",X"CF",X"CE",X"CC",X"CB",X"C9",X"C7",X"C6",X"C4",X"C3",
|
||||
X"C1",X"C0",X"BE",X"BD",X"BB",X"BA",X"B8",X"B8",X"B6",X"B5",X"B4",X"B3",X"B2",X"B0",X"B0",X"AE",
|
||||
X"AD",X"AC",X"AB",X"AA",X"A9",X"A8",X"A7",X"A6",X"A5",X"A4",X"A4",X"A3",X"A2",X"A1",X"A0",X"9F",
|
||||
X"9F",X"9E",X"9D",X"9C",X"9B",X"9A",X"98",X"97",X"95",X"94",X"92",X"90",X"8F",X"8D",X"8B",X"89",
|
||||
X"87",X"85",X"83",X"80",X"7E",X"7C",X"7A",X"77",X"75",X"73",X"70",X"6E",X"6C",X"69",X"67",X"65",
|
||||
X"62",X"60",X"5E",X"5C",X"59",X"57",X"55",X"53",X"51",X"50",X"4E",X"4C",X"4A",X"49",X"47",X"46",
|
||||
X"44",X"43",X"42",X"41",X"40",X"3F",X"3E",X"3E",X"3D",X"3C",X"3C",X"3B",X"3B",X"3B",X"3B",X"3B",
|
||||
X"3B",X"3C",X"3C",X"3D",X"3D",X"3E",X"3F",X"40",X"41",X"42",X"43",X"44",X"45",X"47",X"49",X"4A",
|
||||
X"4C",X"4E",X"4F",X"51",X"53",X"55",X"57",X"59",X"5B",X"5E",X"60",X"62",X"64",X"67",X"69",X"6C",
|
||||
X"6E",X"70",X"73",X"75",X"78",X"7A",X"7C",X"7F",X"81",X"83",X"85",X"88",X"8A",X"8C",X"8E",X"90",
|
||||
X"92",X"94",X"96",X"98",X"9A",X"9C",X"9E",X"9F",X"A1",X"A2",X"A3",X"A5",X"A6",X"A7",X"A8",X"A9",
|
||||
X"AA",X"AB",X"AC",X"AC",X"AD",X"AD",X"AE",X"AE",X"AE",X"AE",X"AE",X"AE",X"AE",X"AE",X"AD",X"AD",
|
||||
X"AC",X"AC",X"AB",X"AB",X"AA",X"A9",X"A8",X"A7",X"A6",X"A4",X"A3",X"A2",X"A1",X"9F",X"9E",X"9C",
|
||||
X"9B",X"99",X"98",X"96",X"94",X"92",X"90",X"8F",X"8D",X"8B",X"89",X"87",X"85",X"83",X"81",X"7F",
|
||||
X"7D",X"7B",X"7A",X"78",X"76",X"74",X"72",X"70",X"6F",X"6D",X"6B",X"6A",X"68",X"66",X"65",X"63",
|
||||
X"62",X"61",X"5F",X"5E",X"5D",X"5C",X"5B",X"5A",X"59",X"58",X"57",X"57",X"56",X"55",X"55",X"55",
|
||||
X"54",X"54",X"54",X"54",X"54",X"54",X"54",X"54",X"54",X"55",X"55",X"56",X"56",X"57",X"57",X"58",
|
||||
X"59",X"5A",X"5B",X"5C",X"5D",X"5E",X"5F",X"61",X"62",X"63",X"65",X"66",X"67",X"69",X"6B",X"6C",
|
||||
X"6E",X"6F",X"71",X"72",X"74",X"76",X"77",X"79",X"7B",X"7D",X"7E",X"80",X"82",X"83",X"85",X"87",
|
||||
X"88",X"8A",X"8B",X"8D",X"8E",X"90",X"91",X"93",X"94",X"95",X"97",X"98",X"99",X"9A",X"9B",X"9C",
|
||||
X"9D",X"9E",X"9F",X"A0",X"A1",X"A1",X"A2",X"A2",X"A3",X"A3",X"A4",X"A4",X"A4",X"A4",X"A4",X"A4",
|
||||
X"A4",X"A4",X"A4",X"A3",X"A3",X"A3",X"A2",X"A2",X"A1",X"A1",X"A0",X"9F",X"9E",X"9D",X"9C",X"9B",
|
||||
X"9A",X"99",X"98",X"97",X"96",X"95",X"93",X"92",X"91",X"90",X"8E",X"8D",X"8B",X"8A",X"89",X"87",
|
||||
X"85",X"84",X"83",X"81",X"80",X"7E",X"7D",X"7B",X"7A",X"78",X"77",X"76",X"74",X"73",X"72",X"70",
|
||||
X"6F",X"6E",X"6D",X"6C",X"6A",X"6A",X"69",X"68",X"67",X"66",X"65",X"64",X"64",X"63",X"62",X"62",
|
||||
X"61",X"61",X"60",X"60",X"60",X"60",X"5F",X"5F",X"5F",X"5F",X"5F",X"5F",X"60",X"60",X"60",X"61",
|
||||
X"61",X"61",X"62",X"62",X"63",X"64",X"64",X"65",X"66",X"67",X"68",X"69",X"69",X"6A",X"6B",X"6C",
|
||||
X"6E",X"6F",X"70",X"71",X"72",X"73",X"74",X"76",X"77",X"78",X"79",X"7A",X"7C",X"7D",X"7E",X"7F",
|
||||
X"81",X"82",X"83",X"84",X"85",X"87",X"88",X"89",X"8A",X"8B",X"8C",X"8D",X"8E",X"8F",X"90",X"91",
|
||||
X"92",X"93",X"93",X"94",X"95",X"96",X"96",X"97",X"97",X"98",X"98",X"99",X"99",X"99",X"9A",X"9A",
|
||||
X"9A",X"9B",X"9B",X"9A",X"9B",X"9A",X"9A",X"9A",X"9A",X"9A",X"99",X"99",X"99",X"98",X"98",X"97",
|
||||
X"97",X"96",X"95",X"95",X"94",X"93",X"93",X"92",X"91",X"90",X"8F",X"8E",X"8D",X"8D",X"8B",X"8A",
|
||||
X"8A",X"88",X"87",X"86",X"85",X"84",X"83",X"82",X"81",X"80",X"7F",X"7E",X"7D",X"7C",X"7B",X"7A",
|
||||
X"79",X"78",X"77",X"76",X"75",X"74",X"73",X"72",X"71",X"70",X"6F",X"6F",X"6E",X"6D",X"6D",X"6C",
|
||||
X"6B",X"6B",X"6A",X"6A",X"69",X"69",X"69",X"68",X"68",X"68",X"68",X"68",X"67",X"68",X"67",X"68",
|
||||
X"68",X"68",X"68",X"68",X"68",X"68",X"69",X"69",X"69",X"6A",X"6B",X"6B",X"6C",X"6C",X"6D",X"6D",
|
||||
X"6E",X"6F",X"6F",X"70",X"71",X"72",X"72",X"73",X"74",X"75",X"76",X"77",X"78",X"79",X"7A",X"7B",
|
||||
X"7C",X"7D",X"7D",X"7E",X"7F",X"80",X"81",X"82",X"83",X"84",X"85",X"86",X"87",X"87",X"88",X"89",
|
||||
X"8A",X"8B",X"8B",X"8C",X"8D",X"8D",X"8E",X"8F",X"8F",X"90",X"90",X"91",X"91",X"92",X"92",X"92",
|
||||
X"92",X"93",X"93",X"93",X"93",X"93",X"94",X"94",X"94",X"94",X"94",X"93",X"93",X"93",X"93",X"93",
|
||||
X"92",X"92",X"92",X"91",X"91",X"91",X"90",X"90",X"8F",X"8F",X"8E",X"8D",X"8D",X"8C",X"8B",X"8B",
|
||||
X"8A",X"89",X"89",X"88",X"87",X"86",X"86",X"85",X"84",X"83",X"82",X"82",X"81",X"80",X"7F",X"7E",
|
||||
X"7E",X"7D",X"7C",X"7B",X"7B",X"7A",X"79",X"78",X"78",X"77",X"76",X"76",X"75",X"75",X"74",X"74",
|
||||
X"73",X"73",X"72",X"72",X"71",X"71",X"70",X"70",X"70",X"70",X"6F",X"6F",X"6F",X"6F",X"6E",X"6E",
|
||||
X"6E",X"6E",X"6E",X"6E",X"6E",X"6E",X"6E",X"6F",X"6F",X"6F",X"6F",X"6F",X"70",X"70",X"70",X"70",
|
||||
X"71",X"71",X"72",X"72",X"73",X"73",X"74",X"74",X"75",X"75",X"76",X"76",X"77",X"78",X"78",X"79",
|
||||
X"79",X"7A",X"7B",X"7B",X"7C",X"7D",X"7D",X"7E",X"7F",X"7F",X"80",X"81",X"81",X"82",X"83",X"83",
|
||||
X"84",X"84",X"85",X"86",X"86",X"87",X"87",X"88",X"88",X"89",X"89",X"8A",X"8A",X"8B",X"8B",X"8C",
|
||||
X"8C",X"8C",X"8D",X"8D",X"8D",X"8E",X"8E",X"8E",X"8E",X"8E",X"8E",X"8E",X"8F",X"8F",X"8F",X"8E",
|
||||
X"8E",X"8E",X"8E",X"8E",X"8E",X"8E",X"8E",X"8D",X"8D",X"8D",X"8D",X"8C",X"8C",X"8C",X"8B",X"8B",
|
||||
X"8A",X"8A",X"89",X"89",X"88",X"88",X"87",X"87",X"86",X"85",X"85",X"84",X"84",X"83",X"83",X"82",
|
||||
X"81",X"81",X"80",X"80",X"7F",X"7E",X"7E",X"7D",X"7D",X"7C",X"7C",X"7B",X"7A",X"7A",X"79",X"79",
|
||||
X"78",X"78",X"77",X"77",X"76",X"76",X"76",X"75",X"75",X"75",X"74",X"74",X"74",X"73",X"73",X"73",
|
||||
X"73",X"72",X"72",X"72",X"72",X"72",X"72",X"72",X"72",X"72",X"72",X"72",X"73",X"73",X"73",X"73",
|
||||
X"73",X"73",X"74",X"74",X"74",X"75",X"75",X"75",X"76",X"76",X"76",X"77",X"77",X"78",X"78",X"78",
|
||||
X"79",X"79",X"7A",X"7A",X"7B",X"7B",X"7C",X"7C",X"7D",X"7D",X"7E",X"7E",X"7F",X"7F",X"80",X"80",
|
||||
X"81",X"81",X"82",X"82",X"83",X"83",X"84",X"84",X"84",X"85",X"85",X"86",X"86",X"86",X"87",X"87",
|
||||
X"87",X"88",X"88",X"88",X"88",X"89",X"89",X"89",X"89",X"89",X"8A",X"8A",X"8A",X"8A",X"8A",X"8A",
|
||||
X"8A",X"8A",X"8A",X"8A",X"8A",X"8A",X"8A",X"8A",X"8A",X"8A",X"8A",X"89",X"89",X"89",X"89",X"88",
|
||||
X"88",X"88",X"88",X"87",X"87",X"87",X"87",X"86",X"86",X"86",X"85",X"85",X"84",X"84",X"84",X"83",
|
||||
X"83",X"82",X"82",X"82",X"81",X"81",X"80",X"80",X"80",X"7F",X"7F",X"7E",X"7E",X"7E",X"7D",X"7D",
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|
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X"7C",X"7C",X"7D",X"7D",X"7D",X"7D",X"7E",X"7E",X"7E",X"7E",X"7E",X"7F",X"7F",X"7F",X"7F",X"7E",
|
||||
X"7E",X"7E",X"7E",X"7D",X"7D",X"7D",X"7C",X"7C",X"7C",X"7C",X"7C",X"7C",X"7C",X"7D",X"7D",X"7D",
|
||||
X"7D",X"7E",X"7E",X"7E",X"7E",X"7E",X"7E",X"7E",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",
|
||||
X"7D",X"7D",X"7D",X"7D",X"7E",X"7E",X"7E",X"7E",X"7E",X"7F",X"7E",X"7E",X"7E",X"7E",X"7E",X"7E",
|
||||
X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7D",X"7E",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
323
Arcade_MiST/Sega Congo Bongo/rtl/congo_sound_board.vhd
Normal file
323
Arcade_MiST/Sega Congo Bongo/rtl/congo_sound_board.vhd
Normal file
@ -0,0 +1,323 @@
|
||||
---------------------------------------------------------------------------------
|
||||
-- Congo_Bongo_sound_board by Dar (darfpga@aol.fr) (08/11/2022)
|
||||
-- http://darfpga.blogspot.fr
|
||||
---------------------------------------------------------------------------------
|
||||
-- gen_ram.vhd & io_ps2_keyboard
|
||||
--------------------------------
|
||||
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
|
||||
-- http://www.syntiac.com/fpga64.html
|
||||
---------------------------------------------------------------------------------
|
||||
-- T80/T80se - Version : 304
|
||||
-----------------------------
|
||||
-- Z80 compatible microprocessor core
|
||||
-- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org)
|
||||
---------------------------------------------------------------------------------
|
||||
--
|
||||
---------------------------------------------------------------------------------
|
||||
-- Educational use only
|
||||
-- Do not redistribute synthetized file with roms
|
||||
-- Do not redistribute roms whatever the form
|
||||
-- Use at your own risk
|
||||
---------------------------------------------------------------------------------
|
||||
--
|
||||
-- SOUND : 1xZ80 @ 4.0MHz CPU accessing its program rom, working ram, 2xPSG SN76489
|
||||
-- 8Kx8bits program rom
|
||||
-- 2Kx8bits working ram
|
||||
--
|
||||
---------------------------------------------------------------------------------
|
||||
-- Schematics remarks :
|
||||
--
|
||||
---------------------------------------------------------------------------------
|
||||
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all;
|
||||
use ieee.std_logic_unsigned.all;
|
||||
use ieee.numeric_std.all;
|
||||
|
||||
entity congo_sound_board is
|
||||
port(
|
||||
clock_24 : in std_logic;
|
||||
reset : in std_logic;
|
||||
|
||||
sound_cmd : in std_logic_vector(7 downto 0);
|
||||
|
||||
audio_out : out std_logic_vector(15 downto 0);
|
||||
|
||||
dl_addr : in std_logic_vector(17 downto 0);
|
||||
dl_wr : in std_logic;
|
||||
dl_data : in std_logic_vector( 7 downto 0);
|
||||
|
||||
dbg_out : out std_logic_vector(15 downto 0)
|
||||
|
||||
);
|
||||
end congo_sound_board;
|
||||
|
||||
architecture struct of congo_sound_board is
|
||||
|
||||
signal reset_n : std_logic;
|
||||
signal clock_24n : std_logic;
|
||||
|
||||
signal clock_cnt1 : std_logic_vector( 2 downto 0) := "000";
|
||||
signal clock_cnt2 : std_logic_vector( 3 downto 0) := x"0";
|
||||
signal clock_cnt3 : std_logic_vector(11 downto 0) := x"000";
|
||||
|
||||
signal ck1_ena : std_logic;
|
||||
signal ck4_ena : std_logic;
|
||||
|
||||
signal cpu_addr : std_logic_vector(15 downto 0);
|
||||
signal cpu_di : std_logic_vector( 7 downto 0);
|
||||
signal cpu_do : std_logic_vector( 7 downto 0);
|
||||
signal cpu_wr_n : std_logic;
|
||||
signal cpu_rd_n : std_logic;
|
||||
signal cpu_mreq_n : std_logic;
|
||||
signal cpu_ioreq_n : std_logic;
|
||||
signal cpu_irq_n : std_logic;
|
||||
signal cpu_m1_n : std_logic;
|
||||
signal cpu_wait_n : std_logic;
|
||||
|
||||
signal cpu_rom_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal wram_we : std_logic;
|
||||
signal wram_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal ppi_port_b : std_logic_vector( 7 downto 0);
|
||||
signal ppi_port_c : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal wave_addr : std_logic_vector(15 downto 0);
|
||||
signal wave_data : std_logic_vector( 7 downto 0);
|
||||
signal samples_audio : std_logic_vector(15 downto 0);
|
||||
|
||||
signal psg1_ce_n : std_logic;
|
||||
signal psg2_ce_n : std_logic;
|
||||
signal psg1_rdy : std_logic;
|
||||
signal psg2_rdy : std_logic;
|
||||
signal psg1_audio : std_logic_vector( 7 downto 0);
|
||||
signal psg2_audio : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal cpu_rom_we : std_logic;
|
||||
|
||||
signal dbg_cpu_addr : std_logic_vector(15 downto 0);
|
||||
signal dbg_cpu_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
begin
|
||||
|
||||
clock_24n <= not clock_24;
|
||||
reset_n <= not reset;
|
||||
|
||||
-- debug
|
||||
--process (reset, clock_24)
|
||||
--begin
|
||||
-- if rising_edge(clock_24) then
|
||||
-- dbg_cpu_addr <= cpu_addr;
|
||||
-- dbg_cpu_do <= cpu_do;
|
||||
-- end if;
|
||||
--end process;
|
||||
--
|
||||
--dbg_out <= dbg_cpu_addr and x"FF"&dbg_cpu_do;
|
||||
|
||||
-- make enables clocks
|
||||
|
||||
process (clock_24, reset)
|
||||
begin
|
||||
if reset='1' then
|
||||
clock_cnt1 <= (others=>'0');
|
||||
clock_cnt2 <= (others=>'0');
|
||||
else
|
||||
if rising_edge(clock_24) then
|
||||
ck1_ena <= '0';
|
||||
ck4_ena <= '0';
|
||||
|
||||
if clock_cnt1 = "101" then -- divide by 6
|
||||
ck4_ena <= '1';
|
||||
if clock_cnt2(1 downto 0) = "01" then ck1_ena <= '1'; end if;
|
||||
|
||||
clock_cnt1 <= (others=>'0');
|
||||
if clock_cnt2 = x"F" then -- divide by 16
|
||||
clock_cnt2 <= (others=>'0');
|
||||
else
|
||||
clock_cnt2 <= clock_cnt2 + 1;
|
||||
end if;
|
||||
else
|
||||
clock_cnt1 <= clock_cnt1 + 1;
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
process (clock_24, reset)
|
||||
begin
|
||||
if reset='1' or cpu_ioreq_n = '0' then -- reset on INT acknowledge
|
||||
clock_cnt3 <= (others=>'0');
|
||||
else
|
||||
if rising_edge(clock_24) then
|
||||
if clock_cnt2 = x"F" and clock_cnt1 = "101" then
|
||||
clock_cnt3 <= clock_cnt3 + 1;
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
------------------------------------------
|
||||
-- cpu data input with address decoding --
|
||||
------------------------------------------
|
||||
cpu_di <= cpu_rom_do when cpu_mreq_n = '0' and cpu_addr(15 downto 13) = "000" else -- 0000-1FFF
|
||||
wram_do when cpu_mreq_n = '0' and cpu_addr(15 downto 13) = "010" else -- 4000-47FF + mirror 1800
|
||||
sound_cmd when cpu_mreq_n = '0' and cpu_addr(15 downto 13) = "100" and cpu_addr(1 downto 0) = "00" else -- 8000
|
||||
ppi_port_b when cpu_mreq_n = '0' and cpu_addr(15 downto 13) = "100" and cpu_addr(1 downto 0) = "01" else -- 8001
|
||||
ppi_port_c when cpu_mreq_n = '0' and cpu_addr(15 downto 13) = "100" and cpu_addr(1 downto 0) = "10" else -- 8002
|
||||
X"FF";
|
||||
|
||||
------------------------------------------
|
||||
-- write enable to working ram from CPU --
|
||||
------------------------------------------
|
||||
wram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and cpu_addr(15 downto 13) = "010" else '0'; -- 4000-47FF + mirror 1800
|
||||
|
||||
psg1_ce_n <= '0' when cpu_mreq_n = '0' and (cpu_rd_n = '0' or cpu_wr_n = '0') and cpu_addr(15 downto 13) = "011" else '1'; -- 6000-7FFF
|
||||
psg2_ce_n <= '0' when cpu_mreq_n = '0' and (cpu_rd_n = '0' or cpu_wr_n = '0') and cpu_addr(15 downto 13) = "101" else '1'; -- A000-BFFF
|
||||
|
||||
------------------------------------------------------------------------
|
||||
-- Misc registers, interrupt
|
||||
------------------------------------------------------------------------
|
||||
cpu_irq_n <= not clock_cnt3(10);
|
||||
cpu_wait_n <= '1' when psg1_rdy = '1' and psg2_rdy = '1' else '0';
|
||||
|
||||
process (clock_24, reset)
|
||||
begin
|
||||
if reset='1' then
|
||||
ppi_port_b <= (others=>'0');
|
||||
ppi_port_c <= (others=>'0');
|
||||
else
|
||||
if rising_edge(clock_24) then
|
||||
if cpu_mreq_n = '0' and cpu_wr_n = '0' then
|
||||
if cpu_addr(15 downto 13) = "100" and cpu_addr(1 downto 0) = "01" then ppi_port_b <= cpu_do; end if; -- 8001
|
||||
if cpu_addr(15 downto 13) = "100" and cpu_addr(1 downto 0) = "10" then ppi_port_c <= cpu_do; end if; -- 8002
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
-------------------------------
|
||||
-- sound --
|
||||
-------------------------------
|
||||
|
||||
audio_out <= (('0'&psg1_audio) + ('0'&psg2_audio)) & "0000000" + ("00"&samples_audio(15 downto 2));
|
||||
|
||||
----------------
|
||||
-- components --
|
||||
----------------
|
||||
|
||||
-- microprocessor Z80
|
||||
cpu : entity work.T80se
|
||||
generic map(Mode => 0, T2Write => 1, IOWait => 1)
|
||||
port map(
|
||||
RESET_n => reset_n,
|
||||
CLK_n => clock_24,
|
||||
CLKEN => ck4_ena,
|
||||
WAIT_n => cpu_wait_n,
|
||||
INT_n => cpu_irq_n,
|
||||
NMI_n => '1',
|
||||
BUSRQ_n => '1',
|
||||
M1_n => cpu_m1_n,
|
||||
MREQ_n => cpu_mreq_n,
|
||||
IORQ_n => cpu_ioreq_n,
|
||||
RD_n => cpu_rd_n,
|
||||
WR_n => cpu_wr_n,
|
||||
RFSH_n => open,
|
||||
HALT_n => open,
|
||||
BUSAK_n => open,
|
||||
A => cpu_addr,
|
||||
DI => cpu_di,
|
||||
DO => cpu_do
|
||||
);
|
||||
|
||||
-- cpu program ROM 0x0000-0x1FFF
|
||||
--rom_cpu : entity work.congo_sound_cpu
|
||||
--port map(
|
||||
-- clk => clock_24n,
|
||||
-- addr => cpu_addr(12 downto 0),
|
||||
-- data => cpu_rom_do
|
||||
--);
|
||||
|
||||
cpu_rom_we <= '1' when dl_wr = '1' and dl_addr(17 downto 13) = "10011" else '0'; -- 26000-27FFF
|
||||
rom_cpu : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 13)
|
||||
port map(
|
||||
clk_a => clock_24n,
|
||||
addr_a => cpu_addr(12 downto 0),
|
||||
q_a => cpu_rom_do,
|
||||
clk_b => clock_24,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
we_b => cpu_rom_we,
|
||||
d_b => dl_data
|
||||
);
|
||||
|
||||
-- working RAM 0x4000-0x47FF
|
||||
wram : entity work.gen_ram
|
||||
generic map( dWidth => 8, aWidth => 11)
|
||||
port map(
|
||||
clk => clock_24n,
|
||||
we => wram_we,
|
||||
addr => cpu_addr(10 downto 0),
|
||||
d => cpu_do,
|
||||
q => wram_do
|
||||
);
|
||||
|
||||
---- samples data --
|
||||
samples : entity work.congo_samples
|
||||
port map(
|
||||
clk => clock_24n,
|
||||
addr => wave_addr(13 downto 0),
|
||||
data => wave_data
|
||||
);
|
||||
|
||||
-- PSG1
|
||||
psg1 : entity work.sn76489_top
|
||||
--
|
||||
-- generic (
|
||||
-- clock_div_16_g : integer := 1
|
||||
-- );
|
||||
port map(
|
||||
clock_i => clock_24,
|
||||
clock_en_i => ck4_ena,
|
||||
res_n_i => reset_n,
|
||||
ce_n_i => psg1_ce_n,
|
||||
we_n_i => cpu_wr_n,
|
||||
ready_o => psg1_rdy,
|
||||
d_i => cpu_do,
|
||||
aout_o => psg1_audio
|
||||
);
|
||||
|
||||
-- PSG2
|
||||
psg2 : entity work.sn76489_top
|
||||
--
|
||||
-- generic (
|
||||
-- clock_div_16_g : integer := 1
|
||||
-- );
|
||||
port map(
|
||||
clock_i => clock_24,
|
||||
clock_en_i => ck1_ena,
|
||||
res_n_i => reset_n,
|
||||
ce_n_i => psg2_ce_n,
|
||||
we_n_i => cpu_wr_n,
|
||||
ready_o => psg2_rdy,
|
||||
d_i => cpu_do,
|
||||
aout_o => psg2_audio
|
||||
);
|
||||
|
||||
|
||||
samples_player : entity work.samples_player
|
||||
port map(
|
||||
clock_24 => clock_24,
|
||||
reset => reset,
|
||||
|
||||
port_b => ppi_port_b,
|
||||
port_c => ppi_port_c,
|
||||
|
||||
audio_out => samples_audio,
|
||||
|
||||
wave_addr => wave_addr,
|
||||
wave_rd => open,
|
||||
wave_data => wave_data
|
||||
);
|
||||
|
||||
end struct;
|
||||
87
Arcade_MiST/Sega Congo Bongo/rtl/dpram.vhd
Normal file
87
Arcade_MiST/Sega Congo Bongo/rtl/dpram.vhd
Normal file
@ -0,0 +1,87 @@
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- Syntiac's generic VHDL support files.
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
|
||||
-- http://www.syntiac.com/fpga64.html
|
||||
--
|
||||
-- Modified April 2016 by Dar (darfpga@aol.fr)
|
||||
-- http://darfpga.blogspot.fr
|
||||
-- Remove address register when writing
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- dpram.vhd
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- generic ram.
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
library IEEE;
|
||||
use IEEE.STD_LOGIC_1164.ALL;
|
||||
use IEEE.numeric_std.ALL;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
entity dpram is
|
||||
generic (
|
||||
dWidth : integer := 8;
|
||||
aWidth : integer := 10
|
||||
);
|
||||
port (
|
||||
clk_a : in std_logic;
|
||||
we_a : in std_logic := '0';
|
||||
addr_a : in std_logic_vector((aWidth-1) downto 0);
|
||||
d_a : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
|
||||
q_a : out std_logic_vector((dWidth-1) downto 0);
|
||||
|
||||
clk_b : in std_logic;
|
||||
we_b : in std_logic := '0';
|
||||
addr_b : in std_logic_vector((aWidth-1) downto 0);
|
||||
d_b : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
|
||||
q_b : out std_logic_vector((dWidth-1) downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
architecture rtl of dpram is
|
||||
subtype addressRange is integer range 0 to ((2**aWidth)-1);
|
||||
type ramDef is array(addressRange) of std_logic_vector((dWidth-1) downto 0);
|
||||
signal ram: ramDef;
|
||||
ATTRIBUTE ramstyle : string;
|
||||
ATTRIBUTE ramstyle OF ram : SIGNAL IS "no_rw_check";
|
||||
signal addr_a_reg: std_logic_vector((aWidth-1) downto 0);
|
||||
signal addr_b_reg: std_logic_vector((aWidth-1) downto 0);
|
||||
begin
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
process(clk_a)
|
||||
begin
|
||||
if rising_edge(clk_a) then
|
||||
if we_a = '1' then
|
||||
ram(to_integer(unsigned(addr_a))) <= d_a;
|
||||
q_a <= d_a;
|
||||
else
|
||||
q_a <= ram(to_integer(unsigned(addr_a)));
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
process(clk_b)
|
||||
begin
|
||||
if rising_edge(clk_b) then
|
||||
if we_b = '1' then
|
||||
ram(to_integer(unsigned(addr_b))) <= d_b;
|
||||
q_b <= d_b;
|
||||
else
|
||||
q_b <= ram(to_integer(unsigned(addr_b)));
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
end architecture;
|
||||
|
||||
63
Arcade_MiST/Sega Congo Bongo/rtl/gen_ram.vhd
Normal file
63
Arcade_MiST/Sega Congo Bongo/rtl/gen_ram.vhd
Normal file
@ -0,0 +1,63 @@
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- Syntiac's generic VHDL support files.
|
||||
--
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-- -----------------------------------------------------------------------
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||||
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
|
||||
-- http://www.syntiac.com/fpga64.html
|
||||
--
|
||||
-- Modified April 2016 by Dar (darfpga@aol.fr)
|
||||
-- http://darfpga.blogspot.fr
|
||||
-- Remove address register when writing
|
||||
--
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||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- gen_rwram.vhd
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- generic ram.
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
library IEEE;
|
||||
use IEEE.STD_LOGIC_1164.ALL;
|
||||
use IEEE.numeric_std.ALL;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
entity gen_ram is
|
||||
generic (
|
||||
dWidth : integer := 8;
|
||||
aWidth : integer := 10
|
||||
);
|
||||
port (
|
||||
clk : in std_logic;
|
||||
we : in std_logic;
|
||||
addr : in std_logic_vector((aWidth-1) downto 0);
|
||||
d : in std_logic_vector((dWidth-1) downto 0);
|
||||
q : out std_logic_vector((dWidth-1) downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
architecture rtl of gen_ram is
|
||||
subtype addressRange is integer range 0 to ((2**aWidth)-1);
|
||||
type ramDef is array(addressRange) of std_logic_vector((dWidth-1) downto 0);
|
||||
signal ram: ramDef;
|
||||
begin
|
||||
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
if we = '1' then
|
||||
ram(to_integer(unsigned(addr))) <= d;
|
||||
q <= d;
|
||||
else
|
||||
q <= ram(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
end architecture;
|
||||
4
Arcade_MiST/Sega Congo Bongo/rtl/pll_mist.qip
Normal file
4
Arcade_MiST/Sega Congo Bongo/rtl/pll_mist.qip
Normal file
@ -0,0 +1,4 @@
|
||||
set_global_assignment -name IP_TOOL_NAME "ALTPLL"
|
||||
set_global_assignment -name IP_TOOL_VERSION "13.1"
|
||||
set_global_assignment -name VERILOG_FILE [file join $::quartus(qip_path) "pll_mist.v"]
|
||||
set_global_assignment -name MISC_FILE [file join $::quartus(qip_path) "pll_mist.ppf"]
|
||||
337
Arcade_MiST/Sega Congo Bongo/rtl/pll_mist.v
Normal file
337
Arcade_MiST/Sega Congo Bongo/rtl/pll_mist.v
Normal file
@ -0,0 +1,337 @@
|
||||
// megafunction wizard: %ALTPLL%
|
||||
// GENERATION: STANDARD
|
||||
// VERSION: WM1.0
|
||||
// MODULE: altpll
|
||||
|
||||
// ============================================================
|
||||
// File Name: pll_mist.v
|
||||
// Megafunction Name(s):
|
||||
// altpll
|
||||
//
|
||||
// Simulation Library Files(s):
|
||||
// altera_mf
|
||||
// ============================================================
|
||||
// ************************************************************
|
||||
// THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
|
||||
//
|
||||
// 13.1.4 Build 182 03/12/2014 Patches 4.26 SJ Web Edition
|
||||
// ************************************************************
|
||||
|
||||
|
||||
//Copyright (C) 1991-2014 Altera Corporation
|
||||
//Your use of Altera Corporation's design tools, logic functions
|
||||
//and other software and tools, and its AMPP partner logic
|
||||
//functions, and any output files from any of the foregoing
|
||||
//(including device programming or simulation files), and any
|
||||
//associated documentation or information are expressly subject
|
||||
//to the terms and conditions of the Altera Program License
|
||||
//Subscription Agreement, Altera MegaCore Function License
|
||||
//Agreement, or other applicable license agreement, including,
|
||||
//without limitation, that your use is for the sole purpose of
|
||||
//programming logic devices manufactured by Altera and sold by
|
||||
//Altera or its authorized distributors. Please refer to the
|
||||
//applicable agreement for further details.
|
||||
|
||||
|
||||
// synopsys translate_off
|
||||
`timescale 1 ps / 1 ps
|
||||
// synopsys translate_on
|
||||
module pll_mist (
|
||||
inclk0,
|
||||
c0,
|
||||
c1,
|
||||
locked);
|
||||
|
||||
input inclk0;
|
||||
output c0;
|
||||
output c1;
|
||||
output locked;
|
||||
|
||||
wire [4:0] sub_wire0;
|
||||
wire sub_wire2;
|
||||
wire [0:0] sub_wire6 = 1'h0;
|
||||
wire [0:0] sub_wire3 = sub_wire0[0:0];
|
||||
wire [1:1] sub_wire1 = sub_wire0[1:1];
|
||||
wire c1 = sub_wire1;
|
||||
wire locked = sub_wire2;
|
||||
wire c0 = sub_wire3;
|
||||
wire sub_wire4 = inclk0;
|
||||
wire [1:0] sub_wire5 = {sub_wire6, sub_wire4};
|
||||
|
||||
altpll altpll_component (
|
||||
.inclk (sub_wire5),
|
||||
.clk (sub_wire0),
|
||||
.locked (sub_wire2),
|
||||
.activeclock (),
|
||||
.areset (1'b0),
|
||||
.clkbad (),
|
||||
.clkena ({6{1'b1}}),
|
||||
.clkloss (),
|
||||
.clkswitch (1'b0),
|
||||
.configupdate (1'b0),
|
||||
.enable0 (),
|
||||
.enable1 (),
|
||||
.extclk (),
|
||||
.extclkena ({4{1'b1}}),
|
||||
.fbin (1'b1),
|
||||
.fbmimicbidir (),
|
||||
.fbout (),
|
||||
.fref (),
|
||||
.icdrclk (),
|
||||
.pfdena (1'b1),
|
||||
.phasecounterselect ({4{1'b1}}),
|
||||
.phasedone (),
|
||||
.phasestep (1'b1),
|
||||
.phaseupdown (1'b1),
|
||||
.pllena (1'b1),
|
||||
.scanaclr (1'b0),
|
||||
.scanclk (1'b0),
|
||||
.scanclkena (1'b1),
|
||||
.scandata (1'b0),
|
||||
.scandataout (),
|
||||
.scandone (),
|
||||
.scanread (1'b0),
|
||||
.scanwrite (1'b0),
|
||||
.sclkout0 (),
|
||||
.sclkout1 (),
|
||||
.vcooverrange (),
|
||||
.vcounderrange ());
|
||||
defparam
|
||||
altpll_component.bandwidth_type = "AUTO",
|
||||
altpll_component.clk0_divide_by = 9,
|
||||
altpll_component.clk0_duty_cycle = 50,
|
||||
altpll_component.clk0_multiply_by = 16,
|
||||
altpll_component.clk0_phase_shift = "0",
|
||||
altpll_component.clk1_divide_by = 9,
|
||||
altpll_component.clk1_duty_cycle = 50,
|
||||
altpll_component.clk1_multiply_by = 8,
|
||||
altpll_component.clk1_phase_shift = "0",
|
||||
altpll_component.compensate_clock = "CLK0",
|
||||
altpll_component.inclk0_input_frequency = 37037,
|
||||
altpll_component.intended_device_family = "Cyclone III",
|
||||
altpll_component.lpm_hint = "CBX_MODULE_PREFIX=pll_mist",
|
||||
altpll_component.lpm_type = "altpll",
|
||||
altpll_component.operation_mode = "NORMAL",
|
||||
altpll_component.pll_type = "AUTO",
|
||||
altpll_component.port_activeclock = "PORT_UNUSED",
|
||||
altpll_component.port_areset = "PORT_UNUSED",
|
||||
altpll_component.port_clkbad0 = "PORT_UNUSED",
|
||||
altpll_component.port_clkbad1 = "PORT_UNUSED",
|
||||
altpll_component.port_clkloss = "PORT_UNUSED",
|
||||
altpll_component.port_clkswitch = "PORT_UNUSED",
|
||||
altpll_component.port_configupdate = "PORT_UNUSED",
|
||||
altpll_component.port_fbin = "PORT_UNUSED",
|
||||
altpll_component.port_inclk0 = "PORT_USED",
|
||||
altpll_component.port_inclk1 = "PORT_UNUSED",
|
||||
altpll_component.port_locked = "PORT_USED",
|
||||
altpll_component.port_pfdena = "PORT_UNUSED",
|
||||
altpll_component.port_phasecounterselect = "PORT_UNUSED",
|
||||
altpll_component.port_phasedone = "PORT_UNUSED",
|
||||
altpll_component.port_phasestep = "PORT_UNUSED",
|
||||
altpll_component.port_phaseupdown = "PORT_UNUSED",
|
||||
altpll_component.port_pllena = "PORT_UNUSED",
|
||||
altpll_component.port_scanaclr = "PORT_UNUSED",
|
||||
altpll_component.port_scanclk = "PORT_UNUSED",
|
||||
altpll_component.port_scanclkena = "PORT_UNUSED",
|
||||
altpll_component.port_scandata = "PORT_UNUSED",
|
||||
altpll_component.port_scandataout = "PORT_UNUSED",
|
||||
altpll_component.port_scandone = "PORT_UNUSED",
|
||||
altpll_component.port_scanread = "PORT_UNUSED",
|
||||
altpll_component.port_scanwrite = "PORT_UNUSED",
|
||||
altpll_component.port_clk0 = "PORT_USED",
|
||||
altpll_component.port_clk1 = "PORT_USED",
|
||||
altpll_component.port_clk2 = "PORT_UNUSED",
|
||||
altpll_component.port_clk3 = "PORT_UNUSED",
|
||||
altpll_component.port_clk4 = "PORT_UNUSED",
|
||||
altpll_component.port_clk5 = "PORT_UNUSED",
|
||||
altpll_component.port_clkena0 = "PORT_UNUSED",
|
||||
altpll_component.port_clkena1 = "PORT_UNUSED",
|
||||
altpll_component.port_clkena2 = "PORT_UNUSED",
|
||||
altpll_component.port_clkena3 = "PORT_UNUSED",
|
||||
altpll_component.port_clkena4 = "PORT_UNUSED",
|
||||
altpll_component.port_clkena5 = "PORT_UNUSED",
|
||||
altpll_component.port_extclk0 = "PORT_UNUSED",
|
||||
altpll_component.port_extclk1 = "PORT_UNUSED",
|
||||
altpll_component.port_extclk2 = "PORT_UNUSED",
|
||||
altpll_component.port_extclk3 = "PORT_UNUSED",
|
||||
altpll_component.self_reset_on_loss_lock = "OFF",
|
||||
altpll_component.width_clock = 5;
|
||||
|
||||
|
||||
endmodule
|
||||
|
||||
// ============================================================
|
||||
// CNX file retrieval info
|
||||
// ============================================================
|
||||
// Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"
|
||||
// Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "1"
|
||||
// Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"
|
||||
// Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"
|
||||
// Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"
|
||||
// Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"
|
||||
// Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"
|
||||
// Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"
|
||||
// Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"
|
||||
// Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "8"
|
||||
// Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "1"
|
||||
// Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "1"
|
||||
// Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"
|
||||
// Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"
|
||||
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "48.000000"
|
||||
// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "24.000000"
|
||||
// Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
|
||||
// Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
|
||||
// Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
|
||||
// Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "0"
|
||||
// Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"
|
||||
// Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"
|
||||
// Retrieval info: PRIVATE: INCLK0_FREQ_EDIT STRING "27.000"
|
||||
// Retrieval info: PRIVATE: INCLK0_FREQ_UNIT_COMBO STRING "MHz"
|
||||
// Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "100.000"
|
||||
// Retrieval info: PRIVATE: INCLK1_FREQ_EDIT_CHANGED STRING "1"
|
||||
// Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_CHANGED STRING "1"
|
||||
// Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_COMBO STRING "MHz"
|
||||
// Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
|
||||
// Retrieval info: PRIVATE: INT_FEEDBACK__MODE_RADIO STRING "1"
|
||||
// Retrieval info: PRIVATE: LOCKED_OUTPUT_CHECK STRING "1"
|
||||
// Retrieval info: PRIVATE: LONG_SCAN_RADIO STRING "1"
|
||||
// Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE STRING "Not Available"
|
||||
// Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"
|
||||
// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT1 STRING "deg"
|
||||
// Retrieval info: PRIVATE: MIG_DEVICE_SPEED_GRADE STRING "Any"
|
||||
// Retrieval info: PRIVATE: MIRROR_CLK0 STRING "0"
|
||||
// Retrieval info: PRIVATE: MIRROR_CLK1 STRING "0"
|
||||
// Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "1"
|
||||
// Retrieval info: PRIVATE: MULT_FACTOR1 NUMERIC "1"
|
||||
// Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "48.00000000"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ1 STRING "24.00000000"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE0 STRING "1"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE1 STRING "1"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT0 STRING "MHz"
|
||||
// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT1 STRING "MHz"
|
||||
// Retrieval info: PRIVATE: PHASE_RECONFIG_FEATURE_ENABLED STRING "1"
|
||||
// Retrieval info: PRIVATE: PHASE_RECONFIG_INPUTS_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT1 STRING "0.00000000"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_STEP_ENABLED_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT1 STRING "deg"
|
||||
// Retrieval info: PRIVATE: PLL_ADVANCED_PARAM_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PLL_ARESET_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PLL_AUTOPLL_CHECK NUMERIC "1"
|
||||
// Retrieval info: PRIVATE: PLL_ENHPLL_CHECK NUMERIC "0"
|
||||
// Retrieval info: PRIVATE: PLL_FASTPLL_CHECK NUMERIC "0"
|
||||
// Retrieval info: PRIVATE: PLL_FBMIMIC_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PLL_LVDS_PLL_CHECK NUMERIC "0"
|
||||
// Retrieval info: PRIVATE: PLL_PFDENA_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: PLL_TARGET_HARCOPY_CHECK NUMERIC "0"
|
||||
// Retrieval info: PRIVATE: PRIMARY_CLK_COMBO STRING "inclk0"
|
||||
// Retrieval info: PRIVATE: RECONFIG_FILE STRING "pll_mist.mif"
|
||||
// Retrieval info: PRIVATE: SACN_INPUTS_CHECK STRING "0"
|
||||
// Retrieval info: PRIVATE: SCAN_FEATURE_ENABLED STRING "1"
|
||||
// Retrieval info: PRIVATE: SELF_RESET_LOCK_LOSS STRING "0"
|
||||
// Retrieval info: PRIVATE: SHORT_SCAN_RADIO STRING "0"
|
||||
// Retrieval info: PRIVATE: SPREAD_FEATURE_ENABLED STRING "0"
|
||||
// Retrieval info: PRIVATE: SPREAD_FREQ STRING "50.000"
|
||||
// Retrieval info: PRIVATE: SPREAD_FREQ_UNIT STRING "KHz"
|
||||
// Retrieval info: PRIVATE: SPREAD_PERCENT STRING "0.500"
|
||||
// Retrieval info: PRIVATE: SPREAD_USE STRING "0"
|
||||
// Retrieval info: PRIVATE: SRC_SYNCH_COMP_RADIO STRING "0"
|
||||
// Retrieval info: PRIVATE: STICKY_CLK0 STRING "1"
|
||||
// Retrieval info: PRIVATE: STICKY_CLK1 STRING "1"
|
||||
// Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"
|
||||
// Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"
|
||||
// Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
|
||||
// Retrieval info: PRIVATE: USE_CLK0 STRING "1"
|
||||
// Retrieval info: PRIVATE: USE_CLK1 STRING "1"
|
||||
// Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"
|
||||
// Retrieval info: PRIVATE: USE_CLKENA1 STRING "0"
|
||||
// Retrieval info: PRIVATE: USE_MIL_SPEED_GRADE NUMERIC "0"
|
||||
// Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"
|
||||
// Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
|
||||
// Retrieval info: CONSTANT: BANDWIDTH_TYPE STRING "AUTO"
|
||||
// Retrieval info: CONSTANT: CLK0_DIVIDE_BY NUMERIC "9"
|
||||
// Retrieval info: CONSTANT: CLK0_DUTY_CYCLE NUMERIC "50"
|
||||
// Retrieval info: CONSTANT: CLK0_MULTIPLY_BY NUMERIC "16"
|
||||
// Retrieval info: CONSTANT: CLK0_PHASE_SHIFT STRING "0"
|
||||
// Retrieval info: CONSTANT: CLK1_DIVIDE_BY NUMERIC "9"
|
||||
// Retrieval info: CONSTANT: CLK1_DUTY_CYCLE NUMERIC "50"
|
||||
// Retrieval info: CONSTANT: CLK1_MULTIPLY_BY NUMERIC "8"
|
||||
// Retrieval info: CONSTANT: CLK1_PHASE_SHIFT STRING "0"
|
||||
// Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"
|
||||
// Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "37037"
|
||||
// Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
|
||||
// Retrieval info: CONSTANT: LPM_TYPE STRING "altpll"
|
||||
// Retrieval info: CONSTANT: OPERATION_MODE STRING "NORMAL"
|
||||
// Retrieval info: CONSTANT: PLL_TYPE STRING "AUTO"
|
||||
// Retrieval info: CONSTANT: PORT_ACTIVECLOCK STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_ARESET STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_CLKBAD0 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_CLKBAD1 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_CLKLOSS STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_CLKSWITCH STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_CONFIGUPDATE STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_FBIN STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_INCLK0 STRING "PORT_USED"
|
||||
// Retrieval info: CONSTANT: PORT_INCLK1 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_LOCKED STRING "PORT_USED"
|
||||
// Retrieval info: CONSTANT: PORT_PFDENA STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_PHASECOUNTERSELECT STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_PHASEDONE STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_PHASESTEP STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_PHASEUPDOWN STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_PLLENA STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANACLR STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANCLK STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANCLKENA STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANDATA STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANDATAOUT STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANDONE STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANREAD STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_SCANWRITE STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clk0 STRING "PORT_USED"
|
||||
// Retrieval info: CONSTANT: PORT_clk1 STRING "PORT_USED"
|
||||
// Retrieval info: CONSTANT: PORT_clk2 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clk3 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clk4 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clk5 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clkena0 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clkena1 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clkena2 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clkena3 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clkena4 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_clkena5 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_extclk0 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_extclk1 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_extclk2 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: PORT_extclk3 STRING "PORT_UNUSED"
|
||||
// Retrieval info: CONSTANT: SELF_RESET_ON_LOSS_LOCK STRING "OFF"
|
||||
// Retrieval info: CONSTANT: WIDTH_CLOCK NUMERIC "5"
|
||||
// Retrieval info: USED_PORT: @clk 0 0 5 0 OUTPUT_CLK_EXT VCC "@clk[4..0]"
|
||||
// Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0"
|
||||
// Retrieval info: USED_PORT: c1 0 0 0 0 OUTPUT_CLK_EXT VCC "c1"
|
||||
// Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0"
|
||||
// Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"
|
||||
// Retrieval info: CONNECT: @inclk 0 0 1 1 GND 0 0 0 0
|
||||
// Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0
|
||||
// Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0
|
||||
// Retrieval info: CONNECT: c1 0 0 0 0 @clk 0 0 1 1
|
||||
// Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0
|
||||
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist.v TRUE
|
||||
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist.ppf TRUE
|
||||
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist.inc FALSE
|
||||
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist.cmp FALSE
|
||||
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist.bsf FALSE
|
||||
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist_inst.v FALSE
|
||||
// Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist_bb.v FALSE
|
||||
// Retrieval info: LIB_FILE: altera_mf
|
||||
// Retrieval info: CBX_MODULE_PREFIX: ON
|
||||
193
Arcade_MiST/Sega Congo Bongo/rtl/samples_player.vhd
Normal file
193
Arcade_MiST/Sega Congo Bongo/rtl/samples_player.vhd
Normal file
@ -0,0 +1,193 @@
|
||||
----------------
|
||||
-- Wave player --
|
||||
-----------------
|
||||
|
||||
-- Congo samples - start/stop addresses as stored in memory
|
||||
|
||||
-- bass.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 2005 start: 44(x 2C) stop: 2050(x 802)
|
||||
-- congal.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 2003 start: 2094(x 82E) stop: 4098(x 1002)
|
||||
-- congah.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 1970 start: 4142(x 102E) stop: 6112(x 17E0)
|
||||
-- rim.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 373 start: 6156(x 180C) stop: 6530(x 1982)
|
||||
-- gorilla.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 4991 start: 6574(x 19AE) stop: 11566(x 2D2E)
|
||||
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all;
|
||||
use ieee.std_logic_unsigned.all;
|
||||
use ieee.numeric_std.all;
|
||||
|
||||
entity samples_player is
|
||||
port(
|
||||
clock_24 : in std_logic;
|
||||
reset : in std_logic;
|
||||
|
||||
port_b : in std_logic_vector(7 downto 0);
|
||||
port_c : in std_logic_vector(7 downto 0);
|
||||
|
||||
audio_out : out std_logic_vector(15 downto 0);
|
||||
|
||||
wave_addr : buffer std_logic_vector(15 downto 0);
|
||||
wave_rd : out std_logic;
|
||||
wave_data : in std_logic_vector(7 downto 0)
|
||||
);
|
||||
end samples_player;
|
||||
|
||||
architecture struct of samples_player is
|
||||
|
||||
signal wav_clk_cnt : std_logic_vector(11 downto 0); -- 11kHz divider / sound# counter
|
||||
|
||||
subtype snd_id_t is integer range 0 to 4;
|
||||
signal snd_id : snd_id_t;
|
||||
|
||||
type snd_addr_t is array(snd_id_t) of std_logic_vector(15 downto 0);
|
||||
|
||||
-- wave current addresses in memory
|
||||
signal snd_addrs : snd_addr_t;
|
||||
|
||||
-- bass.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 2005 start: 44(x 2C) stop: 2050(x 802)
|
||||
-- congal.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 2003 start: 2094(x 82E) stop: 4098(x 1002)
|
||||
-- congah.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 1970 start: 4142(x 102E) stop: 6112(x 17E0)
|
||||
-- rim.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 373 start: 6156(x 180C) stop: 6530(x 1982)
|
||||
-- gorilla.wav e:RIFF n:1 sr:11025 br:11025 al:1 bps:8 lg: 4991 start: 6574(x 19AE) stop: 11566(x 2D2E)
|
||||
|
||||
-- wave start addresses in memory
|
||||
signal snd_starts : snd_addr_t := (x"002C",x"082E",x"102E",x"180C",x"19AE");
|
||||
|
||||
-- wave end addresses in memory
|
||||
signal snd_stops : snd_addr_t := (x"0800",x"1000",x"17DE",x"1980",x"2D2C");
|
||||
|
||||
type snd_flag_t is array(snd_id_t) of std_logic;
|
||||
|
||||
-- sound playing (once)
|
||||
signal snd_starteds : snd_flag_t := ('0','0','0','0','0');
|
||||
-- sound to be restarted
|
||||
signal snd_restarts : snd_flag_t := ('0','0','0','0','0');
|
||||
-- sound playing (loop)
|
||||
signal snd_continus : snd_flag_t := ('0','0','0','0','0');
|
||||
|
||||
signal port_b_r : std_logic_vector(7 downto 0);
|
||||
signal port_c_r : std_logic_vector(7 downto 0);
|
||||
|
||||
-- sum all sound
|
||||
signal audio_r, audio_sum : signed(18 downto 0);
|
||||
signal audio_vol : signed(15 downto 0);
|
||||
|
||||
-- signal wave_addr : std_logic_vector(15 downto 0);
|
||||
-- signal wave_data : std_logic_vector( 7 downto 0);
|
||||
|
||||
begin
|
||||
|
||||
-- scan sound# from 0-4
|
||||
snd_id <= to_integer(unsigned(wav_clk_cnt(7 downto 5))) when wav_clk_cnt(11 downto 5) <= 4 else 0;
|
||||
|
||||
audio_vol <= (signed('0'&wave_data)-to_signed(128,9))&"0000000"; -- congo samples memory is uint8
|
||||
|
||||
-- wave player
|
||||
process (clock_24, reset)
|
||||
begin
|
||||
if reset='1' then
|
||||
wav_clk_cnt <= (others=>'0');
|
||||
else
|
||||
if rising_edge(clock_24) then
|
||||
|
||||
port_b_r <= port_b;
|
||||
port_c_r <= port_c;
|
||||
|
||||
-- sound triggers
|
||||
|
||||
-- snd_continus : play loop as long as set
|
||||
-- snd_starteds : edge trigger start playing when currently stopped
|
||||
-- snd_restarts : edge trigger restart from beginning
|
||||
|
||||
snd_starteds( 0) <= snd_starteds( 0) or (not(port_c(0)) and port_c_r(0)); -- bass
|
||||
-- snd_restarts( 0) <= snd_restarts( 0) or (not(port_c(0)) and port_c_r(0));
|
||||
|
||||
snd_starteds( 1) <= snd_starteds( 1) or (not(port_c(1)) and port_c_r(1)); -- congal
|
||||
|
||||
snd_starteds( 2) <= snd_starteds( 2) or (not(port_c(2)) and port_c_r(2)); -- congah
|
||||
|
||||
snd_starteds( 3) <= snd_starteds( 3) or (not(port_c(3)) and port_c_r(3)); -- rim
|
||||
|
||||
snd_starteds( 4) <= snd_starteds( 4) or (not(port_b(1)) and port_b_r(1)); -- gorilla
|
||||
|
||||
-- 11.025kHz base tempo / high bits for scanning sound#
|
||||
if wav_clk_cnt = x"880" then -- divide 24MHz by 2176 => 11.025kHz
|
||||
wav_clk_cnt <= (others=>'0');
|
||||
|
||||
-- latch final audio / reset sum
|
||||
audio_r <= audio_sum;
|
||||
audio_sum <= (others => '0');
|
||||
else
|
||||
wav_clk_cnt <= wav_clk_cnt + 1;
|
||||
end if;
|
||||
|
||||
-- clip audio
|
||||
if audio_r(18 downto 1) > 32767 then
|
||||
audio_out <= x"7FFF";
|
||||
elsif audio_r(18 downto 1) < -32767 then
|
||||
audio_out <= x"8001";
|
||||
else
|
||||
audio_out <= std_logic_vector(audio_r(16 downto 1)+to_signed(32767,16));
|
||||
end if;
|
||||
|
||||
-- sdram read trigger (and auto refresh period)
|
||||
if wav_clk_cnt(4 downto 0) = "00000" then wave_rd <= '1';end if;
|
||||
if wav_clk_cnt(4 downto 0) = "00010" then wave_rd <= '0';end if;
|
||||
|
||||
-- select only useful cycles (0-4)
|
||||
-- remaing cycles unsued
|
||||
if wav_clk_cnt(11 downto 5) <= 4 then
|
||||
|
||||
-- set sdram addr at begining of cycle
|
||||
if wav_clk_cnt(4 downto 0) = "00000" then
|
||||
wave_addr <= snd_addrs(snd_id);
|
||||
end if;
|
||||
|
||||
-- sound# currently playing
|
||||
if (snd_starteds(snd_id) = '1' or snd_continus(snd_id) = '1' ) then
|
||||
|
||||
-- get sound# sample and update next sound# address
|
||||
-- (next / restart)
|
||||
if wav_clk_cnt(4 downto 0) = "10000" then
|
||||
|
||||
audio_sum <= audio_sum + audio_vol;
|
||||
|
||||
if snd_restarts(snd_id) = '1' then
|
||||
snd_addrs(snd_id) <= snd_starts(snd_id);
|
||||
snd_restarts(snd_id) <= '0';
|
||||
else
|
||||
snd_addrs(snd_id) <= snd_addrs(snd_id) + 1;
|
||||
end if;
|
||||
end if;
|
||||
|
||||
-- update next sound# address
|
||||
-- (stop / loop)
|
||||
if snd_addrs(snd_id) >= snd_stops(snd_id) then
|
||||
if snd_continus(snd_id) = '1' then
|
||||
snd_addrs(snd_id) <= snd_starts(snd_id);
|
||||
else
|
||||
snd_starteds(snd_id) <= '0';
|
||||
end if;
|
||||
end if;
|
||||
|
||||
else
|
||||
-- sound# stopped set begin address
|
||||
snd_addrs(snd_id) <= snd_starts(snd_id);
|
||||
end if;
|
||||
|
||||
end if;
|
||||
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
|
||||
-- samples data --
|
||||
--samples : entity work.congo_samples
|
||||
--port map(
|
||||
-- clk => clock_24,
|
||||
-- addr => wave_addr(13 downto 0),
|
||||
-- data => wave_data
|
||||
--);
|
||||
|
||||
|
||||
end struct;
|
||||
360
Arcade_MiST/Sega Congo Bongo/rtl/sdram.sv
Normal file
360
Arcade_MiST/Sega Congo Bongo/rtl/sdram.sv
Normal file
@ -0,0 +1,360 @@
|
||||
//
|
||||
// sdram.v
|
||||
//
|
||||
// sdram controller implementation for the MiST board
|
||||
// https://github.com/mist-devel/mist-board
|
||||
//
|
||||
// Copyright (c) 2013 Till Harbaum <till@harbaum.org>
|
||||
// Copyright (c) 2019 Gyorgy Szombathelyi
|
||||
//
|
||||
// This source file is free software: you can redistribute it and/or modify
|
||||
// it under the terms of the GNU General Public License as published
|
||||
// by the Free Software Foundation, either version 3 of the License, or
|
||||
// (at your option) any later version.
|
||||
//
|
||||
// This source file is distributed in the hope that it will be useful,
|
||||
// but WITHOUT ANY WARRANTY; without even the implied warranty of
|
||||
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
|
||||
// GNU General Public License for more details.
|
||||
//
|
||||
// You should have received a copy of the GNU General Public License
|
||||
// along with this program. If not, see <http://www.gnu.org/licenses/>.
|
||||
//
|
||||
|
||||
module sdram (
|
||||
|
||||
// interface to the MT48LC16M16 chip
|
||||
inout reg [15:0] SDRAM_DQ, // 16 bit bidirectional data bus
|
||||
output reg [12:0] SDRAM_A, // 13 bit multiplexed address bus
|
||||
output reg SDRAM_DQML, // two byte masks
|
||||
output reg SDRAM_DQMH, // two byte masks
|
||||
output reg [1:0] SDRAM_BA, // two banks
|
||||
output SDRAM_nCS, // a single chip select
|
||||
output SDRAM_nWE, // write enable
|
||||
output SDRAM_nRAS, // row address select
|
||||
output SDRAM_nCAS, // columns address select
|
||||
|
||||
// cpu/chipset interface
|
||||
input init_n, // init signal after FPGA config to initialize RAM
|
||||
input clk, // sdram clock
|
||||
|
||||
input port1_req,
|
||||
output reg port1_ack,
|
||||
input port1_we,
|
||||
input [23:1] port1_a,
|
||||
input [1:0] port1_ds,
|
||||
input [15:0] port1_d,
|
||||
output reg [15:0] port1_q,
|
||||
|
||||
input [19:1] cpu1_addr,
|
||||
output reg [15:0] cpu1_q,
|
||||
input [19:1] cpu2_addr,
|
||||
output reg [15:0] cpu2_q,
|
||||
|
||||
input port2_req,
|
||||
output reg port2_ack,
|
||||
input port2_we,
|
||||
input [23:1] port2_a,
|
||||
input [1:0] port2_ds,
|
||||
input [15:0] port2_d,
|
||||
output reg [31:0] port2_q,
|
||||
|
||||
input [14:2] bg_addr,
|
||||
output reg [31:0] bg_q,
|
||||
input [17:2] sp_addr,
|
||||
output reg [31:0] sp_q
|
||||
);
|
||||
|
||||
parameter MHZ = 16'd80; // 80 MHz default clock, set it to proper value to calculate refresh rate
|
||||
|
||||
localparam RASCAS_DELAY = 3'd2; // tRCD=20ns -> 2 cycles@<100MHz
|
||||
localparam BURST_LENGTH = 3'b001; // 000=1, 001=2, 010=4, 011=8
|
||||
localparam ACCESS_TYPE = 1'b0; // 0=sequential, 1=interleaved
|
||||
localparam CAS_LATENCY = 3'd2; // 2/3 allowed
|
||||
localparam OP_MODE = 2'b00; // only 00 (standard operation) allowed
|
||||
localparam NO_WRITE_BURST = 1'b1; // 0= write burst enabled, 1=only single access write
|
||||
|
||||
localparam MODE = { 3'b000, NO_WRITE_BURST, OP_MODE, CAS_LATENCY, ACCESS_TYPE, BURST_LENGTH};
|
||||
|
||||
// 64ms/8192 rows = 7.8us
|
||||
localparam RFRSH_CYCLES = 16'd78*MHZ/4'd10;
|
||||
|
||||
// ---------------------------------------------------------------------
|
||||
// ------------------------ cycle state machine ------------------------
|
||||
// ---------------------------------------------------------------------
|
||||
|
||||
/*
|
||||
SDRAM state machine for 2 bank interleaved access
|
||||
1 word burst, CL2
|
||||
cmd issued registered
|
||||
0 RAS0
|
||||
1 ras0 - data1 returned
|
||||
2 data1 returned
|
||||
3 CAS0
|
||||
4 RAS1 cas0
|
||||
5 ras1
|
||||
6 CAS1 data0 returned
|
||||
7 cas1 - data0 read masked by DQM
|
||||
*/
|
||||
|
||||
localparam STATE_RAS0 = 3'd0; // first state in cycle
|
||||
localparam STATE_RAS1 = 3'd4; // Second ACTIVE command after RAS0 + tRRD (15ns)
|
||||
localparam STATE_CAS0 = STATE_RAS0 + RASCAS_DELAY + 1'd1; // CAS phase - 3
|
||||
localparam STATE_CAS1 = STATE_RAS1 + RASCAS_DELAY; // CAS phase - 6
|
||||
localparam STATE_READ0 = STATE_CAS0 + CAS_LATENCY + 2'd2; // 7
|
||||
localparam STATE_READ1 = 3'd2;
|
||||
localparam STATE_DS1b = 3'd7;
|
||||
localparam STATE_READ1b = 3'd3;
|
||||
localparam STATE_LAST = 3'd7;
|
||||
|
||||
reg [2:0] t;
|
||||
|
||||
always @(posedge clk) begin
|
||||
t <= t + 1'd1;
|
||||
if (t == STATE_LAST) t <= STATE_RAS0;
|
||||
end
|
||||
|
||||
// ---------------------------------------------------------------------
|
||||
// --------------------------- startup/reset ---------------------------
|
||||
// ---------------------------------------------------------------------
|
||||
|
||||
// wait 1ms (32 8Mhz cycles) after FPGA config is done before going
|
||||
// into normal operation. Initialize the ram in the last 16 reset cycles (cycles 15-0)
|
||||
reg [4:0] reset;
|
||||
reg init = 1'b1;
|
||||
always @(posedge clk, negedge init_n) begin
|
||||
if(!init_n) begin
|
||||
reset <= 5'h1f;
|
||||
init <= 1'b1;
|
||||
end else begin
|
||||
if((t == STATE_LAST) && (reset != 0)) reset <= reset - 5'd1;
|
||||
init <= !(reset == 0);
|
||||
end
|
||||
end
|
||||
|
||||
// ---------------------------------------------------------------------
|
||||
// ------------------ generate ram control signals ---------------------
|
||||
// ---------------------------------------------------------------------
|
||||
|
||||
// all possible commands
|
||||
localparam CMD_INHIBIT = 4'b1111;
|
||||
localparam CMD_NOP = 4'b0111;
|
||||
localparam CMD_ACTIVE = 4'b0011;
|
||||
localparam CMD_READ = 4'b0101;
|
||||
localparam CMD_WRITE = 4'b0100;
|
||||
localparam CMD_BURST_TERMINATE = 4'b0110;
|
||||
localparam CMD_PRECHARGE = 4'b0010;
|
||||
localparam CMD_AUTO_REFRESH = 4'b0001;
|
||||
localparam CMD_LOAD_MODE = 4'b0000;
|
||||
|
||||
reg [3:0] sd_cmd; // current command sent to sd ram
|
||||
reg [15:0] sd_din; // Fast Input register latching incoming SDRAM data
|
||||
|
||||
// drive control signals according to current command
|
||||
assign SDRAM_nCS = sd_cmd[3];
|
||||
assign SDRAM_nRAS = sd_cmd[2];
|
||||
assign SDRAM_nCAS = sd_cmd[1];
|
||||
assign SDRAM_nWE = sd_cmd[0];
|
||||
|
||||
reg [24:1] addr_latch[2];
|
||||
reg [24:1] addr_latch_next[2];
|
||||
reg [19:1] addr_last[2];
|
||||
reg [17:2] addr_last2[2];
|
||||
reg [15:0] din_latch[2];
|
||||
reg [1:0] oe_latch;
|
||||
reg [1:0] we_latch;
|
||||
reg [1:0] ds[2];
|
||||
|
||||
reg port1_state;
|
||||
reg port2_state;
|
||||
|
||||
localparam PORT_NONE = 2'd0;
|
||||
localparam PORT_CPU1 = 2'd1;
|
||||
localparam PORT_CPU2 = 2'd2;
|
||||
localparam PORT_BG = 2'd1;
|
||||
localparam PORT_SP = 2'd2;
|
||||
localparam PORT_REQ = 2'd3;
|
||||
|
||||
reg [1:0] next_port[2];
|
||||
reg [1:0] port[2];
|
||||
|
||||
reg refresh;
|
||||
reg [11:0] refresh_cnt;
|
||||
reg need_refresh;
|
||||
|
||||
// PORT1: bank 0,1
|
||||
always @(*) begin
|
||||
if (refresh) begin
|
||||
next_port[0] = PORT_NONE;
|
||||
addr_latch_next[0] = addr_latch[1];
|
||||
end else if (port1_req ^ port1_state) begin
|
||||
next_port[0] = PORT_REQ;
|
||||
addr_latch_next[0] = { 1'b0, port1_a };
|
||||
end else if (cpu1_addr != addr_last[PORT_CPU1]) begin
|
||||
next_port[0] = PORT_CPU1;
|
||||
addr_latch_next[0] = { 5'd0, cpu1_addr };
|
||||
end else if (cpu2_addr != addr_last[PORT_CPU2]) begin
|
||||
next_port[0] = PORT_CPU2;
|
||||
addr_latch_next[0] = { 5'd0, cpu2_addr };
|
||||
end else begin
|
||||
next_port[0] = PORT_NONE;
|
||||
addr_latch_next[0] = addr_latch[0];
|
||||
end
|
||||
end
|
||||
|
||||
// PORT1: bank 2,3
|
||||
always @(*) begin
|
||||
if (port2_req ^ port2_state) begin
|
||||
next_port[1] = PORT_REQ;
|
||||
addr_latch_next[1] = { 1'b1, port2_a };
|
||||
end else if (sp_addr != addr_last2[PORT_SP]) begin
|
||||
next_port[1] = PORT_SP;
|
||||
addr_latch_next[1] = { 1'b1, 6'd0, sp_addr, 1'b0 };
|
||||
end else if (bg_addr != addr_last2[PORT_BG]) begin
|
||||
next_port[1] = PORT_BG;
|
||||
addr_latch_next[1] = { 1'b1, 9'd0, bg_addr, 1'b0 };
|
||||
end else begin
|
||||
next_port[1] = PORT_NONE;
|
||||
addr_latch_next[1] = addr_latch[1];
|
||||
end
|
||||
end
|
||||
|
||||
always @(posedge clk) begin
|
||||
|
||||
// permanently latch ram data to reduce delays
|
||||
sd_din <= SDRAM_DQ;
|
||||
SDRAM_DQ <= 16'bZZZZZZZZZZZZZZZZ;
|
||||
{ SDRAM_DQMH, SDRAM_DQML } <= 2'b11;
|
||||
sd_cmd <= CMD_NOP; // default: idle
|
||||
refresh_cnt <= refresh_cnt + 1'd1;
|
||||
need_refresh <= (refresh_cnt >= RFRSH_CYCLES);
|
||||
|
||||
if(init) begin
|
||||
// initialization takes place at the end of the reset phase
|
||||
if(t == STATE_RAS0) begin
|
||||
|
||||
if(reset == 15) begin
|
||||
sd_cmd <= CMD_PRECHARGE;
|
||||
SDRAM_A[10] <= 1'b1; // precharge all banks
|
||||
end
|
||||
|
||||
if(reset == 10 || reset == 8) begin
|
||||
sd_cmd <= CMD_AUTO_REFRESH;
|
||||
end
|
||||
|
||||
if(reset == 2) begin
|
||||
sd_cmd <= CMD_LOAD_MODE;
|
||||
SDRAM_A <= MODE;
|
||||
SDRAM_BA <= 2'b00;
|
||||
end
|
||||
end
|
||||
end else begin
|
||||
// RAS phase
|
||||
// bank 0,1
|
||||
if(t == STATE_RAS0) begin
|
||||
addr_latch[0] <= addr_latch_next[0];
|
||||
port[0] <= next_port[0];
|
||||
{ oe_latch[0], we_latch[0] } <= 2'b00;
|
||||
|
||||
if (next_port[0] != PORT_NONE) begin
|
||||
sd_cmd <= CMD_ACTIVE;
|
||||
SDRAM_A <= addr_latch_next[0][22:10];
|
||||
SDRAM_BA <= addr_latch_next[0][24:23];
|
||||
addr_last[next_port[0]] <= addr_latch_next[0][19:1];
|
||||
if (next_port[0] == PORT_REQ) begin
|
||||
{ oe_latch[0], we_latch[0] } <= { ~port1_we, port1_we };
|
||||
ds[0] <= port1_ds;
|
||||
din_latch[0] <= port1_d;
|
||||
port1_state <= port1_req;
|
||||
end else begin
|
||||
{ oe_latch[0], we_latch[0] } <= 2'b10;
|
||||
ds[0] <= 2'b11;
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
// bank 2,3
|
||||
if(t == STATE_RAS1) begin
|
||||
refresh <= 0;
|
||||
addr_latch[1] <= addr_latch_next[1];
|
||||
{ oe_latch[1], we_latch[1] } <= 2'b00;
|
||||
port[1] <= next_port[1];
|
||||
|
||||
if (next_port[1] != PORT_NONE) begin
|
||||
sd_cmd <= CMD_ACTIVE;
|
||||
SDRAM_A <= addr_latch_next[1][22:10];
|
||||
SDRAM_BA <= addr_latch_next[1][24:23];
|
||||
addr_last2[next_port[1]] <= addr_latch_next[1][16:2];
|
||||
if (next_port[1] == PORT_REQ) begin
|
||||
{ oe_latch[1], we_latch[1] } <= { ~port1_we, port1_we };
|
||||
ds[1] <= port2_ds;
|
||||
din_latch[1] <= port2_d;
|
||||
port2_state <= port2_req;
|
||||
end else begin
|
||||
{ oe_latch[1], we_latch[1] } <= 2'b10;
|
||||
ds[1] <= 2'b11;
|
||||
end
|
||||
end else if (need_refresh && !oe_latch[0] & !we_latch[0]) begin
|
||||
refresh <= 1;
|
||||
refresh_cnt <= 0;
|
||||
sd_cmd <= CMD_AUTO_REFRESH;
|
||||
end
|
||||
end
|
||||
|
||||
// CAS phase
|
||||
if(t == STATE_CAS0 && (we_latch[0] || oe_latch[0])) begin
|
||||
sd_cmd <= we_latch[0]?CMD_WRITE:CMD_READ;
|
||||
{ SDRAM_DQMH, SDRAM_DQML } <= ~ds[0];
|
||||
if (we_latch[0]) begin
|
||||
SDRAM_DQ <= din_latch[0];
|
||||
port1_ack <= port1_req;
|
||||
end
|
||||
SDRAM_A <= { 4'b0010, addr_latch[0][9:1] }; // auto precharge
|
||||
SDRAM_BA <= addr_latch[0][24:23];
|
||||
end
|
||||
|
||||
if(t == STATE_CAS1 && (we_latch[1] || oe_latch[1])) begin
|
||||
sd_cmd <= we_latch[1]?CMD_WRITE:CMD_READ;
|
||||
{ SDRAM_DQMH, SDRAM_DQML } <= ~ds[1];
|
||||
if (we_latch[1]) begin
|
||||
SDRAM_DQ <= din_latch[1];
|
||||
port2_ack <= port2_req;
|
||||
end
|
||||
SDRAM_A <= { 4'b0010, addr_latch[1][9:1] }; // auto precharge
|
||||
SDRAM_BA <= addr_latch[1][24:23];
|
||||
end
|
||||
|
||||
// Data returned
|
||||
if(t == STATE_READ0 && oe_latch[0]) begin
|
||||
case(port[0])
|
||||
PORT_REQ: begin port1_q <= sd_din; port1_ack <= port1_req; end
|
||||
PORT_CPU1: begin cpu1_q <= sd_din; end
|
||||
PORT_CPU2: begin cpu2_q <= sd_din; end
|
||||
default: ;
|
||||
endcase;
|
||||
end
|
||||
|
||||
if(t == STATE_READ1 && oe_latch[1]) begin
|
||||
case(port[1])
|
||||
PORT_REQ: port2_q[15:0] <= sd_din;
|
||||
PORT_SP : sp_q[15:0] <= sd_din;
|
||||
PORT_BG : bg_q[15:0] <= sd_din;
|
||||
default: ;
|
||||
endcase;
|
||||
end
|
||||
|
||||
//set DQM two cycles before the 2nd word in the burst
|
||||
if(t == STATE_DS1b && oe_latch[1]) { SDRAM_DQMH, SDRAM_DQML } <= ~ds[1];
|
||||
|
||||
if(t == STATE_READ1b && oe_latch[1]) begin
|
||||
case(port[1])
|
||||
PORT_REQ: begin port2_q[31:16] <= sd_din; port2_ack <= port2_req; end
|
||||
PORT_SP : begin sp_q[31:16] <= sd_din; end
|
||||
PORT_BG : begin bg_q[31:16] <= sd_din; end
|
||||
default: ;
|
||||
endcase;
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
|
||||
@ -40,7 +40,6 @@
|
||||
# Project-Wide Assignments
|
||||
# ========================
|
||||
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
|
||||
set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:rtl/build_id.tcl"
|
||||
|
||||
@ -228,4 +227,6 @@ set_global_assignment -name VERILOG_FILE rtl/Sega_Crypt.v
|
||||
set_global_assignment -name QIP_FILE ../../common/mist/mist.qip
|
||||
set_global_assignment -name QIP_FILE ../../common/CPU/T80/T80.qip
|
||||
set_global_assignment -name SIGNALTAP_FILE output_files/zaxx.stp
|
||||
set_global_assignment -name TIMEQUEST_MULTICORNER_ANALYSIS ON
|
||||
set_global_assignment -name SMART_RECOMPILE ON
|
||||
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
|
||||
@ -34,6 +34,7 @@ module Zaxxon_MiST(
|
||||
localparam CONF_STR = {
|
||||
"ZAXXON;;",
|
||||
"O2,Rotate Controls,Off,On;",
|
||||
"O1,Pause,Off,On;",
|
||||
"O34,Scanlines,Off,25%,50%,75%;",
|
||||
"O5,Blend,Off,On;",
|
||||
"O6,Flip,Off,On;",
|
||||
@ -43,6 +44,7 @@ localparam CONF_STR = {
|
||||
"V,v2.0.",`BUILD_DATE
|
||||
};
|
||||
|
||||
wire pause = status[1];
|
||||
wire rotate = status[2];
|
||||
wire [1:0] scanlines = status[4:3];
|
||||
wire blend = status[5];
|
||||
@ -123,7 +125,7 @@ user_io(
|
||||
|
||||
wire [15:0] audio_l;
|
||||
wire hs, vs, cs, hb, vb;
|
||||
wire blankn;
|
||||
wire blankn = ~(hb | vb);
|
||||
wire [2:0] g, r;
|
||||
wire [1:0] b;
|
||||
wire [14:0] rom_addr;
|
||||
@ -226,11 +228,13 @@ wire dl_wr = ioctl_wr && ioctl_addr < 18'h28200;
|
||||
zaxxon zaxxon(
|
||||
.clock_24(clk_sys),
|
||||
.reset(reset),
|
||||
|
||||
.pause(pause),
|
||||
|
||||
.video_r(r),
|
||||
.video_g(g),
|
||||
.video_b(b),
|
||||
.video_blankn(blankn),
|
||||
.video_hblank(hb),
|
||||
.video_vblank(vb),
|
||||
.video_hs(hs),
|
||||
.video_vs(vs),
|
||||
.video_csync(cs),
|
||||
@ -247,7 +251,7 @@ zaxxon zaxxon(
|
||||
.service(service),
|
||||
|
||||
.sw1_input(sw1), // cocktail(1) / sound(1) / ships(2) / N.U.(2) / extra ship (2)
|
||||
.sw2_input(8'h33), // coin b(4) / coin a(4) -- "3" => 1c_1c
|
||||
.sw2_input(sw2), // coin b(4) / coin a(4) -- "3" => 1c_1c
|
||||
|
||||
.flip_screen(flip),
|
||||
|
||||
|
||||
@ -116,15 +116,18 @@ entity zaxxon is
|
||||
port(
|
||||
clock_24 : in std_logic;
|
||||
reset : in std_logic;
|
||||
pause : in std_logic;
|
||||
-- tv15Khz_mode : in std_logic;
|
||||
video_r : out std_logic_vector(2 downto 0);
|
||||
video_g : out std_logic_vector(2 downto 0);
|
||||
video_b : out std_logic_vector(1 downto 0);
|
||||
video_clk : out std_logic;
|
||||
video_csync : out std_logic;
|
||||
video_blankn : out std_logic;
|
||||
video_hblank : out std_logic;
|
||||
video_vblank : out std_logic;
|
||||
video_hs : out std_logic;
|
||||
video_vs : out std_logic;
|
||||
video_ce : out std_logic;
|
||||
|
||||
audio_out_l : out std_logic_vector(15 downto 0);
|
||||
audio_out_r : out std_logic_vector(15 downto 0);
|
||||
@ -177,7 +180,7 @@ architecture struct of zaxxon is
|
||||
signal hflip : std_logic_vector(8 downto 0) := (others=>'0'); -- horizontal counter flip
|
||||
signal vflip : std_logic_vector(8 downto 0) := (others=>'0'); -- vertical counter flip
|
||||
signal hflip2 : std_logic_vector(8 downto 0) := (others=>'0'); -- horizontal counter flip
|
||||
|
||||
|
||||
signal hs_cnt, vs_cnt :std_logic_vector(9 downto 0) ;
|
||||
signal hsync0, hsync1, hsync2, hsync3, hsync4 : std_logic;
|
||||
signal top_frame : std_logic := '0';
|
||||
@ -208,11 +211,15 @@ architecture struct of zaxxon is
|
||||
signal ch_code : std_logic_vector(7 downto 0);
|
||||
signal ch_code_r : std_logic_vector(7 downto 0);
|
||||
signal ch_attr : std_logic_vector(7 downto 0);
|
||||
signal ch_color : std_logic_vector(3 downto 0);
|
||||
signal ch_color_r : std_logic_vector(3 downto 0);
|
||||
|
||||
signal ch_code_line : std_logic_vector(10 downto 0);
|
||||
signal ch_bit_nb : integer range 0 to 7;
|
||||
signal ch_graphx1_do : std_logic_vector( 7 downto 0);
|
||||
signal ch_graphx1_do_r : std_logic_vector( 7 downto 0);
|
||||
signal ch_graphx2_do : std_logic_vector( 7 downto 0);
|
||||
signal ch_graphx2_do_r : std_logic_vector( 7 downto 0);
|
||||
signal ch_vid : std_logic_vector( 1 downto 0);
|
||||
|
||||
signal ch_color_addr : std_logic_vector(7 downto 0);
|
||||
@ -232,10 +239,16 @@ architecture struct of zaxxon is
|
||||
signal bg_graphics1_do : std_logic_vector( 7 downto 0);
|
||||
signal bg_graphics2_do : std_logic_vector( 7 downto 0);
|
||||
signal bg_graphics3_do : std_logic_vector( 7 downto 0);
|
||||
signal bg_graphics1_do_r: std_logic_vector( 7 downto 0);
|
||||
signal bg_graphics2_do_r: std_logic_vector( 7 downto 0);
|
||||
signal bg_graphics3_do_r: std_logic_vector( 7 downto 0);
|
||||
signal bg_bit_nb : integer range 0 to 7;
|
||||
signal bg_color_a : std_logic_vector(3 downto 0);
|
||||
signal bg_color_r : std_logic_vector(3 downto 0);
|
||||
signal bg_color : std_logic_vector(3 downto 0);
|
||||
signal bg_vid : std_logic_vector(2 downto 0);
|
||||
signal bg_vid : std_logic_vector(2 downto 0);
|
||||
signal bg_vid_r : std_logic_vector(2 downto 0);
|
||||
signal bg_code_line : std_logic_vector(9 downto 0);
|
||||
|
||||
signal sp_ram_addr : std_logic_vector(7 downto 0);
|
||||
signal sp_ram_we : std_logic;
|
||||
@ -278,6 +291,7 @@ architecture struct of zaxxon is
|
||||
signal sp_buffer_ram_we : std_logic;
|
||||
signal sp_buffer_ram_di : std_logic_vector(7 downto 0);
|
||||
signal sp_buffer_ram_do : std_logic_vector(7 downto 0);
|
||||
signal sp_buffer_ram_do_r : std_logic_vector(7 downto 0);
|
||||
|
||||
signal sp_vid : std_logic_vector(7 downto 0);
|
||||
|
||||
@ -377,6 +391,9 @@ end process;
|
||||
pix_ena <= '1' when clock_cnt(1 downto 0) = "01" else '0'; -- (6MHz)
|
||||
cpu_ena <= '1' when hcnt(0) = '0' and pix_ena = '1' else '0'; -- (3MHz)
|
||||
|
||||
video_ce <= pix_ena;
|
||||
video_clk <= clock_vid;
|
||||
|
||||
---------------------------------------
|
||||
-- Video scanner 384x264 @6.083 MHz --
|
||||
-- display 256x224 --
|
||||
@ -384,8 +401,6 @@ cpu_ena <= '1' when hcnt(0) = '0' and pix_ena = '1' else '0'; -- (3MHz)
|
||||
-- line : 63.13us -> 15.84kHz --
|
||||
-- frame : 16.67ms -> 60.00Hz --
|
||||
---------------------------------------
|
||||
video_hs <= hsync0;
|
||||
|
||||
process (reset, clock_vid)
|
||||
begin
|
||||
if reset='1' then
|
||||
@ -413,8 +428,6 @@ begin
|
||||
-- set syncs position
|
||||
if hcnt = 170 then -- tune screen H position here
|
||||
hs_cnt <= (others => '0');
|
||||
if vcnt = 0 then video_vs <= '0'; end if;
|
||||
if vcnt = 3 then video_vs <= '1'; end if;
|
||||
if (vcnt = 248) then -- tune screen V position here
|
||||
vs_cnt <= (others => '0');
|
||||
else
|
||||
@ -424,15 +437,34 @@ begin
|
||||
else
|
||||
hs_cnt <= hs_cnt + 1;
|
||||
end if;
|
||||
|
||||
|
||||
if vs_cnt = 1 then video_vs <= '0';
|
||||
elsif vs_cnt = 3 then video_vs <= '1';
|
||||
end if;
|
||||
|
||||
-- blanking
|
||||
video_blankn <= '0';
|
||||
if (hcnt >= 256+9-5 or hcnt < 128+9-5) and
|
||||
vcnt >= 17 and vcnt < 240 then video_blankn <= '1';end if;
|
||||
|
||||
-- video_blankn <= '0';
|
||||
|
||||
-- if (hcnt >= 256+9-5 or hcnt < 128+9-5) and
|
||||
-- vcnt >= 17 and vcnt < 240 then video_blankn <= '1';end if;
|
||||
--
|
||||
if hcnt = 256+9+1 then
|
||||
video_hblank <= '0';
|
||||
end if;
|
||||
if hcnt = 128+9+1 then
|
||||
video_hblank <= '1';
|
||||
end if;
|
||||
|
||||
if hcnt = 256+9+1 then
|
||||
video_vblank <= '1';
|
||||
if vcnt >= 16 and vcnt < 240 then
|
||||
video_vblank <= '0';
|
||||
end if;
|
||||
end if;
|
||||
|
||||
-- build syncs pattern (composite)
|
||||
if hs_cnt = 0 then hsync0 <= '0';
|
||||
elsif hs_cnt = 29 then hsync0 <= '1';
|
||||
if hs_cnt = 0 then hsync0 <= '0'; video_hs <= '0';
|
||||
elsif hs_cnt = 29 then hsync0 <= '1'; video_hs <= '1';
|
||||
end if;
|
||||
|
||||
if hs_cnt = 0 then hsync1 <= '0';
|
||||
@ -473,8 +505,8 @@ begin
|
||||
elsif vs_cnt = 10 then video_csync <= hsync1;
|
||||
elsif vs_cnt = 11 then video_csync <= hsync0;
|
||||
else video_csync <= hsync0;
|
||||
end if;
|
||||
|
||||
end if;
|
||||
|
||||
end if;
|
||||
end if;
|
||||
end if;
|
||||
@ -570,25 +602,27 @@ end process;
|
||||
-- dmux ch_ram and sp_ram data out --
|
||||
------------------------------------------
|
||||
wram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and cpu_addr(15 downto 12 ) = x"6" else '0';
|
||||
ch_ram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E000") = x"8000" and hcnt(0) = '1' else '0';
|
||||
ch_ram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E000") = x"8000" and hcnt(0) = '0' else '0';
|
||||
sp_ram_we <= '1' when cpu_mreq_n = '0' and cpu_wr_n = '0' and (cpu_addr and x"E000") = x"A000" and hcnt(0) = '1' else '0';
|
||||
|
||||
flip <= flip_cpu xor flip_screen;
|
||||
hflip <= hcnt when flip = '0' else not hcnt;
|
||||
vflip <= vcnt when flip = '0' else not vcnt;
|
||||
|
||||
ch_ram_addr <= cpu_addr(9 downto 0) when hcnt(0) = '1' else vflip(7 downto 3) & hflip(7 downto 3);
|
||||
ch_ram_addr <= cpu_addr(9 downto 0) when hcnt(0) = '0' else vflip(7 downto 3) & hflip(7 downto 3);
|
||||
sp_ram_addr <= cpu_addr(7 downto 0) when hcnt(0) = '1' else '0'& hcnt(7 downto 1);
|
||||
|
||||
process (clock_vid)
|
||||
begin
|
||||
if rising_edge(clock_vid) then
|
||||
if hcnt(0) = '1' then
|
||||
ch_ram_do_to_cpu <= ch_ram_do;
|
||||
sp_ram_do_to_cpu <= sp_ram_do;
|
||||
else
|
||||
sp_ram_do_to_sp_machine <= sp_ram_do;
|
||||
end if;
|
||||
if hcnt(0) = '0' then
|
||||
ch_ram_do_to_cpu <= ch_ram_do;
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
@ -666,9 +700,10 @@ sp_hflip <= sp_code(6) when hwsel = "00" else sp_code(7);
|
||||
process (clock_vid)
|
||||
begin
|
||||
if rising_edge(clock_vid) then
|
||||
|
||||
if pix_ena = '0' then
|
||||
sp_vid <= sp_buffer_ram_do;
|
||||
|
||||
sp_buffer_ram_do_r <= sp_buffer_ram_do;
|
||||
if pix_ena = '1' then
|
||||
sp_vid <= sp_buffer_ram_do_r;
|
||||
end if;
|
||||
|
||||
if hcnt = 128 then vflip_r <= vflip; end if;
|
||||
@ -726,9 +761,9 @@ begin
|
||||
else
|
||||
|
||||
if flip = '1' then
|
||||
sp_bit_hpos_r <= hcnt(7 downto 0) - 5; -- tune sprite position w.r.t. background
|
||||
sp_bit_hpos_r <= hcnt(7 downto 0) - 8; -- tune sprite position w.r.t. background
|
||||
else
|
||||
sp_bit_hpos_r <= hcnt(7 downto 0) - 2; -- tune sprite position w.r.t. background
|
||||
sp_bit_hpos_r <= hcnt(7 downto 0) - 6; -- tune sprite position w.r.t. background
|
||||
end if;
|
||||
|
||||
end if;
|
||||
@ -739,45 +774,45 @@ end process;
|
||||
--------------------
|
||||
--- char machine ---
|
||||
--------------------
|
||||
ch_code <= ch_ram_do;
|
||||
ch_code_line <= ch_code & vflip(2 downto 0);
|
||||
ch_color_addr <= vflip(7 downto 5) & hflip(7 downto 3);
|
||||
|
||||
process (clock_vid)
|
||||
begin
|
||||
if rising_edge(clock_vid) then
|
||||
|
||||
if pix_ena = '1' then
|
||||
|
||||
if hcnt(2 downto 0) = "010" then
|
||||
ch_code <= ch_ram_do;
|
||||
ch_color_addr <= vflip(7 downto 5) & hflip(7 downto 3);
|
||||
|
||||
|
||||
if hcnt(2 downto 0) = "111" then
|
||||
ch_color_r <= ch_color_do(3 downto 0);
|
||||
ch_graphx1_do_r <= ch_graphx1_do;
|
||||
ch_graphx2_do_r <= ch_graphx2_do;
|
||||
if flip = '1' then ch_bit_nb <= 0; else ch_bit_nb <= 7; end if;
|
||||
else
|
||||
|
||||
|
||||
if flip = '1' then
|
||||
ch_bit_nb <= ch_bit_nb + 1;
|
||||
else
|
||||
ch_bit_nb <= ch_bit_nb - 1;
|
||||
end if;
|
||||
|
||||
|
||||
end if;
|
||||
|
||||
|
||||
ch_color <= ch_color_r;
|
||||
ch_vid <= ch_graphx2_do_r(ch_bit_nb) & ch_graphx1_do_r(ch_bit_nb);
|
||||
|
||||
end if;
|
||||
|
||||
end if;
|
||||
end process;
|
||||
|
||||
ch_vid <= ch_graphx2_do(ch_bit_nb) & ch_graphx1_do(ch_bit_nb);
|
||||
|
||||
--------------------------
|
||||
--- background machine ---
|
||||
--------------------------
|
||||
map_offset_h <= (bg_position & '1') + (x"0" & vflip(7 downto 0)) + 1;
|
||||
|
||||
-- count from "00"->"FF" and then continue with "00"->"7F" instead of "80"->"FF"
|
||||
hflip2 <= hflip xor (not(hcnt(8)) & "0000000") when flip = '1' else hflip;
|
||||
|
||||
map_offset_l1 <= not('0' & vflip(7 downto 1)) + (hflip2(7 downto 3) & "111");
|
||||
map_offset_l1 <= not('0' & vflip(7 downto 1)) + (hflip(7 downto 3) & "111") + 1;
|
||||
map_offset_l2 <= map_offset_l1 + ('0' & not(flip) & flip & flip & flip & "000");
|
||||
|
||||
map_addr <= map_offset_h(11 downto 3) & map_offset_l2(7 downto 3);
|
||||
@ -785,38 +820,47 @@ map_addr <= map_offset_h(11 downto 3) & map_offset_l2(7 downto 3);
|
||||
process (clock_vid)
|
||||
begin
|
||||
if rising_edge(clock_vid) then
|
||||
|
||||
if pix_ena = '1' then
|
||||
|
||||
if (not(vflip(3 downto 1)) + hflip(2 downto 0)) = "000" then
|
||||
bg_graphics_addr(12 downto 3) <= map2_do(1 downto 0) & map1_do; -- bg_code_line
|
||||
bg_graphics_addr(2 downto 0) <= map_offset_h(2 downto 0);
|
||||
bg_color_a <= map2_do(7 downto 4);
|
||||
end if;
|
||||
|
||||
if (not(vflip(3 downto 1)) + hflip(2 downto 0)) = "011" then
|
||||
if hcnt(2 downto 0) = "011" then -- 4H^
|
||||
bg_color_a <= map2_do(7 downto 4);
|
||||
|
||||
bg_graphics_addr(2 downto 0) <= map_offset_h(2 downto 0);
|
||||
bg_graphics_addr(12 downto 3) <= map2_do(1 downto 0) & map1_do;--bg_code_line;
|
||||
end if;
|
||||
if hcnt(2 downto 0) = "111" then -- LD7
|
||||
bg_color_r <= bg_color_a;
|
||||
bg_graphics1_do <= bg_graphics_do(7 downto 0);
|
||||
bg_graphics2_do <= bg_graphics_do(15 downto 8);
|
||||
bg_graphics3_do <= bg_graphics_do(23 downto 16);
|
||||
end if;
|
||||
|
||||
if (not(vflip(3 downto 1)) + hflip(2 downto 0)) = "111" then
|
||||
bg_graphics1_do_r <= bg_graphics1_do;
|
||||
bg_graphics2_do_r <= bg_graphics2_do;
|
||||
bg_graphics3_do_r <= bg_graphics3_do;
|
||||
|
||||
bg_color <= bg_color_r;
|
||||
|
||||
bg_color <= bg_color_a;
|
||||
|
||||
if flip = '1' then bg_bit_nb <= 0; else bg_bit_nb <= 7; end if;
|
||||
else
|
||||
if flip = '1' then
|
||||
bg_bit_nb <= bg_bit_nb + 1;
|
||||
else
|
||||
bg_bit_nb <= bg_bit_nb - 1;
|
||||
bg_bit_nb <= bg_bit_nb - 1;
|
||||
end if;
|
||||
end if;
|
||||
|
||||
|
||||
bg_vid_r <= bg_graphics3_do_r(bg_bit_nb) & bg_graphics2_do_r(bg_bit_nb) & bg_graphics1_do_r(bg_bit_nb);
|
||||
|
||||
end if;
|
||||
|
||||
end if;
|
||||
end process;
|
||||
|
||||
bg_vid <= bg_graphics3_do(bg_bit_nb) & bg_graphics2_do(bg_bit_nb) & bg_graphics1_do(bg_bit_nb)
|
||||
when bg_enable = '1' else "000";
|
||||
|
||||
bg_vid <= "000" when bg_enable = '0' else
|
||||
bg_graphics3_do_r(bg_bit_nb) & bg_graphics2_do_r(bg_bit_nb) & bg_graphics1_do_r(bg_bit_nb) when flip = '1' else -- hack
|
||||
bg_vid_r;
|
||||
|
||||
--------------------------------------
|
||||
-- mux char/background/sprite video --
|
||||
@ -834,12 +878,12 @@ begin
|
||||
end if;
|
||||
|
||||
if ch_vid /= "00" then
|
||||
palette_addr <= ch_color_ref & ch_color_do(3 downto 0) & '0' & ch_vid;
|
||||
palette_addr <= ch_color_ref & ch_color & '0' & ch_vid;
|
||||
end if;
|
||||
|
||||
video_r <= palette_do(2 downto 0);
|
||||
video_g <= palette_do(5 downto 3);
|
||||
video_b <= palette_do(7 downto 6);
|
||||
video_b <= palette_do(7 downto 6);
|
||||
|
||||
end if;
|
||||
|
||||
@ -857,7 +901,7 @@ port map(
|
||||
RESET_n => reset_n,
|
||||
CLK_n => clock_vid,
|
||||
CLKEN => cpu_ena,
|
||||
WAIT_n => '1',
|
||||
WAIT_n => not pause,
|
||||
INT_n => cpu_irq_n,
|
||||
NMI_n => '1', --cpu_nmi_n,
|
||||
BUSRQ_n => '1',
|
||||
|
||||
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