mirror of
https://github.com/Gehstock/Mist_FPGA.git
synced 2026-03-26 10:02:58 +00:00
CleanUp
This commit is contained in:
Gehstock
@@ -1,16 +1,14 @@
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Traverse USA by Dar (darfpga@aol.fr) (16/03/2019)
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Tropica Angel by Dar (darfpga@aol.fr) (16/03/2019)
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Port to MiST
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TRAVRUSA.ROM or SHTRIDER.ROM is required at the root of the SD-Card.
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TROPANG.ROM is required at the root of the SD-Card.
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Creating in Windows:
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copy /B zr1-0.m3 + zr1-5.l3 + zr1-6a.k3 + zr1-7.j3 + mr10.1a + mr10.1a + zippyrac.001 + mr8.3c + mr9.3a + zr1-8.n3 + zr1-9.l3 + zr1-10.k3 + mmi6349.ij + tbp24s10.3 + tbp18s.2 > TRAVRUSA.ROM
|
||||
copy /B sr01a.bin + sr02a.bin + sr03a.bin + sr04a.bin + sr11a.bin + sr05a.bin + sr06a.bin + sr07a.bin + sr08a.bin + sr09a.bin + sr10b.bin + 1.bpr + 2.bpr + 3.bpr + 4.bpr > SHTRIDER.ROM
|
||||
copy /B zr1-0.m3 + zr1-5.l3 + zr1-6a.k3 + zr1-7.j3 TRAVERSE.ROM
|
||||
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||||
Creating in Linux:
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||||
cat zr1-0.m3 zr1-5.l3 zr1-6a.k3 zr1-7.j3 mr10.1a mr10.1a zippyrac.001 mr8.3c mr9.3a zr1-8.n3 zr1-9.l3 zr1-10.k3 mmi6349.ij tbp24s10.3 tbp18s.2 > TRAVRUSA.ROM
|
||||
cat sr01a.bin sr02a.bin sr03a.bin sr04a.bin sr11a.bin sr05a.bin sr06a.bin sr07a.bin sr08a.bin sr09a.bin sr10b.bin 1.bpr 2.bpr 3.bpr 4.bpr > SHTRIDER.ROM
|
||||
cat zr1-0.m3 zr1-5.l3 zr1-6a.k3 zr1-7.j3 > TRAVERSE.ROM
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||||
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||||
Some ROM files contain different names, like:
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zippyrac.000
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Binary file not shown.
@@ -1,30 +1,29 @@
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# -------------------------------------------------------------------------- #
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||||
#
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||||
# Copyright (C) 2017 Intel Corporation. All rights reserved.
|
||||
# Your use of Intel Corporation's design tools, logic functions
|
||||
# Copyright (C) 1991-2013 Altera Corporation
|
||||
# Your use of Altera Corporation's design tools, logic functions
|
||||
# and other software and tools, and its AMPP partner logic
|
||||
# functions, and any output files from any of the foregoing
|
||||
# (including device programming or simulation files), and any
|
||||
# associated documentation or information are expressly subject
|
||||
# to the terms and conditions of the Intel Program License
|
||||
# Subscription Agreement, the Intel Quartus Prime License Agreement,
|
||||
# the Intel MegaCore Function License Agreement, or other
|
||||
# applicable license agreement, including, without limitation,
|
||||
# that your use is for the sole purpose of programming logic
|
||||
# devices manufactured by Intel and sold by Intel or its
|
||||
# authorized distributors. Please refer to the applicable
|
||||
# agreement for further details.
|
||||
# to the terms and conditions of the Altera Program License
|
||||
# Subscription Agreement, Altera MegaCore Function License
|
||||
# Agreement, or other applicable license agreement, including,
|
||||
# without limitation, that your use is for the sole purpose of
|
||||
# programming logic devices manufactured by Altera and sold by
|
||||
# Altera or its authorized distributors. Please refer to the
|
||||
# applicable agreement for further details.
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
#
|
||||
# Quartus Prime
|
||||
# Version 17.0.1 Build 598 06/07/2017 SJ Standard Edition
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||||
# Date created = 04:04:47 October 16, 2017
|
||||
# Quartus II 64-Bit
|
||||
# Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
|
||||
# Date created = 18:28:29 January 01, 2020
|
||||
#
|
||||
# -------------------------------------------------------------------------- #
|
||||
|
||||
QUARTUS_VERSION = "17.0"
|
||||
DATE = "04:04:47 October 16, 2017"
|
||||
QUARTUS_VERSION = "13.1"
|
||||
DATE = "18:28:29 January 01, 2020"
|
||||
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||||
# Revisions
|
||||
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||||
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||||
@@ -25,7 +25,7 @@
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||||
# Notes:
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#
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||||
# 1) The default values for assignments are stored in the file:
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||||
# TraverseUSA_assignment_defaults.qdf
|
||||
# TropicalAngel_assignment_defaults.qdf
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||||
# If this file doesn't exist, see file:
|
||||
# assignment_defaults.qdf
|
||||
#
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||||
@@ -73,6 +73,7 @@ set_location_assignment PIN_126 -to SPI_SCK
|
||||
set_location_assignment PIN_127 -to SPI_SS2
|
||||
set_location_assignment PIN_91 -to SPI_SS3
|
||||
set_location_assignment PIN_13 -to CONF_DATA0
|
||||
set_location_assignment PLL_1 -to "pll:pll|altpll:altpll_component"
|
||||
set_location_assignment PIN_49 -to SDRAM_A[0]
|
||||
set_location_assignment PIN_44 -to SDRAM_A[1]
|
||||
set_location_assignment PIN_42 -to SDRAM_A[2]
|
||||
@@ -112,44 +113,10 @@ set_location_assignment PIN_66 -to SDRAM_nWE
|
||||
set_location_assignment PIN_59 -to SDRAM_nCS
|
||||
set_location_assignment PIN_33 -to SDRAM_CKE
|
||||
set_location_assignment PIN_43 -to SDRAM_CLK
|
||||
set_location_assignment PLL_1 -to "pll:pll|altpll:altpll_component"
|
||||
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_A[*]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[0]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_BA[1]
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQMH
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_DQML
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nRAS
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCAS
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nWE
|
||||
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to SDRAM_nCS
|
||||
set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name FAST_INPUT_REGISTER ON -to SDRAM_DQ[*]
|
||||
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_A[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQ[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_BA[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQML
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_DQMH
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nRAS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCAS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nWE
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_nCS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CKE
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SDRAM_CLK
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_R[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_G[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_B[*]
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_HS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to VGA_VS
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_L
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to AUDIO_R
|
||||
set_instance_assignment -name CURRENT_STRENGTH_NEW 4MA -to SPI_DO
|
||||
|
||||
set_global_assignment -name FAMILY "Cyclone III"
|
||||
set_global_assignment -name DEVICE EP3C25E144C8
|
||||
set_global_assignment -name TOP_LEVEL_ENTITY TraverseUSA_MiST
|
||||
set_global_assignment -name TOP_LEVEL_ENTITY TropicalAngel_MiST
|
||||
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name LAST_QUARTUS_VERSION 13.1
|
||||
set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
|
||||
@@ -182,17 +149,27 @@ set_global_assignment -name GENERATE_RBF_FILE ON
|
||||
set_global_assignment -name CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DATA0_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name RESERVE_DCLK_AFTER_CONFIGURATION "USE AS REGULAR IO"
|
||||
set_global_assignment -name SYNTH_TIMING_DRIVEN_SYNTHESIS ON
|
||||
set_global_assignment -name ALLOW_ANY_RAM_SIZE_FOR_RECOGNITION ON
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/TraverseUSA_MiST.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/traverse_usa.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/TropicalAngel_MiST.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/TropicalAngel.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/moon_patrol_sound_board.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_rgb_lut.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_palette.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_bit6.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_bit5.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_bit4.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_bit3.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_bit2.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_spr_bit1.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_chr_palette_l.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_chr_palette_h.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_chr_bit3.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_chr_bit2.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/proms/tropical_chr_bit1.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/gen_ram.vhd
|
||||
set_global_assignment -name VHDL_FILE rtl/cpu68.vhd
|
||||
set_global_assignment -name QIP_FILE rtl/pll_mist.qip
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/YM2149.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/pll_mist.vhd
|
||||
set_global_assignment -name SYSTEMVERILOG_FILE rtl/sdram.sv
|
||||
set_global_assignment -name VHDL_FILE rtl/dpram.vhd
|
||||
set_global_assignment -name QIP_FILE ../../../common/CPU/T80/T80.qip
|
||||
set_global_assignment -name QIP_FILE ../../../common/mist/mist.qip
|
||||
set_global_assignment -name QIP_FILE ../../../common/CPU/T80/T80.qip
|
||||
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
|
||||
@@ -79,8 +79,8 @@ set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [ge
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SS2}]
|
||||
set_input_delay -add_delay -clock_fall -clock [get_clocks {SPI_SCK}] 1.000 [get_ports {SPI_SS3}]
|
||||
|
||||
set_input_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -reference_pin [get_ports {SDRAM_CLK}] -max 6.4 [get_ports SDRAM_DQ[*]]
|
||||
set_input_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -reference_pin [get_ports {SDRAM_CLK}] -min 3.2 [get_ports SDRAM_DQ[*]]
|
||||
set_input_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -max 6.4 [get_ports SDRAM_DQ[*]]
|
||||
set_input_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -min 3.2 [get_ports SDRAM_DQ[*]]
|
||||
|
||||
#**************************************************************
|
||||
# Set Output Delay
|
||||
@@ -92,8 +92,10 @@ set_output_delay -add_delay -clock_fall -clock [get_clocks {pll|altpll_componen
|
||||
set_output_delay -add_delay -clock_fall -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] 1.000 [get_ports {LED}]
|
||||
set_output_delay -add_delay -clock_fall -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] 1.000 [get_ports {VGA_*}]
|
||||
|
||||
set_output_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -reference_pin [get_ports {SDRAM_CLK}] -max 1.5 [get_ports {SDRAM_D* SDRAM_A* SDRAM_BA* SDRAM_n* SDRAM_CKE}]
|
||||
set_output_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -reference_pin [get_ports {SDRAM_CLK}] -min -0.8 [get_ports {SDRAM_D* SDRAM_A* SDRAM_BA* SDRAM_n* SDRAM_CKE}]
|
||||
set_output_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -max 1.5 [get_ports {SDRAM_D* SDRAM_A* SDRAM_BA* SDRAM_n* SDRAM_CKE}]
|
||||
set_output_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -min -0.8 [get_ports {SDRAM_D* SDRAM_A* SDRAM_BA* SDRAM_n* SDRAM_CKE}]
|
||||
set_output_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -max 1.5 [get_ports {SDRAM_CLK}]
|
||||
set_output_delay -clock [get_clocks {pll|altpll_component|auto_generated|pll1|clk[0]}] -min -0.8 [get_ports {SDRAM_CLK}]
|
||||
|
||||
#**************************************************************
|
||||
# Set Clock Groups
|
||||
@@ -105,7 +107,7 @@ set_clock_groups -asynchronous -group [get_clocks {SPI_SCK}] -group [get_clocks
|
||||
# Set False Path
|
||||
#**************************************************************
|
||||
|
||||
set_false_path -to [get_ports {SDRAM_CLK}]
|
||||
|
||||
|
||||
#**************************************************************
|
||||
# Set Multicycle Path
|
||||
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_chr_bit1 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_chr_bit1 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"FD",X"F9",X"FB",X"FB",X"FB",X"FB",X"F3",X"F7",
|
||||
X"00",X"00",X"00",X"C0",X"80",X"C0",X"C0",X"60",X"7F",X"3F",X"3F",X"3C",X"74",X"20",X"60",X"20",
|
||||
X"FF",X"FF",X"FF",X"BF",X"1F",X"1F",X"3F",X"BF",X"FF",X"FE",X"FC",X"FE",X"FC",X"FB",X"FF",X"FE",
|
||||
X"40",X"00",X"1C",X"7D",X"E0",X"80",X"0A",X"BF",X"20",X"00",X"3D",X"3D",X"1E",X"3E",X"7C",X"E0",
|
||||
X"21",X"53",X"DF",X"FF",X"FF",X"7F",X"3F",X"1F",X"FF",X"FF",X"FF",X"FF",X"FC",X"FE",X"FC",X"FC",
|
||||
X"F8",X"FC",X"99",X"30",X"38",X"73",X"77",X"E7",X"1F",X"3F",X"1F",X"5F",X"DF",X"DF",X"9F",X"BF",
|
||||
X"FC",X"F9",X"F3",X"FB",X"F7",X"F7",X"EF",X"FF",X"00",X"01",X"03",X"04",X"14",X"30",X"20",X"20",
|
||||
X"FE",X"FF",X"FF",X"FB",X"FC",X"FE",X"FC",X"F8",X"9B",X"11",X"81",X"C3",X"C3",X"01",X"01",X"01",
|
||||
X"FF",X"FF",X"EF",X"CF",X"DF",X"BF",X"3F",X"3F",X"FF",X"FC",X"FF",X"FF",X"8F",X"43",X"F4",X"A8",
|
||||
X"38",X"E0",X"C0",X"80",X"80",X"90",X"D0",X"C8",X"00",X"00",X"00",X"01",X"01",X"07",X"07",X"0F",
|
||||
X"50",X"60",X"60",X"E0",X"E0",X"E0",X"F0",X"F8",X"0F",X"0F",X"17",X"17",X"1B",X"1B",X"01",X"03",
|
||||
X"F8",X"F8",X"F0",X"F0",X"F8",X"F8",X"F8",X"F8",X"0F",X"0F",X"1F",X"0F",X"1C",X"00",X"00",X"00",
|
||||
X"E0",X"D8",X"BC",X"7C",X"7C",X"FC",X"FC",X"FC",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",
|
||||
X"FC",X"7C",X"1E",X"0E",X"0E",X"06",X"06",X"46",X"D1",X"F1",X"B0",X"10",X"00",X"02",X"03",X"03",
|
||||
X"C7",X"E2",X"82",X"82",X"80",X"84",X"86",X"06",X"01",X"01",X"01",X"01",X"01",X"01",X"01",X"01",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"10",X"10",X"10",X"10",X"00",X"00",X"10",X"00",
|
||||
X"28",X"28",X"28",X"00",X"00",X"00",X"00",X"00",X"28",X"28",X"7C",X"28",X"7C",X"28",X"28",X"00",
|
||||
X"10",X"3C",X"50",X"38",X"14",X"78",X"10",X"00",X"60",X"64",X"08",X"10",X"20",X"4C",X"0C",X"00",
|
||||
X"30",X"48",X"50",X"20",X"54",X"48",X"34",X"00",X"30",X"10",X"20",X"00",X"00",X"00",X"00",X"00",
|
||||
X"08",X"10",X"20",X"20",X"20",X"10",X"08",X"00",X"20",X"10",X"08",X"08",X"08",X"10",X"20",X"00",
|
||||
X"00",X"10",X"54",X"38",X"54",X"10",X"00",X"00",X"00",X"10",X"10",X"7C",X"10",X"10",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"30",X"10",X"20",X"00",X"00",X"00",X"00",X"7C",X"00",X"00",X"00",X"00",
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|
||||
X"07",X"01",X"1F",X"7F",X"FF",X"7A",X"FC",X"54",X"FF",X"7F",X"DF",X"FF",X"F7",X"FF",X"FF",X"FF",
|
||||
X"06",X"06",X"0C",X"0C",X"1C",X"18",X"38",X"11",X"E3",X"C6",X"F6",X"9E",X"9C",X"84",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"80",X"C0",X"C0",X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"02",X"06",X"06",X"0C",X"0C",X"1C",X"98",X"78",X"71",X"35",X"03",X"03",X"01",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"02",X"03",X"13",X"26",X"26",X"46",X"4C",X"CC",X"8C",X"98",X"18",X"18",
|
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X"30",X"30",X"30",X"60",X"60",X"60",X"C0",X"C0",X"C0",X"80",X"80",X"80",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"01",
|
||||
X"03",X"03",X"03",X"06",X"06",X"0E",X"0C",X"04",X"00",X"00",X"00",X"08",X"0C",X"1C",X"18",X"38",
|
||||
X"30",X"70",X"60",X"60",X"C0",X"C0",X"C0",X"80",X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"04",X"04",X"04",X"04",X"08",X"08",X"18",X"18",X"30",X"31",X"31",
|
||||
X"00",X"00",X"00",X"20",X"30",X"30",X"22",X"63",X"47",X"46",X"4E",X"8C",X"8C",X"98",X"18",X"38",
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X"30",X"70",X"60",X"60",X"C0",X"C0",X"C0",X"80",X"00",X"00",X"00",X"01",X"01",X"02",X"02",X"04",
|
||||
X"01",X"83",X"43",X"77",X"3E",X"1E",X"04",X"00",X"E3",X"C6",X"F6",X"9E",X"9C",X"84",X"00",X"00",
|
||||
X"20",X"30",X"70",X"60",X"E0",X"C0",X"C0",X"80",X"F3",X"E3",X"7B",X"0E",X"0E",X"02",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"12",X"1B",X"3F",X"36",X"72",X"60",X"60",X"C0",X"00",X"00",X"20",
|
||||
X"B0",X"F0",X"60",X"20",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"03",X"01",X"01",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"80",X"80",X"80",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_chr_bit2 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_chr_bit2 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"61",X"35",X"72",X"F1",X"96",X"D9",X"DB",X"6A",X"FF",X"FF",X"FF",X"FE",X"F5",X"E8",X"73",X"E6",
|
||||
X"FF",X"FF",X"FF",X"BF",X"5F",X"1F",X"7F",X"FF",X"FF",X"FF",X"FC",X"FF",X"FF",X"FB",X"FF",X"FE",
|
||||
X"7C",X"BE",X"FE",X"FD",X"ED",X"BF",X"FF",X"FF",X"3D",X"9C",X"98",X"6C",X"74",X"E0",X"FB",X"F8",
|
||||
X"6F",X"FF",X"FF",X"BF",X"BF",X"3F",X"3F",X"1F",X"FF",X"FF",X"FF",X"FF",X"FC",X"FF",X"FD",X"FF",
|
||||
X"FD",X"E3",X"FA",X"77",X"FD",X"F2",X"FF",X"FF",X"DF",X"BF",X"FF",X"FF",X"FF",X"7F",X"7F",X"7F",
|
||||
X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"FF",X"00",X"00",X"01",X"03",X"03",X"03",X"01",X"01",
|
||||
X"FE",X"FF",X"FF",X"FB",X"FC",X"FF",X"FC",X"FE",X"9B",X"53",X"85",X"D3",X"E3",X"C9",X"D1",X"6D",
|
||||
X"FF",X"FF",X"EF",X"CF",X"DF",X"BF",X"BF",X"FF",X"FF",X"FC",X"FF",X"FF",X"FF",X"FF",X"F5",X"FB",
|
||||
X"3C",X"F0",X"E8",X"C0",X"80",X"90",X"F8",X"F8",X"01",X"01",X"01",X"03",X"03",X"07",X"07",X"0F",
|
||||
X"F8",X"D0",X"80",X"80",X"C0",X"C0",X"C0",X"E0",X"0F",X"0F",X"17",X"17",X"1A",X"1B",X"39",X"33",
|
||||
X"C0",X"C8",X"80",X"A0",X"40",X"80",X"40",X"80",X"3F",X"1F",X"1F",X"0E",X"1F",X"1D",X"1F",X"1F",
|
||||
X"98",X"38",X"7C",X"FC",X"FC",X"E0",X"04",X"0C",X"1F",X"1D",X"1D",X"1E",X"1E",X"0F",X"0F",X"0F",
|
||||
X"0C",X"9C",X"FE",X"7E",X"7E",X"7E",X"3E",X"3E",X"2F",X"0F",X"4F",X"AF",X"9F",X"07",X"07",X"07",
|
||||
X"BE",X"9F",X"FE",X"9E",X"9E",X"8E",X"8E",X"0E",X"07",X"07",X"07",X"07",X"07",X"03",X"03",X"03",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"FF",X"FF",X"00",X"00",X"00",X"00",X"FF",X"FF",X"FF",X"00",X"00",X"00",X"FF",X"FF",X"FF",X"FF",
|
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X"1E",X"1C",X"1C",X"1C",X"1C",X"18",X"38",X"38",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"01",X"1E",X"F4",X"40",X"10",X"00",X"01",X"00",X"00",X"A1",X"14",X"BB",X"CD",X"87",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"00",X"00",X"0C",X"1E",X"78",
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|
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"20",X"00",X"08",X"00",X"00",X"00",
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|
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X"00",X"00",X"00",X"80",X"80",X"C0",X"C0",X"80",X"01",X"01",X"03",X"03",X"07",X"07",X"0F",X"0F",
|
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|
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|
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|
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|
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X"0F",X"1F",X"1F",X"3E",X"3E",X"7E",X"7C",X"FC",X"00",X"20",X"38",X"78",X"7C",X"FC",X"F8",X"F8",
|
||||
X"F0",X"F0",X"E0",X"E0",X"C0",X"C0",X"C0",X"80",X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"07",X"07",X"0F",X"0F",X"1F",X"1F",X"1F",X"3F",X"3F",X"7F",X"7F",X"FF",X"FF",X"FF",X"FF",X"FF",
|
||||
X"00",X"80",X"E0",X"E0",X"FC",X"FE",X"FE",X"FF",X"FF",X"FE",X"FE",X"FC",X"FC",X"F8",X"F8",X"F8",
|
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|
||||
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|
||||
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|
||||
X"00",X"20",X"38",X"7C",X"7E",X"FE",X"FF",X"FF",X"F6",X"F2",X"E0",X"E0",X"C0",X"C0",X"E0",X"E0",
|
||||
X"F0",X"F0",X"60",X"20",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",
|
||||
X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"03",X"03",X"01",X"01",X"00",X"00",X"00",
|
||||
X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"80",X"80",X"80",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"0C",X"1E",X"1F",X"7C",X"F8",X"FB",X"E7",X"4F",X"5E",X"1C",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_chr_bit3 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_chr_bit3 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"02",X"06",X"04",X"04",X"04",X"04",X"0C",X"08",
|
||||
X"9E",X"CA",X"8D",X"0E",X"69",X"26",X"24",X"95",X"00",X"00",X"00",X"01",X"0A",X"17",X"8C",X"19",
|
||||
X"00",X"00",X"00",X"40",X"A0",X"E0",X"80",X"00",X"00",X"00",X"03",X"00",X"00",X"04",X"00",X"01",
|
||||
X"83",X"41",X"01",X"02",X"12",X"40",X"00",X"00",X"C2",X"63",X"67",X"93",X"8B",X"1F",X"04",X"07",
|
||||
X"90",X"00",X"00",X"40",X"40",X"C0",X"C0",X"E0",X"00",X"00",X"00",X"00",X"03",X"00",X"02",X"00",
|
||||
X"02",X"1C",X"05",X"88",X"02",X"0D",X"00",X"00",X"20",X"40",X"00",X"00",X"00",X"80",X"80",X"80",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"08",X"0C",X"1E",X"56",
|
||||
X"01",X"00",X"00",X"04",X"03",X"00",X"03",X"01",X"64",X"AC",X"7A",X"2C",X"1C",X"36",X"2E",X"92",
|
||||
X"00",X"00",X"10",X"30",X"20",X"40",X"40",X"00",X"00",X"03",X"00",X"00",X"00",X"00",X"0A",X"04",
|
||||
X"02",X"0D",X"12",X"38",X"70",X"68",X"00",X"00",X"76",X"7A",X"78",X"39",X"35",X"57",X"AF",X"2F",
|
||||
X"00",X"20",X"60",X"E0",X"E0",X"E0",X"F0",X"F8",X"4F",X"0F",X"1F",X"1F",X"1F",X"1F",X"01",X"0B",
|
||||
X"F8",X"F8",X"F0",X"F0",X"F8",X"F8",X"F8",X"F8",X"07",X"07",X"0F",X"0F",X"1C",X"1A",X"1F",X"1F",
|
||||
X"E0",X"C0",X"80",X"00",X"00",X"00",X"00",X"00",X"1F",X"0F",X"03",X"01",X"01",X"00",X"00",X"00",
|
||||
X"00",X"80",X"C0",X"00",X"00",X"00",X"00",X"40",X"20",X"00",X"40",X"A0",X"98",X"00",X"00",X"00",
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||||
X"00",X"01",X"60",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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||||
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|
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|
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data : out std_logic_vector(7 downto 0)
|
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|
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|
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begin
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|
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|
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|
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|
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entity tropical_chr_palette_l is
|
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port (
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_bit1 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_bit1 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
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|
||||
X"E0",X"E0",X"F0",X"F0",X"F0",X"70",X"70",X"F0",X"E0",X"C0",X"80",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"C0",X"F0",X"F8",X"F1",X"F8",X"7D",X"1F",X"3F",X"3F",X"37",X"21",X"30",X"30",X"18",X"4F",
|
||||
X"80",X"80",X"82",X"8F",X"8F",X"0F",X"0E",X"C0",X"C0",X"E0",X"E0",X"C0",X"C0",X"C0",X"C0",X"80",
|
||||
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|
||||
X"C0",X"E0",X"E0",X"A0",X"A0",X"A0",X"A0",X"E0",X"E0",X"E0",X"F0",X"F0",X"F0",X"F0",X"70",X"70",
|
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|
||||
X"00",X"00",X"00",X"E0",X"E0",X"F0",X"F0",X"F0",X"E0",X"E0",X"F0",X"E0",X"C0",X"00",X"00",X"00",
|
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X"00",X"00",X"00",X"10",X"10",X"10",X"98",X"88",X"80",X"C8",X"48",X"24",X"34",X"3E",X"3F",X"7F",
|
||||
X"00",X"00",X"00",X"20",X"70",X"70",X"38",X"3C",X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"C0",X"84",X"C6",X"C6",X"E6",
|
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X"0E",X"0F",X"0F",X"0F",X"1F",X"1F",X"1F",X"1F",X"3F",X"3F",X"3E",X"3E",X"3C",X"18",X"00",X"00",
|
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X"C0",X"C0",X"C0",X"C0",X"80",X"80",X"80",X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"07",X"0F",X"0C",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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||||
X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_bit2 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_bit2 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_bit3 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_bit3 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"03",X"07",X"0F",X"0F",X"07",X"06",X"02",X"00",X"00",X"00",X"00",X"01",X"0F",X"3F",X"7F",X"7F",
|
||||
X"E0",X"E0",X"F0",X"F0",X"F0",X"70",X"70",X"30",X"00",X"00",X"40",X"C0",X"F0",X"FC",X"FE",X"FE",
|
||||
X"7F",X"3F",X"0F",X"07",X"0E",X"00",X"02",X"00",X"00",X"00",X"08",X"5E",X"4F",X"4F",X"67",X"30",
|
||||
X"7E",X"7F",X"7D",X"70",X"70",X"00",X"F0",X"30",X"38",X"18",X"18",X"38",X"38",X"38",X"30",X"40",
|
||||
X"0E",X"06",X"06",X"06",X"03",X"03",X"01",X"01",X"01",X"01",X"01",X"03",X"03",X"03",X"01",X"01",
|
||||
X"20",X"20",X"20",X"60",X"60",X"60",X"60",X"60",X"60",X"60",X"70",X"30",X"30",X"30",X"F0",X"F0",
|
||||
X"00",X"00",X"00",X"03",X"07",X"0F",X"0F",X"0C",X"08",X"00",X"00",X"00",X"00",X"00",X"01",X"07",
|
||||
X"00",X"00",X"00",X"E0",X"E0",X"F0",X"F0",X"F0",X"F0",X"F0",X"60",X"60",X"00",X"C0",X"FC",X"FE",
|
||||
X"FF",X"FF",X"FF",X"EF",X"EF",X"EF",X"67",X"76",X"7F",X"37",X"37",X"1B",X"0B",X"01",X"00",X"00",
|
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X"F0",X"F8",X"F8",X"DC",X"8C",X"8E",X"86",X"00",X"C0",X"C0",X"C0",X"C0",X"E0",X"E0",X"70",X"F0",
|
||||
X"F1",X"03",X"01",X"21",X"78",X"7C",X"7C",X"3C",X"0C",X"06",X"02",X"03",X"07",X"07",X"0B",X"0B",
|
||||
X"00",X"00",X"80",X"80",X"80",X"80",X"80",X"80",X"80",X"80",X"00",X"00",X"40",X"40",X"C0",X"C0",
|
||||
X"0F",X"1F",X"3F",X"3F",X"2F",X"07",X"07",X"03",X"01",X"00",X"03",X"07",X"0F",X"1F",X"3F",X"3B",
|
||||
X"80",X"80",X"C0",X"C0",X"C0",X"C0",X"C0",X"80",X"80",X"00",X"00",X"E0",X"F8",X"FC",X"FE",X"FE",
|
||||
X"7F",X"7E",X"3D",X"BD",X"BF",X"80",X"3C",X"BF",X"BF",X"BF",X"5F",X"07",X"07",X"27",X"27",X"33",
|
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X"60",X"36",X"37",X"18",X"18",X"00",X"00",X"00",X"C0",X"E0",X"E0",X"E0",X"EC",X"CC",X"CE",X"8E",
|
||||
X"E0",X"F0",X"F8",X"FC",X"7C",X"3C",X"0E",X"0E",X"0E",X"CF",X"CF",X"E7",X"73",X"39",X"1B",X"1F",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"80",X"80",X"C0",
|
||||
X"00",X"01",X"01",X"01",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"F8",X"F8",X"FC",X"FC",X"FC",X"FC",X"7C",X"38",X"18",X"00",X"10",X"7F",X"7F",X"7F",X"FF",X"DF",
|
||||
X"80",X"C0",X"E0",X"F0",X"F0",X"B9",X"1F",X"4F",X"E6",X"00",X"FE",X"FF",X"FF",X"5F",X"06",X"1E",
|
||||
X"00",X"00",X"00",X"00",X"00",X"E0",X"F8",X"40",X"00",X"00",X"00",X"00",X"00",X"70",X"78",X"7C",
|
||||
X"60",X"F8",X"FC",X"FC",X"FE",X"3E",X"3F",X"1F",X"0F",X"07",X"83",X"D0",X"EC",X"3F",X"3F",X"1F",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"80",X"C0",X"C0",X"60",X"E0",X"F0",X"F0",
|
||||
X"00",X"00",X"00",X"07",X"07",X"0F",X"0F",X"0F",X"0E",X"0C",X"00",X"00",X"00",X"00",X"38",X"7F",
|
||||
X"00",X"00",X"00",X"C0",X"E0",X"F0",X"F0",X"30",X"10",X"10",X"00",X"00",X"00",X"40",X"C0",X"F0",
|
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X"0F",X"1F",X"1F",X"3F",X"31",X"01",X"01",X"00",X"01",X"01",X"09",X"0B",X"1F",X"1F",X"1F",X"1F",
|
||||
X"FF",X"FF",X"FF",X"F7",X"F6",X"F6",X"E6",X"6E",X"FC",X"EC",X"E8",X"D0",X"80",X"00",X"80",X"98",
|
||||
X"03",X"03",X"03",X"03",X"02",X"02",X"02",X"02",X"01",X"01",X"01",X"01",X"02",X"02",X"02",X"02",
|
||||
X"84",X"08",X"08",X"00",X"04",X"14",X"34",X"2C",X"28",X"28",X"38",X"38",X"30",X"30",X"70",X"70",
|
||||
X"01",X"01",X"03",X"03",X"03",X"03",X"03",X"00",X"00",X"00",X"00",X"06",X"1F",X"3F",X"7F",X"7F",
|
||||
X"F0",X"F8",X"FC",X"FC",X"F8",X"E0",X"E0",X"80",X"00",X"00",X"00",X"10",X"F8",X"FC",X"FC",X"FC",
|
||||
X"03",X"37",X"76",X"0C",X"0C",X"00",X"01",X"03",X"0F",X"1F",X"1F",X"1F",X"5F",X"CF",X"C7",X"C3",
|
||||
X"7E",X"3E",X"5E",X"DC",X"4D",X"71",X"FB",X"FA",X"36",X"02",X"00",X"00",X"80",X"80",X"8C",X"98",
|
||||
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|
||||
X"0E",X"1E",X"1E",X"3C",X"3C",X"38",X"78",X"70",X"72",X"E6",X"E4",X"C4",X"CC",X"C8",X"88",X"98",
|
||||
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|
||||
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|
||||
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|
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|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"04",X"04",X"04",X"04",X"04",X"04",X"06",X"06",X"07",X"07",X"07",X"07",X"07",X"07",
|
||||
X"20",X"60",X"E0",X"C0",X"E0",X"E0",X"60",X"60",X"60",X"60",X"60",X"60",X"60",X"E0",X"E0",X"E0",
|
||||
X"3F",X"7F",X"7F",X"7F",X"3F",X"0F",X"0F",X"00",X"07",X"02",X"02",X"00",X"00",X"41",X"47",X"43",
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|
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X"60",X"60",X"60",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",X"E0",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"03",X"07",X"0F",
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|
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|
||||
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|
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|
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"E0",X"F0",X"F8",
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
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|
||||
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
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X"00",X"00",X"00",X"07",X"07",X"07",X"03",X"03",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
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|
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|
||||
X"07",X"0F",X"0F",X"07",X"0D",X"1F",X"0C",X"18",X"14",X"20",X"00",X"00",X"10",X"80",X"00",X"00",
|
||||
X"E8",X"80",X"E0",X"A0",X"D2",X"00",X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"1F",X"3F",X"1F",X"3E",X"1E",X"77",X"18",X"30",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"FA",X"F0",X"C0",X"E4",X"40",X"00",X"00",X"40",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"0F",X"1F",X"3F",X"1F",X"6C",X"D8",X"12",X"40",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"E0",X"F0",X"A0",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_bit4 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_bit4 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"10",X"08",X"40",X"62",X"E9",X"CF",X"BC",X"F8",X"E0",X"7C",X"86",X"0F",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"50",X"E0",X"68",X"C4",X"80",X"10",X"68",X"A1",X"04",X"38",X"00",X"00",X"00",X"00",
|
||||
X"30",X"20",X"00",X"80",X"00",X"40",X"00",X"80",X"C0",X"80",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"03",X"10",X"30",X"00",X"02",X"00",X"00",X"00",X"02",X"01",X"00",X"00",X"02",X"07",X"01",X"19",
|
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X"C4",X"6C",X"E6",X"B2",X"93",X"48",X"6C",X"3E",X"96",X"50",X"86",X"CB",X"67",X"43",X"15",X"D7",
|
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X"8F",X"E7",X"83",X"58",X"49",X"00",X"00",X"9C",X"6E",X"3C",X"34",X"59",X"1D",X"3F",X"B6",X"8E",
|
||||
X"00",X"30",X"30",X"30",X"10",X"20",X"28",X"40",X"10",X"14",X"58",X"38",X"3C",X"3E",X"4A",X"06",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"40",X"40",X"80",X"03",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"06",X"00",X"01",X"01",X"03",X"02",X"01",X"01",X"02",X"01",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"99",X"28",X"91",X"10",X"22",X"2F",X"15",X"92",X"81",X"C9",X"5E",X"93",X"0C",X"46",X"31",X"00",
|
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|
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|
||||
X"FE",X"5A",X"64",X"B0",X"E1",X"DC",X"3B",X"7F",X"B8",X"FF",X"78",X"03",X"07",X"1C",X"E0",X"00",
|
||||
X"2F",X"5F",X"3E",X"54",X"3D",X"DB",X"7E",X"FC",X"E0",X"F8",X"F1",X"8E",X"1C",X"36",X"81",X"00",
|
||||
X"BA",X"60",X"30",X"6A",X"C2",X"04",X"18",X"70",X"80",X"02",X"30",X"18",X"34",X"41",X"80",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_bit5 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_bit5 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"03",X"07",X"0F",X"0F",X"0F",X"07",X"07",X"07",X"07",X"03",X"01",X"01",X"0F",X"3F",X"7F",X"7F",
|
||||
X"E0",X"E0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"E0",X"C0",X"C0",X"C0",X"F0",X"FC",X"FE",X"FE",
|
||||
X"7F",X"3F",X"0F",X"17",X"16",X"37",X"63",X"01",X"00",X"00",X"08",X"1E",X"0F",X"0F",X"07",X"00",
|
||||
X"7E",X"7F",X"7D",X"78",X"78",X"FC",X"FE",X"30",X"B8",X"98",X"18",X"3C",X"3C",X"3C",X"BC",X"BC",
|
||||
X"0E",X"06",X"06",X"06",X"03",X"03",X"01",X"01",X"03",X"07",X"01",X"03",X"03",X"03",X"01",X"01",
|
||||
X"20",X"20",X"E0",X"60",X"60",X"60",X"60",X"60",X"20",X"20",X"30",X"30",X"30",X"30",X"F0",X"F0",
|
||||
X"00",X"00",X"00",X"03",X"07",X"0F",X"0F",X"0F",X"0F",X"0F",X"0F",X"07",X"03",X"00",X"01",X"07",
|
||||
X"00",X"00",X"00",X"E0",X"E0",X"F0",X"F0",X"F0",X"F0",X"F0",X"E0",X"E0",X"C0",X"C0",X"FC",X"FE",
|
||||
X"FF",X"FF",X"FF",X"EF",X"EF",X"EF",X"E7",X"F7",X"81",X"B7",X"3F",X"1F",X"0F",X"01",X"00",X"00",
|
||||
X"F0",X"F8",X"F8",X"DC",X"8C",X"AE",X"E6",X"F0",X"C0",X"C0",X"C0",X"C0",X"E0",X"E0",X"70",X"F0",
|
||||
X"01",X"C3",X"21",X"31",X"78",X"7D",X"7F",X"3C",X"0C",X"0E",X"1A",X"03",X"07",X"07",X"0B",X"0B",
|
||||
X"00",X"00",X"80",X"80",X"80",X"80",X"80",X"80",X"80",X"80",X"00",X"00",X"40",X"40",X"C0",X"40",
|
||||
X"0F",X"1F",X"3F",X"3F",X"3F",X"3F",X"3F",X"3F",X"1F",X"0F",X"03",X"07",X"0F",X"1F",X"3F",X"3B",
|
||||
X"80",X"80",X"C0",X"C0",X"C0",X"C0",X"C0",X"80",X"80",X"00",X"00",X"E0",X"F8",X"FC",X"FE",X"FE",
|
||||
X"7F",X"7E",X"3C",X"BC",X"BC",X"BC",X"FC",X"BF",X"BF",X"BF",X"7F",X"27",X"07",X"27",X"27",X"33",
|
||||
X"60",X"36",X"34",X"18",X"18",X"00",X"00",X"00",X"C0",X"E0",X"F0",X"F8",X"FC",X"FC",X"FE",X"FE",
|
||||
X"E0",X"F0",X"F8",X"FC",X"7C",X"3C",X"0E",X"2E",X"6A",X"CB",X"CD",X"E5",X"73",X"79",X"D8",X"18",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"80",X"80",X"C0",
|
||||
X"00",X"01",X"03",X"03",X"03",X"03",X"03",X"03",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"F8",X"F8",X"FC",X"FC",X"FC",X"FC",X"FC",X"F8",X"F8",X"F0",X"10",X"7F",X"7F",X"7F",X"FF",X"DF",
|
||||
X"80",X"C0",X"E0",X"F0",X"F0",X"B9",X"1F",X"0F",X"87",X"82",X"FE",X"FF",X"FF",X"5F",X"07",X"1F",
|
||||
X"00",X"00",X"00",X"00",X"00",X"E0",X"C0",X"40",X"00",X"00",X"00",X"80",X"C0",X"F0",X"F8",X"FC",
|
||||
X"60",X"F8",X"FC",X"FC",X"FE",X"3E",X"7F",X"D9",X"0D",X"06",X"83",X"D0",X"EC",X"BF",X"BE",X"1E",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"80",X"80",X"C0",X"C0",X"60",X"20",X"30",X"10",
|
||||
X"00",X"00",X"00",X"07",X"07",X"0F",X"0F",X"0F",X"0F",X"0F",X"07",X"07",X"03",X"00",X"38",X"7F",
|
||||
X"00",X"00",X"00",X"C0",X"E0",X"F0",X"F0",X"F0",X"F0",X"F0",X"F0",X"E0",X"C0",X"40",X"C0",X"F0",
|
||||
X"0F",X"1F",X"1F",X"3F",X"31",X"05",X"07",X"0F",X"19",X"01",X"09",X"0B",X"1F",X"1F",X"3F",X"3F",
|
||||
X"FF",X"FF",X"FF",X"F7",X"F6",X"F7",X"E7",X"EF",X"83",X"ED",X"E8",X"F0",X"A0",X"00",X"80",X"98",
|
||||
X"03",X"03",X"03",X"03",X"02",X"02",X"02",X"02",X"01",X"01",X"01",X"01",X"02",X"02",X"02",X"02",
|
||||
X"84",X"08",X"08",X"10",X"1C",X"14",X"34",X"2C",X"28",X"E8",X"38",X"38",X"30",X"30",X"70",X"70",
|
||||
X"01",X"01",X"03",X"03",X"03",X"03",X"03",X"01",X"01",X"00",X"00",X"06",X"1F",X"3F",X"7F",X"7F",
|
||||
X"F0",X"F8",X"FC",X"FC",X"FC",X"FC",X"FC",X"FC",X"F8",X"F0",X"00",X"10",X"F8",X"FC",X"FC",X"FC",
|
||||
X"03",X"37",X"16",X"0C",X"0C",X"00",X"01",X"03",X"0F",X"1F",X"3F",X"7F",X"7F",X"FF",X"FF",X"FF",
|
||||
X"7E",X"3E",X"1E",X"1C",X"7D",X"7F",X"FE",X"FE",X"3E",X"12",X"00",X"00",X"80",X"80",X"8C",X"98",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"01",X"01",X"03",
|
||||
X"0F",X"1E",X"1E",X"3C",X"3C",X"38",X"78",X"71",X"72",X"F6",X"FC",X"C4",X"CC",X"C8",X"88",X"98",
|
||||
X"1F",X"1F",X"3F",X"3F",X"3F",X"3F",X"3F",X"1F",X"1F",X"0F",X"C8",X"FE",X"FE",X"FE",X"FF",X"FB",
|
||||
X"00",X"80",X"C0",X"C0",X"C0",X"C0",X"C0",X"C0",X"80",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"07",X"03",X"02",X"00",X"00",X"00",X"01",X"03",X"07",X"0F",X"1F",
|
||||
X"01",X"03",X"07",X"0F",X"0F",X"9D",X"F8",X"F0",X"E1",X"43",X"1F",X"FF",X"FB",X"F0",X"F0",X"F0",
|
||||
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|
||||
X"06",X"1F",X"3F",X"3F",X"7F",X"7F",X"FB",X"97",X"8E",X"0C",X"D4",X"B6",X"60",X"E0",X"C0",X"80",
|
||||
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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|
||||
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"E0",X"F0",X"F8",
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,534 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_bit6 is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(12 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_bit6 is
|
||||
type rom is array(0 to 8191) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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|
||||
X"9B",X"17",X"3F",X"7F",X"7F",X"FF",X"FF",X"FF",X"FF",X"FF",X"FB",X"FB",X"F3",X"72",X"62",X"01",
|
||||
X"F0",X"E0",X"C0",X"E0",X"E0",X"E0",X"F0",X"F0",X"F0",X"F1",X"F0",X"E0",X"80",X"80",X"00",X"00",
|
||||
X"C0",X"40",X"60",X"20",X"30",X"10",X"10",X"08",X"C0",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"07",X"03",X"03",X"03",X"03",X"03",X"03",X"03",X"07",X"07",X"06",X"07",X"07",X"07",X"03",X"01",
|
||||
X"40",X"40",X"40",X"60",X"70",X"70",X"70",X"70",X"30",X"20",X"60",X"E0",X"E0",X"E0",X"C0",X"80",
|
||||
X"06",X"04",X"04",X"14",X"24",X"18",X"20",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"06",X"07",X"0F",X"1F",X"3F",X"3F",X"7F",X"7F",X"7F",X"7D",X"79",X"71",X"62",X"42",X"62",X"22",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"00",X"25",X"1C",X"09",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"08",X"01",X"01",X"04",X"20",X"C0",X"70",X"D0",X"68",X"DC",
|
||||
X"00",X"00",X"00",X"00",X"20",X"00",X"00",X"00",X"01",X"08",X"20",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"08",X"00",X"02",X"00",X"22",X"15",X"1F",X"0B",X"0F",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"90",X"00",X"40",X"00",X"00",X"40",X"80",X"02",X"85",X"06",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"10",X"00",X"00",X"40",X"00",X"00",X"20",X"00",X"00",X"00",
|
||||
X"02",X"10",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"97",X"0B",X"21",X"11",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"FF",X"DF",X"EF",X"E7",X"7B",X"91",X"CB",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"EA",X"F4",X"BF",X"9F",X"BF",X"F5",X"F3",X"45",X"01",X"02",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"4E",X"9C",X"AF",X"3E",X"F4",X"7B",X"7F",X"ED",X"90",X"40",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"80",X"00",X"20",X"C0",X"80",X"E0",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"40",X"08",X"00",X"01",X"00",X"0E",
|
||||
X"00",X"00",X"08",X"00",X"00",X"00",X"00",X"00",X"04",X"20",X"00",X"00",X"00",X"04",X"22",X"1B",
|
||||
X"00",X"02",X"01",X"85",X"00",X"20",X"0C",X"06",X"28",X"02",X"10",X"89",X"5C",X"70",X"63",X"28",
|
||||
X"83",X"43",X"13",X"4D",X"AD",X"7F",X"7F",X"67",X"3B",X"BF",X"79",X"34",X"F8",X"FD",X"EB",X"E8",
|
||||
X"33",X"79",X"7F",X"A7",X"B6",X"FF",X"FF",X"6B",X"91",X"C3",X"DB",X"A7",X"F3",X"F9",X"69",X"F5",
|
||||
X"E8",X"C0",X"C0",X"E1",X"F5",X"F8",X"F1",X"B9",X"EB",X"EA",X"B7",X"C7",X"CB",X"E9",X"FD",X"FF",
|
||||
X"00",X"00",X"40",X"00",X"44",X"80",X"90",X"02",X"00",X"20",X"40",X"69",X"B2",X"A6",X"F1",X"F5",
|
||||
X"00",X"00",X"00",X"00",X"00",X"20",X"00",X"00",X"00",X"10",X"02",X"00",X"40",X"80",X"40",X"90",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"31",X"D7",X"C2",X"86",X"24",X"01",X"00",X"00",X"00",X"00",X"00",X"00",X"02",X"00",X"00",X"00",
|
||||
X"66",X"F7",X"7E",X"FF",X"FF",X"FF",X"EF",X"6D",X"7E",X"36",X"01",X"00",X"00",X"00",X"00",X"00",
|
||||
X"FF",X"FB",X"ED",X"F5",X"F0",X"F9",X"E4",X"90",X"80",X"00",X"60",X"00",X"00",X"00",X"00",X"00",
|
||||
X"EF",X"E7",X"F7",X"F3",X"DB",X"CF",X"5D",X"18",X"0E",X"1F",X"1D",X"28",X"05",X"00",X"00",X"00",
|
||||
X"EF",X"FF",X"FB",X"FF",X"FF",X"EB",X"DD",X"99",X"4F",X"00",X"80",X"40",X"00",X"00",X"00",X"00",
|
||||
X"F2",X"E8",X"CC",X"EA",X"C0",X"20",X"80",X"80",X"00",X"40",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,38 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_palette is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(7 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_palette is
|
||||
type rom is array(0 to 255) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"01",X"02",X"03",X"04",X"07",X"07",X"05",
|
||||
X"00",X"01",X"02",X"03",X"04",X"07",X"09",X"0A",X"00",X"0F",X"07",X"01",X"0A",X"0B",X"0E",X"0D",
|
||||
X"00",X"0B",X"07",X"07",X"09",X"0D",X"00",X"00",X"00",X"0B",X"01",X"0D",X"08",X"0D",X"04",X"09",
|
||||
X"00",X"04",X"0D",X"02",X"00",X"00",X"00",X"00",X"00",X"08",X"0B",X"0D",X"01",X"00",X"00",X"00",
|
||||
X"00",X"0D",X"00",X"0D",X"00",X"00",X"00",X"00",X"00",X"01",X"02",X"03",X"04",X"07",X"09",X"05",
|
||||
X"00",X"05",X"00",X"03",X"04",X"07",X"09",X"0A",X"00",X"01",X"02",X"03",X"04",X"07",X"05",X"0A",
|
||||
X"00",X"01",X"02",X"03",X"04",X"07",X"09",X"05",X"00",X"0D",X"06",X"0C",X"00",X"00",X"00",X"00",
|
||||
X"00",X"01",X"0D",X"03",X"04",X"07",X"09",X"05",X"00",X"00",X"0D",X"03",X"04",X"00",X"00",X"0A",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -0,0 +1,24 @@
|
||||
library ieee;
|
||||
use ieee.std_logic_1164.all,ieee.numeric_std.all;
|
||||
|
||||
entity tropical_spr_rgb_lut is
|
||||
port (
|
||||
clk : in std_logic;
|
||||
addr : in std_logic_vector(4 downto 0);
|
||||
data : out std_logic_vector(7 downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
architecture prom of tropical_spr_rgb_lut is
|
||||
type rom is array(0 to 31) of std_logic_vector(7 downto 0);
|
||||
signal rom_data: rom := (
|
||||
X"AF",X"57",X"FF",X"A7",X"F8",X"E0",X"01",X"30",X"98",X"77",X"90",X"E4",X"F4",X"80",X"C8",X"00",
|
||||
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00");
|
||||
begin
|
||||
process(clk)
|
||||
begin
|
||||
if rising_edge(clk) then
|
||||
data <= rom_data(to_integer(unsigned(addr)));
|
||||
end if;
|
||||
end process;
|
||||
end architecture;
|
||||
@@ -1,5 +1,5 @@
|
||||
---------------------------------------------------------------------------------
|
||||
-- Traverse USA by Dar (darfpga@aol.fr) (16/03/2019)
|
||||
-- Tropical Angel by Dar (darfpga@aol.fr) (16/03/2019)
|
||||
-- http://darfpga.blogspot.fr
|
||||
---------------------------------------------------------------------------------
|
||||
-- gen_ram.vhd & io_ps2_keyboard
|
||||
@@ -107,13 +107,11 @@ use ieee.std_logic_1164.all;
|
||||
use ieee.std_logic_unsigned.all;
|
||||
use ieee.numeric_std.all;
|
||||
|
||||
entity traverse_usa is
|
||||
entity TropicalAngel is
|
||||
port(
|
||||
clock_36 : in std_logic;
|
||||
clock_0p895 : in std_logic;
|
||||
reset : in std_logic;
|
||||
|
||||
shtrider : in std_logic; -- Shot Rider mode
|
||||
-- tv15Khz_mode : in std_logic;
|
||||
video_r : out std_logic_vector(1 downto 0);
|
||||
video_g : out std_logic_vector(2 downto 0);
|
||||
@@ -125,8 +123,15 @@ port(
|
||||
video_vs : out std_logic;
|
||||
audio_out : out std_logic_vector(10 downto 0);
|
||||
|
||||
dip_switch_1 : in std_logic_vector(7 downto 0); -- Coinage_B(7-4) / Cont. play(3) / Fuel consumption(2) / Fuel lost when collision (1-0)
|
||||
dip_switch_2 : in std_logic_vector(7 downto 0); -- Diag(7) / Demo(6) / Zippy(5) / Freeze (4) / M-Km(3) / Coin mode (2) / Cocktail(1) / Flip(0)
|
||||
cpu_rom_addr : out std_logic_vector(14 downto 0);
|
||||
cpu_rom_do : in std_logic_vector( 7 downto 0);
|
||||
snd_rom_addr: out std_logic_vector(12 downto 0);
|
||||
snd_rom_do : in std_logic_vector(7 downto 0);
|
||||
sp_addr : out std_logic_vector(14 downto 0);
|
||||
sp_graphx32_do : in std_logic_vector(31 downto 0);
|
||||
|
||||
dip_switch_1 : in std_logic_vector(7 downto 0);
|
||||
dip_switch_2 : in std_logic_vector(7 downto 0);
|
||||
|
||||
start2 : in std_logic;
|
||||
start1 : in std_logic;
|
||||
@@ -141,22 +146,13 @@ port(
|
||||
left2 : in std_logic;
|
||||
accel2 : in std_logic;
|
||||
brake2 : in std_logic;
|
||||
service : in std_logic;
|
||||
|
||||
cpu_rom_addr : out std_logic_vector(14 downto 0);
|
||||
cpu_rom_do : in std_logic_vector( 7 downto 0);
|
||||
cpu_rom_rd : out std_logic;
|
||||
snd_rom_addr : out std_logic_vector(12 downto 0);
|
||||
snd_rom_do : in std_logic_vector( 7 downto 0);
|
||||
|
||||
dl_addr : in std_logic_vector(16 downto 0);
|
||||
dl_data : in std_logic_vector( 7 downto 0);
|
||||
dl_wr : in std_logic;
|
||||
|
||||
dbg_cpu_addr : out std_logic_vector(15 downto 0)
|
||||
);
|
||||
end traverse_usa;
|
||||
end TropicalAngel;
|
||||
|
||||
architecture struct of traverse_usa is
|
||||
architecture struct of TropicalAngel is
|
||||
|
||||
signal reset_n: std_logic;
|
||||
signal clock_36n : std_logic;
|
||||
@@ -196,11 +192,10 @@ architecture struct of traverse_usa is
|
||||
signal wram_we : std_logic;
|
||||
signal wram_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal vflip : std_logic;
|
||||
signal flip : std_logic;
|
||||
signal flip_int : std_logic;
|
||||
|
||||
signal chrram_addr: std_logic_vector(10 downto 0);
|
||||
signal chrram_addr: std_logic_vector(11 downto 0);
|
||||
signal chrram_we : std_logic;
|
||||
signal chrram_do : std_logic_vector(7 downto 0);
|
||||
signal chrram_do_to_cpu : std_logic_vector( 7 downto 0);
|
||||
@@ -218,8 +213,9 @@ architecture struct of traverse_usa is
|
||||
signal chr_graphx3_do : std_logic_vector(7 downto 0);
|
||||
signal chr_color : std_logic_vector(3 downto 0);
|
||||
signal chr_palette_addr : std_logic_vector(7 downto 0);
|
||||
signal chr_palette_1_do : std_logic_vector(7 downto 0);
|
||||
signal chr_palette_2_do : std_logic_vector(7 downto 0);
|
||||
signal chr_palette_do : std_logic_vector(7 downto 0);
|
||||
signal chr_palette1_do : std_logic_vector(7 downto 0);
|
||||
signal chr_palette2_do : std_logic_vector(7 downto 0);
|
||||
|
||||
signal sprram_addr : std_logic_vector(9 downto 0);
|
||||
signal sprram_we : std_logic;
|
||||
@@ -242,6 +238,10 @@ architecture struct of traverse_usa is
|
||||
signal spr_graphx1_do : std_logic_vector( 7 downto 0);
|
||||
signal spr_graphx2_do : std_logic_vector( 7 downto 0);
|
||||
signal spr_graphx3_do : std_logic_vector( 7 downto 0);
|
||||
signal spr_graphx4_do : std_logic_vector(7 downto 0);
|
||||
signal spr_graphx5_do : std_logic_vector(7 downto 0);
|
||||
signal spr_graphx6_do : std_logic_vector(7 downto 0);
|
||||
signal sp_graphx32_do_r: std_logic_vector(31 downto 0);
|
||||
signal spr_palette_addr : std_logic_vector( 7 downto 0);
|
||||
signal spr_palette_do : std_logic_vector( 7 downto 0);
|
||||
signal spr_pixels : std_logic_vector( 4 downto 0);
|
||||
@@ -273,28 +273,13 @@ architecture struct of traverse_usa is
|
||||
signal input_1 : std_logic_vector(7 downto 0);
|
||||
signal input_2 : std_logic_vector(7 downto 0);
|
||||
|
||||
signal char_graphics_1_we : std_logic;
|
||||
signal char_graphics_2_we : std_logic;
|
||||
signal char_graphics_3_we : std_logic;
|
||||
signal sprite_graphics_1_we : std_logic;
|
||||
signal sprite_graphics_2_we : std_logic;
|
||||
signal sprite_graphics_3_we : std_logic;
|
||||
signal chr_palette_1_we : std_logic;
|
||||
signal chr_palette_2_we : std_logic;
|
||||
signal spr_palette_we : std_logic;
|
||||
signal spr_lut_we : std_logic;
|
||||
|
||||
signal scroll_we : std_logic;
|
||||
signal scroll_addr : std_logic_vector(8 downto 0);
|
||||
signal scroll_do : std_logic_vector(7 downto 0);
|
||||
|
||||
begin
|
||||
|
||||
clock_36n <= not clock_36;
|
||||
reset_n <= not reset;
|
||||
|
||||
-- debug
|
||||
process (reset, clock_36, cpu_ena, cpu_mreq_n)
|
||||
process (reset, clock_36)
|
||||
begin
|
||||
if rising_edge(clock_36) and cpu_ena ='1' and cpu_mreq_n ='0' then
|
||||
dbg_cpu_addr <= cpu_addr;
|
||||
@@ -326,7 +311,7 @@ cpu_ena <= '1' when clock_cnt = "1011" else '0'; -- (3MHz)
|
||||
-- hcnt [x080..x0FF-x100..x1FF] => 128+256 = 384 pixels, 384/6.144Mhz => 1 line is 62.5us (16.000KHz)
|
||||
-- vcnt [x0E6..x0FF-x100..x1FF] => 26+256 = 282 lines, 1 frame is 260 x 62.5us = 17.625ms (56.74Hz)
|
||||
|
||||
process (reset, clock_36, pix_ena)
|
||||
process (reset, clock_36)
|
||||
begin
|
||||
if reset='1' then
|
||||
hcnt <= (others=>'0');
|
||||
@@ -347,13 +332,12 @@ end process;
|
||||
|
||||
flip <= flip_int xor dip_switch_2(0);
|
||||
hcnt_flip <= '0'&hcnt(7 downto 0) when flip ='1' else '0' & not hcnt(7 downto 0);
|
||||
vflip <= flip xor shtrider;
|
||||
vcnt_flip <= vcnt when vflip ='1' else not vcnt;
|
||||
vcnt_flip <= vcnt when flip ='1' else not vcnt;
|
||||
|
||||
--------------------
|
||||
-- players inputs --
|
||||
--------------------
|
||||
input_0 <= "1111" & not coin1 & '1' & not start2 & not start1;
|
||||
input_0 <= "1111" & not coin1 & service & not start2 & not start1;
|
||||
input_1 <= not brake1 & '1' & not accel1 & "111" & not left1 & not right1;
|
||||
input_2 <= not brake2 & '1' & not accel2 & "111" & not left2 & not right2;
|
||||
|
||||
@@ -382,13 +366,13 @@ begin
|
||||
if cpu_m1_n = '0' and cpu_ioreq_n = '0' then
|
||||
cpu_irq_n <= '1';
|
||||
else -- lauch irq and end of frame
|
||||
if ((vcnt = 230 and vflip = '0') or (vcnt = 448 and vflip = '1')) and (hcnt = '0'&X"80") then
|
||||
if ((vcnt = 230 and flip = '0') or (vcnt = 448 and flip = '1')) and (hcnt = '0'&X"80") then
|
||||
cpu_irq_n <= '0';
|
||||
end if;
|
||||
end if;
|
||||
|
||||
if cpu_wr_n = '0' and cpu_addr(15 downto 12) = X"9" then scroll_x(7 downto 0) <= cpu_do; end if;
|
||||
if cpu_wr_n = '0' and cpu_addr(15 downto 12) = X"A" then scroll_x(8) <= cpu_do(0); end if;
|
||||
if cpu_wr_n = '0' and cpu_addr(15 downto 12) = X"9" then scroll_x(7 downto 0) <= cpu_do; end if;--scrollram
|
||||
-- if cpu_wr_n = '0' and cpu_addr(15 downto 12) = X"A" then scroll_x(8) <= cpu_do(0); end if;
|
||||
|
||||
if cpu_wr_n = '0' and cpu_addr(15 downto 0) = X"D000" then sound_cmd <= cpu_do; end if;
|
||||
if cpu_wr_n = '0' and cpu_addr(15 downto 0) = X"D001" then flip_int <= cpu_do(0); end if;
|
||||
@@ -400,7 +384,7 @@ end process;
|
||||
-- write enable to working ram from CPU --
|
||||
------------------------------------------
|
||||
wram_we <= '1' when cpu_wr_n = '0' and cpu_addr(15 downto 12) = X"E" else '0';
|
||||
|
||||
--sram_we <= '1' when cpu_wr_n = '0' and cpu_addr(15 downto 12) = X"9" else '0';
|
||||
----------------------
|
||||
--- sprite machine ---
|
||||
----------------------
|
||||
@@ -434,14 +418,15 @@ end process;
|
||||
-- from x080 to x0FF and from x1C0 to x1FF when not flipped (scrolling zone from x100 to x1BF)
|
||||
-- within scrolling zone sprite data ram is accessed by sprite data scanner (spr_hcnt)
|
||||
|
||||
cpu_has_spr_ram <= '1' when ( vcnt < '1'&x"3F" and vflip = '0') or
|
||||
((vcnt > '1'&x"C0" or vcnt < '0'&x"FF") and vflip = '1') else '0';
|
||||
cpu_has_spr_ram <= '1' when ( vcnt < '1'&x"3F" and flip = '0') or
|
||||
((vcnt > '1'&x"C0" or vcnt < '0'&x"FF") and flip = '1') else '0';
|
||||
|
||||
sprram_we <= '1' when cpu_wr_n = '0' and cpu_addr(15 downto 11) = X"C"&"1" and cpu_has_spr_ram = '1' else '0';
|
||||
|
||||
sprram_addr <= '0' & spr_hcnt(10 downto 4) & spr_hcnt(2 downto 1) when cpu_has_spr_ram = '0' else
|
||||
cpu_addr(9 downto 0);
|
||||
|
||||
|
||||
-- latch current sprite data with respect to pixel and hcnt in relation with sprite data ram addressing
|
||||
process (clock_36)
|
||||
begin
|
||||
@@ -465,8 +450,7 @@ end process;
|
||||
spr_vcnt <= vcnt_flip(7 downto 0) + spr_posv_r - 1 ;
|
||||
spr_on_line <= '1' when spr_vcnt(7 downto 4) = x"F" and cpu_has_spr_ram = '0' else '0';
|
||||
spr_line_cnt <= spr_vcnt(4 downto 0) xor (spr_attr_r(7) & spr_attr_r(7) & spr_attr_r(7) & spr_attr_r(7) & spr_attr_r(7));
|
||||
spr_code_line <= spr_code_r & (spr_attr_r(6) xor not spr_hcnt(3)) & spr_line_cnt(3 downto 0) when shtrider = '0' else
|
||||
spr_code_r & spr_line_cnt(3) & (spr_attr_r(6) xor not spr_hcnt(3)) & spr_line_cnt(2 downto 0);
|
||||
spr_code_line <= spr_code_r & (spr_attr_r(6) xor not spr_hcnt(3)) & spr_line_cnt(3 downto 0);
|
||||
|
||||
-- get and serialise sprite graphics data and w.r.t enable (attr(5)) and h_flip (attr(6))
|
||||
-- and compute palette address from graphics bits and color set#
|
||||
@@ -582,9 +566,9 @@ hcnt_scrolled_flip <= hcnt_scrolled(2 downto 0) when flip = '1' else not (hcnt_s
|
||||
-- address char code at pixel # 4
|
||||
-- give access to CPU for all other pixels
|
||||
with hcnt_scrolled_flip(2 downto 0) select
|
||||
chrram_addr <= vcnt_flip(6 downto 3) & hcnt_scrolled(8 downto 3) & '1' when "000",
|
||||
vcnt_flip(6 downto 3) & hcnt_scrolled(8 downto 3) & '0' when "100",
|
||||
cpu_addr(10 downto 0) when others;
|
||||
chrram_addr <= vcnt_flip(7 downto 3) & hcnt_scrolled(8 downto 3) & '1' when "000",
|
||||
vcnt_flip(7 downto 3) & hcnt_scrolled(8 downto 3) & '0' when "100",
|
||||
cpu_addr(11 downto 0) when others;
|
||||
|
||||
-- write enable to char tile ram from CPU
|
||||
chrram_we <= '1' when cpu_wr_n = '0' and cpu_addr(15 downto 12) = X"8" and hcnt_scrolled_flip(1 downto 0) /= "00" else '0';
|
||||
@@ -618,6 +602,7 @@ begin
|
||||
if pix_ena = '1' then
|
||||
chr_palette_addr(6 downto 3) <= chr_color;
|
||||
chr_palette_addr(7) <= '0';
|
||||
-- chr_palette_addr(8) <= '0';
|
||||
if chr_flip_h = '0' then
|
||||
chr_palette_addr(0) <= chr_graphx1_do(to_integer(unsigned(not(hcnt_scrolled(2 downto 0)))));
|
||||
chr_palette_addr(1) <= chr_graphx2_do(to_integer(unsigned(not(hcnt_scrolled(2 downto 0)))));
|
||||
@@ -647,17 +632,13 @@ begin
|
||||
video_r <= spr_rgb_lut_do(7 downto 6);
|
||||
video_g <= spr_rgb_lut_do(5 downto 3);
|
||||
video_b <= spr_rgb_lut_do(2 downto 0);
|
||||
elsif shtrider = '0' then -- 1x8 bit in Traverse USA
|
||||
video_r <= chr_palette_1_do(7 downto 6);
|
||||
video_g <= chr_palette_1_do(5 downto 3);
|
||||
video_b <= chr_palette_1_do(2 downto 0);
|
||||
else -- 2x4 bit in Shot Rider
|
||||
video_r <= chr_palette_1_do(3 downto 2);
|
||||
video_g <= chr_palette_1_do(1 downto 0) & chr_palette_2_do(3);
|
||||
video_b <= chr_palette_2_do(2 downto 0);
|
||||
else
|
||||
video_r <= chr_palette_do(7 downto 6);
|
||||
video_g <= chr_palette_do(5 downto 3);
|
||||
video_b <= chr_palette_do(2 downto 0);
|
||||
end if;
|
||||
end if;
|
||||
|
||||
|
||||
end if;
|
||||
end process;
|
||||
|
||||
@@ -666,19 +647,14 @@ end process;
|
||||
---------------------------------------------------------
|
||||
moon_patrol_sound_board : entity work.moon_patrol_sound_board
|
||||
port map(
|
||||
clock_E => clock_0p895,
|
||||
areset => reset,
|
||||
|
||||
select_sound => sound_cmd, -- not(key(1)) & sw(6 downto 0),
|
||||
audio_out => audio,
|
||||
|
||||
rom_addr => snd_rom_addr,
|
||||
rom_do => snd_rom_do,
|
||||
|
||||
dbg_cpu_addr => open --dbg_cpu_addr
|
||||
clock_E => clock_0p895,
|
||||
areset => reset,
|
||||
select_sound => sound_cmd,
|
||||
snd_rom_addr => snd_rom_addr,
|
||||
snd_rom_do => snd_rom_do,
|
||||
audio_out => audio
|
||||
);
|
||||
|
||||
|
||||
audio_out <= audio(11 downto 1);
|
||||
|
||||
----------------------------
|
||||
@@ -687,7 +663,7 @@ audio_out <= audio(11 downto 1);
|
||||
|
||||
video_csync <= csync;
|
||||
|
||||
process(clock_36, pix_ena)
|
||||
process(clock_36)
|
||||
constant hcnt_base : integer := 180;
|
||||
variable hsync_cnt : std_logic_vector(8 downto 0);
|
||||
variable vsync_cnt : std_logic_vector(3 downto 0);
|
||||
@@ -764,12 +740,12 @@ end process;
|
||||
------------------------------
|
||||
|
||||
-- microprocessor Z80
|
||||
cpu : entity work.T80s
|
||||
cpu : entity work.T80se
|
||||
generic map(Mode => 0, T2Write => 1, IOWait => 1)
|
||||
port map(
|
||||
RESET_n => reset_n,
|
||||
CLK => clock_36,
|
||||
CEN => cpu_ena,
|
||||
CLK_n => not clock_36,
|
||||
CLKEN => cpu_ena,
|
||||
WAIT_n => '1',
|
||||
INT_n => cpu_irq_n,
|
||||
NMI_n => '1', --cpu_nmi_n,
|
||||
@@ -787,50 +763,31 @@ port map(
|
||||
DO => cpu_do
|
||||
);
|
||||
|
||||
-- cpu program ROM 0x0000-0x7FFF
|
||||
--rom_cpu : entity work.travusa_cpu
|
||||
--port map(
|
||||
-- clk => clock_36n,
|
||||
-- addr => cpu_addr(14 downto 0),
|
||||
-- data => cpu_rom_do
|
||||
--);
|
||||
cpu_rom_addr <= cpu_addr(14 downto 0);
|
||||
cpu_rom_rd <= '1' when cpu_mreq_n = '0' and cpu_addr(15) = '0';
|
||||
|
||||
-- working RAM 0xE000-0xEFFF
|
||||
-- working RAM 0xE000-0xE7FF
|
||||
wram : entity work.gen_ram
|
||||
generic map( dWidth => 8, aWidth => 12)
|
||||
generic map( dWidth => 8, aWidth => 11)
|
||||
port map(
|
||||
clk => clock_36n,
|
||||
we => wram_we,
|
||||
addr => cpu_addr(11 downto 0),
|
||||
addr => cpu_addr(10 downto 0),
|
||||
d => cpu_do,
|
||||
q => wram_do
|
||||
);
|
||||
|
||||
-- char RAM 0x8000-0x91FF
|
||||
scrollram : entity work.gen_ram
|
||||
generic map( dWidth => 8, aWidth => 9)
|
||||
port map(
|
||||
clk => clock_36n,
|
||||
we => scroll_we,
|
||||
addr => scroll_addr,
|
||||
d => cpu_do,
|
||||
q => scroll_do
|
||||
);
|
||||
|
||||
-- scoll RAM 0x9000-0x87FF
|
||||
-- char RAM 0x8000-0x87FF
|
||||
chrram : entity work.gen_ram
|
||||
generic map( dWidth => 8, aWidth => 11)
|
||||
port map(
|
||||
clk => clock_36n,
|
||||
we => chrram_we,
|
||||
addr => chrram_addr,
|
||||
addr => chrram_addr(10 downto 0),
|
||||
d => cpu_do,
|
||||
q => chrram_do
|
||||
);
|
||||
|
||||
-- sprite RAM 0xC800-0xCBFF
|
||||
-- sprite RAM 0xC820-0xC8FF
|
||||
sprite_ram : entity work.gen_ram
|
||||
generic map( dWidth => 8, aWidth => 10)
|
||||
port map(
|
||||
@@ -864,143 +821,106 @@ port map(
|
||||
);
|
||||
|
||||
-- char graphics ROM 3E
|
||||
char_graphics_1 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 13)
|
||||
char_graphics_1 : entity work.tropical_chr_bit1
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => chr_code_line,
|
||||
q_a => chr_graphx1_do,
|
||||
clk_b => clock_36,
|
||||
we_b => char_graphics_1_we,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => chr_code_line,
|
||||
data => chr_graphx1_do
|
||||
);
|
||||
char_graphics_1_we <= '1' when dl_addr(16 downto 13) = "0101" and dl_wr = '1' else '0'; -- 0A000-0BFFF
|
||||
|
||||
-- char graphics ROM 3E
|
||||
char_graphics_2 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 13)
|
||||
-- char graphics ROM 3D
|
||||
char_graphics_2 : entity work.tropical_chr_bit2
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => chr_code_line,
|
||||
q_a => chr_graphx2_do,
|
||||
clk_b => clock_36,
|
||||
we_b => char_graphics_2_we,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => chr_code_line,
|
||||
data => chr_graphx2_do
|
||||
);
|
||||
char_graphics_2_we <= '1' when dl_addr(16 downto 13) = "0110" and dl_wr = '1' else '0'; -- 0C000-0DFFF
|
||||
|
||||
-- char graphics ROM 3E
|
||||
char_graphics_3 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 13)
|
||||
-- char graphics ROM 3C
|
||||
char_graphics_3 : entity work.tropical_chr_bit3
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => chr_code_line,
|
||||
q_a => chr_graphx3_do,
|
||||
clk_b => clock_36,
|
||||
we_b => char_graphics_3_we,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => chr_code_line,
|
||||
data => chr_graphx3_do
|
||||
);
|
||||
char_graphics_3_we <= '1' when dl_addr(16 downto 13) = "0111" and dl_wr = '1' else '0'; -- 0E000-0FFFF
|
||||
|
||||
--char palette ROM
|
||||
char_palette_1 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 8)
|
||||
char_palette_l : entity work.tropical_chr_palette_l
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => chr_palette_addr,
|
||||
q_a => chr_palette_1_do,
|
||||
clk_b => clock_36,
|
||||
we_b => chr_palette_1_we,
|
||||
addr_b => dl_addr(7 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => chr_palette_addr,
|
||||
data => chr_palette1_do
|
||||
);
|
||||
chr_palette_1_we <= '1' when dl_addr(16 downto 8) = "101100000" and dl_wr = '1' else '0'; -- 16000-160FF
|
||||
|
||||
char_palette_2 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 8)
|
||||
char_palette_h : entity work.tropical_chr_palette_h
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => chr_palette_addr,
|
||||
q_a => chr_palette_2_do,
|
||||
clk_b => clock_36,
|
||||
we_b => chr_palette_2_we,
|
||||
addr_b => dl_addr(7 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => chr_palette_addr,
|
||||
data => chr_palette2_do
|
||||
);
|
||||
chr_palette_2_we <= '1' when dl_addr(16 downto 8) = "101100001" and dl_wr = '1' else '0'; -- 16100-161FF
|
||||
|
||||
chr_palette_do <= chr_palette2_do(3 downto 0) & chr_palette1_do(3 downto 0);
|
||||
-- sprite graphics ROM 3N
|
||||
sprite_graphics_1 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 13)
|
||||
sprite_graphics_1 : entity work.tropical_spr_bit1
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => spr_code_line,
|
||||
q_a => spr_graphx1_do,
|
||||
clk_b => clock_36,
|
||||
we_b => sprite_graphics_1_we,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => spr_code_line,
|
||||
data => spr_graphx1_do
|
||||
);
|
||||
sprite_graphics_1_we <= '1' when dl_addr(16 downto 13) = "1000" and dl_wr = '1' else '0'; -- 10000-11FFF
|
||||
|
||||
-- sprite graphics ROM 3L or 3M
|
||||
sprite_graphics_2 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 13)
|
||||
sprite_graphics_2 : entity work.tropical_spr_bit2
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => spr_code_line,
|
||||
q_a => spr_graphx2_do,
|
||||
clk_b => clock_36,
|
||||
we_b => sprite_graphics_2_we,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => spr_code_line,
|
||||
data => spr_graphx2_do
|
||||
);
|
||||
sprite_graphics_2_we <= '1' when dl_addr(16 downto 13) = "1001" and dl_wr = '1' else '0'; -- 12000-13FFF
|
||||
|
||||
-- sprite graphics ROM 3K
|
||||
sprite_graphics_3 : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 13)
|
||||
sprite_graphics_3 : entity work.tropical_spr_bit3
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => spr_code_line,
|
||||
q_a => spr_graphx3_do,
|
||||
clk_b => clock_36,
|
||||
we_b => sprite_graphics_3_we,
|
||||
addr_b => dl_addr(12 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => spr_code_line,
|
||||
data => spr_graphx3_do
|
||||
);
|
||||
|
||||
-- sprite graphics ROM 3N
|
||||
sprite_graphics_4 : entity work.tropical_spr_bit4
|
||||
port map(
|
||||
clk => clock_36n,
|
||||
addr => spr_code_line,
|
||||
data => spr_graphx4_do
|
||||
);
|
||||
|
||||
-- sprite graphics ROM 3L or 3M
|
||||
sprite_graphics_5 : entity work.tropical_spr_bit5
|
||||
port map(
|
||||
clk => clock_36n,
|
||||
addr => spr_code_line,
|
||||
data => spr_graphx5_do
|
||||
);
|
||||
|
||||
-- sprite graphics ROM 3K
|
||||
sprite_graphics_6 : entity work.tropical_spr_bit6
|
||||
port map(
|
||||
clk => clock_36n,
|
||||
addr => spr_code_line,
|
||||
data => spr_graphx6_do
|
||||
);
|
||||
sprite_graphics_3_we <= '1' when dl_addr(16 downto 13) = "1010" and dl_wr = '1' else '0'; -- 14000-15FFF
|
||||
|
||||
-- sprite palette ROM 2H
|
||||
spr_palette : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 8)
|
||||
spr_palette: entity work.tropical_spr_palette
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => spr_palette_addr,
|
||||
q_a => spr_palette_do,
|
||||
clk_b => clock_36,
|
||||
we_b => spr_palette_we,
|
||||
addr_b => dl_addr(7 downto 0),
|
||||
d_b => dl_data
|
||||
clk => clock_36n,
|
||||
addr => spr_palette_addr,
|
||||
data => spr_palette_do
|
||||
);
|
||||
spr_palette_we <= '1' when dl_addr(16 downto 8) = "101100010" and dl_wr = '1' else '0'; -- 16200-162FF
|
||||
|
||||
-- sprite rgb lut ROM 1F
|
||||
spr_rgb_lut : entity work.dpram
|
||||
generic map( dWidth => 8, aWidth => 8)
|
||||
spr_rgb_lut: entity work.tropical_spr_rgb_lut
|
||||
port map(
|
||||
clk_a => clock_36n,
|
||||
addr_a => "000"&spr_rgb_lut_addr, -- extended to 8 bit, prevents segfault of Quartus
|
||||
q_a => spr_rgb_lut_do,
|
||||
clk_b => clock_36,
|
||||
we_b => spr_lut_we,
|
||||
addr_b => "000"&dl_addr(4 downto 0),
|
||||
d_b => dl_data,
|
||||
q_b => open
|
||||
clk => clock_36n,
|
||||
addr => spr_rgb_lut_addr,
|
||||
data => spr_rgb_lut_do
|
||||
);
|
||||
spr_lut_we <= '1' when dl_addr(16 downto 5) = "101100011000" and dl_wr = '1' else '0'; -- 16300-1631F
|
||||
|
||||
end struct;
|
||||
@@ -1,5 +1,5 @@
|
||||
//============================================================================
|
||||
// Arcade: TraverseUSA, ShotRider
|
||||
// Arcade: Tropical Angel
|
||||
//
|
||||
// DarFPGA's core ported to MiST by (C) 2019 Szombathelyi György
|
||||
//
|
||||
@@ -18,7 +18,7 @@
|
||||
// 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
|
||||
//============================================================================
|
||||
|
||||
module TraverseUSA_MiST(
|
||||
module TropicalAngel_MiST(
|
||||
output LED,
|
||||
output [5:0] VGA_R,
|
||||
output [5:0] VGA_G,
|
||||
@@ -50,33 +50,30 @@ module TraverseUSA_MiST(
|
||||
|
||||
`include "rtl/build_id.v"
|
||||
|
||||
reg shtrider = 1;
|
||||
|
||||
wire [7:0] dip1 = 8'hff;
|
||||
reg [7:0] dip2 = 8'hff;
|
||||
|
||||
|
||||
localparam CONF_STR = {
|
||||
"TROPANG;rom;",
|
||||
"TROPANG;;",
|
||||
"O2,Rotate Controls,Off,On;",
|
||||
"O34,Scanlines,Off,25%,50%,75%;",
|
||||
"OA,Blending,Off,On;",
|
||||
"O5,Analog Accelarator,Off,On;",
|
||||
"O6,Stop Mode,Off,On;",
|
||||
"O7,Invulnerability,Off,On;",
|
||||
"O9,Test mode,Off,On;",
|
||||
"T0,Reset;",
|
||||
"V,v1.0.",`BUILD_DATE
|
||||
};
|
||||
|
||||
assign LED = 1;
|
||||
assign AUDIO_R = AUDIO_L;
|
||||
assign SDRAM_CLK = clk_sys;
|
||||
assign SDRAM_CKE = 1;
|
||||
assign LED = ~ioctl_downl;
|
||||
assign SDRAM_CLK = clk_sd;
|
||||
assign SDRAM_CKE = 1;
|
||||
|
||||
wire clk_sys, clk_aud;
|
||||
wire clk_sys, clk_aud, clk_sd;
|
||||
wire pll_locked;
|
||||
pll_mist pll(
|
||||
.inclk0(CLOCK_27),
|
||||
.areset(0),
|
||||
.c0(clk_sys),
|
||||
.c1(clk_aud),
|
||||
.c2(clk_sd),
|
||||
.locked(pll_locked)
|
||||
);
|
||||
|
||||
@@ -94,28 +91,19 @@ wire blankn;
|
||||
wire [2:0] g,b;
|
||||
wire [1:0] r;
|
||||
|
||||
wire [14:0] cart_addr;
|
||||
wire [15:0] sdram_do;
|
||||
wire cart_rd;
|
||||
wire [14:0] rom_addr;
|
||||
wire [15:0] rom_do;
|
||||
wire [12:0] snd_addr;
|
||||
wire [15:0] snd_do;
|
||||
|
||||
wire [14:0] sp_addr;
|
||||
wire [31:0] sp_do;
|
||||
wire ioctl_downl;
|
||||
wire [7:0] ioctl_index;
|
||||
wire ioctl_wr;
|
||||
wire [24:0] ioctl_addr;
|
||||
wire [7:0] ioctl_dout;
|
||||
|
||||
/* ROM structure
|
||||
00000-07FFF CPU ROM 32k zr1-0.m3 zr1-5.l3 zr1-6a.k3 zr1-7.j3
|
||||
08000-09FFF SND ROM 8k mr10.1a mr10.1a
|
||||
0A000-0FFFF GFX1 24k zippyrac.001 mr8.3c mr9.3a
|
||||
10000-15FFF GFX2 24k zr1-8.n3 zr1-9.l3 zr1-10.k3
|
||||
16000-161FF CHR PAL 512b mmi6349.ij
|
||||
16200-162FF SPR PAL 256b tbp24s10.3
|
||||
16300-1631F SPR LUT 32b tbp18s.2
|
||||
*/
|
||||
data_io data_io (
|
||||
data_io data_io(
|
||||
.clk_sys ( clk_sys ),
|
||||
.SPI_SCK ( SPI_SCK ),
|
||||
.SPI_SS2 ( SPI_SS2 ),
|
||||
@@ -127,13 +115,15 @@ data_io data_io (
|
||||
.ioctl_dout ( ioctl_dout )
|
||||
);
|
||||
|
||||
wire [24:0] sp_ioctl_addr = ioctl_addr - 17'h11000; //SP ROM offset: 0x11000
|
||||
|
||||
reg port1_req, port2_req;
|
||||
sdram sdram(
|
||||
.*,
|
||||
.init_n ( pll_locked ),
|
||||
.clk ( clk_sys ),
|
||||
.clk ( clk_sd ),
|
||||
|
||||
// port1 used for main CPU
|
||||
// port1 used for main + sound CPU
|
||||
.port1_req ( port1_req ),
|
||||
.port1_ack ( ),
|
||||
.port1_a ( ioctl_addr[23:1] ),
|
||||
@@ -142,23 +132,26 @@ sdram sdram(
|
||||
.port1_d ( {ioctl_dout, ioctl_dout} ),
|
||||
.port1_q ( ),
|
||||
|
||||
.cpu1_addr ( ioctl_downl ? 15'h7fff : {1'b0, cart_addr[14:1]} ),
|
||||
.cpu1_q ( sdram_do ),
|
||||
|
||||
// port2 for sound board
|
||||
.cpu1_addr ( ioctl_downl ? 16'hffff : {1'b0, rom_addr[14:1]} ),
|
||||
.cpu1_q ( rom_do ),
|
||||
.cpu2_addr ( ioctl_downl ? 16'hffff : (16'h4000 + snd_addr[12:1]) ),
|
||||
.cpu2_q ( snd_do ),
|
||||
|
||||
// port2 for sprite graphics
|
||||
.port2_req ( port2_req ),
|
||||
.port2_ack ( ),
|
||||
.port2_a ( ioctl_addr[23:1] - 16'h4000 ),
|
||||
.port2_ds ( {ioctl_addr[0], ~ioctl_addr[0]} ),
|
||||
.port2_a ( {sp_ioctl_addr[14:0], sp_ioctl_addr[16]} ), // merge sprite roms to 32-bit wide words
|
||||
.port2_ds ( {sp_ioctl_addr[15], ~sp_ioctl_addr[15]} ),
|
||||
.port2_we ( ioctl_downl ),
|
||||
.port2_d ( {ioctl_dout, ioctl_dout} ),
|
||||
.port2_q ( ),
|
||||
|
||||
.snd_addr ( ioctl_downl ? 15'h7fff : {3'b000, snd_addr[12:1]} ),
|
||||
.snd_q ( snd_do )
|
||||
.sp_addr ( ioctl_downl ? 15'h7fff : sp_addr ),
|
||||
.sp_q ( sp_do )
|
||||
);
|
||||
|
||||
always @(posedge clk_sys) begin
|
||||
// ROM download controller
|
||||
always @(posedge clk_sd) begin
|
||||
reg ioctl_wr_last = 0;
|
||||
|
||||
ioctl_wr_last <= ioctl_wr;
|
||||
@@ -170,41 +163,53 @@ always @(posedge clk_sys) begin
|
||||
end
|
||||
end
|
||||
|
||||
// reset signal generation
|
||||
reg reset = 1;
|
||||
reg rom_loaded = 0;
|
||||
always @(posedge clk_sys) begin
|
||||
reg ioctl_downlD;
|
||||
reg [15:0] reset_count;
|
||||
ioctl_downlD <= ioctl_downl;
|
||||
|
||||
// generate a second reset signal - needed for some reason
|
||||
if (status[0] | buttons[1] | ~rom_loaded) reset_count <= 16'hffff;
|
||||
else if (reset_count != 0) reset_count <= reset_count - 1'd1;
|
||||
|
||||
if (ioctl_downlD & ~ioctl_downl) rom_loaded <= 1;
|
||||
reset <= status[0] | buttons[1] | ~rom_loaded;
|
||||
reset <= status[0] | buttons[1] | ~rom_loaded | (reset_count == 16'h0001);
|
||||
|
||||
end
|
||||
|
||||
wire [7:0] dip1 = "00000010";
|
||||
//Diag(7) / Demo(6) / Zippy(5) / Freeze (4) / M-Km(3) / Coin mode (2) / Cocktail(1) / Flip(0)
|
||||
wire [7:0] dip2 = { 1'b1, ~status[7],1'b1, ~status[6], ~status[5], 3'b011};
|
||||
|
||||
// Traverse_usa
|
||||
traverse_usa traverse_usa (
|
||||
TropicalAngel TropicalAngel(
|
||||
.clock_36 ( clk_sys ),
|
||||
.clock_0p895 ( clk_aud ),
|
||||
.reset ( reset ),
|
||||
.reset ( reset ),
|
||||
|
||||
.shtrider ( shtrider ),
|
||||
|
||||
.video_r ( r ),
|
||||
.video_g ( g ),
|
||||
.video_b ( b ),
|
||||
.video_hs ( hs ),
|
||||
.video_hs ( hs ),
|
||||
.video_vs ( vs ),
|
||||
.video_blankn ( blankn ),
|
||||
|
||||
.audio_out ( audio ),
|
||||
|
||||
.cpu_rom_addr ( rom_addr ),
|
||||
.cpu_rom_do ( rom_addr[0] ? rom_do[15:8] : rom_do[7:0] ),
|
||||
.snd_rom_addr ( snd_addr ),
|
||||
.snd_rom_do ( snd_addr[0] ? snd_do[15:8] : snd_do[7:0] ),
|
||||
|
||||
.dip_switch_1 ( dip1 ),
|
||||
.dip_switch_2 ( dip2 ),
|
||||
|
||||
.start2 ( btn_two_players ),
|
||||
.start1 ( btn_one_player ),
|
||||
.coin1 ( btn_coin ),
|
||||
|
||||
.service ( ~status[9] ),
|
||||
.right1 ( m_right ),
|
||||
.left1 ( m_left ),
|
||||
.brake1 ( m_down ),
|
||||
@@ -213,16 +218,7 @@ traverse_usa traverse_usa (
|
||||
.right2 ( m_right ),
|
||||
.left2 ( m_left ),
|
||||
.brake2 ( m_down ),
|
||||
.accel2 ( m_up ),
|
||||
|
||||
.cpu_rom_addr ( cart_addr ),
|
||||
.cpu_rom_do ( cart_addr[0] ? sdram_do[15:8] : sdram_do[7:0] ),
|
||||
.cpu_rom_rd ( cart_rd ),
|
||||
.snd_rom_addr ( snd_addr ),
|
||||
.snd_rom_do ( snd_addr[0] ? snd_do[15:8] : snd_do[7:0] ),
|
||||
.dl_addr ( ioctl_addr[16:0]),
|
||||
.dl_data ( ioctl_dout ),
|
||||
.dl_wr ( ioctl_wr )
|
||||
.accel2 ( m_up )
|
||||
);
|
||||
|
||||
mist_video #(.COLOR_DEPTH(3), .SD_HCNT_WIDTH(10)) mist_video(
|
||||
@@ -243,9 +239,7 @@ mist_video #(.COLOR_DEPTH(3), .SD_HCNT_WIDTH(10)) mist_video(
|
||||
.rotate ( {1'b1,status[2]} ),
|
||||
.scandoubler_disable( scandoublerD ),
|
||||
.scanlines ( status[4:3] ),
|
||||
.ypbpr ( ypbpr ),
|
||||
.ce_divider ( 1'b0 ),
|
||||
.blend ( status[10] )
|
||||
.ypbpr ( ypbpr )
|
||||
);
|
||||
|
||||
user_io #(
|
||||
@@ -269,13 +263,17 @@ user_io(
|
||||
.status (status )
|
||||
);
|
||||
|
||||
wire dac_o;
|
||||
assign AUDIO_L = dac_o;
|
||||
assign AUDIO_R = dac_o;
|
||||
|
||||
dac #(
|
||||
.C_bits(11))
|
||||
dac(
|
||||
.clk_i(clk_aud),
|
||||
.res_n_i(~reset),
|
||||
.res_n_i(1),
|
||||
.dac_i(audio),
|
||||
.dac_o(AUDIO_L)
|
||||
.dac_o(dac_o)
|
||||
);
|
||||
|
||||
// Rotated Normal
|
||||
@@ -1,81 +0,0 @@
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- Syntiac's generic VHDL support files.
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
-- Copyright 2005-2008 by Peter Wendrich (pwsoft@syntiac.com)
|
||||
-- http://www.syntiac.com/fpga64.html
|
||||
--
|
||||
-- Modified April 2016 by Dar (darfpga@aol.fr)
|
||||
-- http://darfpga.blogspot.fr
|
||||
-- Remove address register when writing
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- dpram.vhd
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
--
|
||||
-- generic ram.
|
||||
--
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
library IEEE;
|
||||
use IEEE.STD_LOGIC_1164.ALL;
|
||||
use IEEE.numeric_std.ALL;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
entity dpram is
|
||||
generic (
|
||||
dWidth : integer := 8;
|
||||
aWidth : integer := 10
|
||||
);
|
||||
port (
|
||||
clk_a : in std_logic;
|
||||
we_a : in std_logic := '0';
|
||||
addr_a : in std_logic_vector((aWidth-1) downto 0);
|
||||
d_a : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
|
||||
q_a : out std_logic_vector((dWidth-1) downto 0);
|
||||
|
||||
clk_b : in std_logic;
|
||||
we_b : in std_logic := '0';
|
||||
addr_b : in std_logic_vector((aWidth-1) downto 0);
|
||||
d_b : in std_logic_vector((dWidth-1) downto 0) := (others => '0');
|
||||
q_b : out std_logic_vector((dWidth-1) downto 0)
|
||||
);
|
||||
end entity;
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
|
||||
architecture rtl of dpram is
|
||||
subtype addressRange is integer range 0 to ((2**aWidth)-1);
|
||||
type ramDef is array(addressRange) of std_logic_vector((dWidth-1) downto 0);
|
||||
signal ram: ramDef;
|
||||
signal addr_a_reg: std_logic_vector((aWidth-1) downto 0);
|
||||
signal addr_b_reg: std_logic_vector((aWidth-1) downto 0);
|
||||
begin
|
||||
|
||||
-- -----------------------------------------------------------------------
|
||||
process(clk_a)
|
||||
begin
|
||||
if rising_edge(clk_a) then
|
||||
if we_a = '1' then
|
||||
ram(to_integer(unsigned(addr_a))) <= d_a;
|
||||
end if;
|
||||
q_a <= ram(to_integer(unsigned(addr_a)));
|
||||
end if;
|
||||
end process;
|
||||
|
||||
process(clk_b)
|
||||
begin
|
||||
if rising_edge(clk_b) then
|
||||
if we_b = '1' then
|
||||
ram(to_integer(unsigned(addr_b))) <= d_b;
|
||||
end if;
|
||||
q_b <= ram(to_integer(unsigned(addr_b)));
|
||||
end if;
|
||||
end process;
|
||||
|
||||
end architecture;
|
||||
|
||||
@@ -31,10 +31,8 @@ port(
|
||||
|
||||
select_sound : in std_logic_vector(7 downto 0);
|
||||
audio_out : out std_logic_vector(11 downto 0);
|
||||
|
||||
rom_addr : out std_logic_vector(12 downto 0);
|
||||
rom_do : in std_logic_vector( 7 downto 0);
|
||||
|
||||
snd_rom_addr: out std_logic_vector(12 downto 0);
|
||||
snd_rom_do : in std_logic_vector(7 downto 0);
|
||||
dbg_cpu_addr : out std_logic_vector(15 downto 0)
|
||||
);
|
||||
end moon_patrol_sound_board;
|
||||
@@ -86,7 +84,7 @@ architecture struct of moon_patrol_sound_board is
|
||||
signal wram_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal rom_cs : std_logic;
|
||||
-- signal rom_do : std_logic_vector( 7 downto 0);
|
||||
signal rom_do : std_logic_vector( 7 downto 0);
|
||||
|
||||
signal ay1_chan_a : std_logic_vector(7 downto 0);
|
||||
signal ay1_chan_b : std_logic_vector(7 downto 0);
|
||||
@@ -164,7 +162,7 @@ wram_cs <= '1' when cpu_addr(15 downto 7) = X"00"&'1' else '0'; -- 0080-00FF
|
||||
ports_cs <= '1' when cpu_addr(15 downto 4) = X"000" else '0'; -- 0000-000F
|
||||
adpcm_cs <= '1' when cpu_addr(14 downto 11) = "0001" else '0'; -- 0800-0FFF / 8800-8FFF
|
||||
irqraz_cs <= '1' when cpu_addr(14 downto 12) = "001" else '0'; -- 1000-1FFF / 9000-9FFF
|
||||
rom_cs <= '1' when cpu_addr(14 downto 13) = "11" else '0'; -- 6000-7FFF / E000-FFFF
|
||||
rom_cs <= '1' when cpu_addr(14 downto 12) = "111" else '0'; -- 7000-7FFF / F000-FFFF
|
||||
|
||||
-- write enables
|
||||
wram_we <= '1' when cpu_rw = '0' and wram_cs = '1' else '0';
|
||||
@@ -179,7 +177,7 @@ cpu_di <=
|
||||
port2_ddr when ports_cs = '1' and cpu_addr(3 downto 0) = X"1" else
|
||||
port1_in when ports_cs = '1' and cpu_addr(3 downto 0) = X"2" else
|
||||
port2_in when ports_cs = '1' and cpu_addr(3 downto 0) = X"3" else
|
||||
rom_do when rom_cs = '1' else X"55";
|
||||
snd_rom_do when rom_cs = '1' else X"55";
|
||||
|
||||
process (clock_E)
|
||||
begin
|
||||
@@ -351,10 +349,12 @@ port map(
|
||||
--cpu_prog_rom : entity work.travusa_sound
|
||||
--port map(
|
||||
-- clk => clock_E,
|
||||
-- addr => cpu_addr(11 downto 0),
|
||||
-- addr => cpu_addr(12 downto 0),
|
||||
-- data => rom_do
|
||||
--);
|
||||
rom_addr <= cpu_addr(12 downto 0);
|
||||
|
||||
|
||||
snd_rom_addr <= cpu_addr(12 downto 0);
|
||||
|
||||
-- cpu wram
|
||||
cpu_ram : entity work.gen_ram
|
||||
|
||||
@@ -14,11 +14,11 @@
|
||||
-- ************************************************************
|
||||
-- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
|
||||
--
|
||||
-- 13.1.4 Build 182 03/12/2014 Patches 4.26 SJ Web Edition
|
||||
-- 13.1.0 Build 162 10/23/2013 SJ Web Edition
|
||||
-- ************************************************************
|
||||
|
||||
|
||||
--Copyright (C) 1991-2014 Altera Corporation
|
||||
--Copyright (C) 1991-2013 Altera Corporation
|
||||
--Your use of Altera Corporation's design tools, logic functions
|
||||
--and other software and tools, and its AMPP partner logic
|
||||
--functions, and any output files from any of the foregoing
|
||||
@@ -46,6 +46,7 @@ ENTITY pll_mist IS
|
||||
inclk0 : IN STD_LOGIC := '0';
|
||||
c0 : OUT STD_LOGIC ;
|
||||
c1 : OUT STD_LOGIC ;
|
||||
c2 : OUT STD_LOGIC ;
|
||||
locked : OUT STD_LOGIC
|
||||
);
|
||||
END pll_mist;
|
||||
@@ -58,9 +59,10 @@ ARCHITECTURE SYN OF pll_mist IS
|
||||
SIGNAL sub_wire2 : STD_LOGIC ;
|
||||
SIGNAL sub_wire3 : STD_LOGIC ;
|
||||
SIGNAL sub_wire4 : STD_LOGIC ;
|
||||
SIGNAL sub_wire5 : STD_LOGIC_VECTOR (1 DOWNTO 0);
|
||||
SIGNAL sub_wire6_bv : BIT_VECTOR (0 DOWNTO 0);
|
||||
SIGNAL sub_wire6 : STD_LOGIC_VECTOR (0 DOWNTO 0);
|
||||
SIGNAL sub_wire5 : STD_LOGIC ;
|
||||
SIGNAL sub_wire6 : STD_LOGIC_VECTOR (1 DOWNTO 0);
|
||||
SIGNAL sub_wire7_bv : BIT_VECTOR (0 DOWNTO 0);
|
||||
SIGNAL sub_wire7 : STD_LOGIC_VECTOR (0 DOWNTO 0);
|
||||
|
||||
|
||||
|
||||
@@ -75,6 +77,10 @@ ARCHITECTURE SYN OF pll_mist IS
|
||||
clk1_duty_cycle : NATURAL;
|
||||
clk1_multiply_by : NATURAL;
|
||||
clk1_phase_shift : STRING;
|
||||
clk2_divide_by : NATURAL;
|
||||
clk2_duty_cycle : NATURAL;
|
||||
clk2_multiply_by : NATURAL;
|
||||
clk2_phase_shift : STRING;
|
||||
compensate_clock : STRING;
|
||||
inclk0_input_frequency : NATURAL;
|
||||
intended_device_family : STRING;
|
||||
@@ -135,15 +141,17 @@ ARCHITECTURE SYN OF pll_mist IS
|
||||
END COMPONENT;
|
||||
|
||||
BEGIN
|
||||
sub_wire6_bv(0 DOWNTO 0) <= "0";
|
||||
sub_wire6 <= To_stdlogicvector(sub_wire6_bv);
|
||||
sub_wire7_bv(0 DOWNTO 0) <= "0";
|
||||
sub_wire7 <= To_stdlogicvector(sub_wire7_bv);
|
||||
sub_wire4 <= sub_wire0(2);
|
||||
sub_wire3 <= sub_wire0(0);
|
||||
sub_wire1 <= sub_wire0(1);
|
||||
c1 <= sub_wire1;
|
||||
locked <= sub_wire2;
|
||||
c0 <= sub_wire3;
|
||||
sub_wire4 <= inclk0;
|
||||
sub_wire5 <= sub_wire6(0 DOWNTO 0) & sub_wire4;
|
||||
c2 <= sub_wire4;
|
||||
sub_wire5 <= inclk0;
|
||||
sub_wire6 <= sub_wire7(0 DOWNTO 0) & sub_wire5;
|
||||
|
||||
altpll_component : altpll
|
||||
GENERIC MAP (
|
||||
@@ -152,10 +160,14 @@ BEGIN
|
||||
clk0_duty_cycle => 50,
|
||||
clk0_multiply_by => 41,
|
||||
clk0_phase_shift => "0",
|
||||
clk1_divide_by => 1200,
|
||||
clk1_divide_by => 2475,
|
||||
clk1_duty_cycle => 50,
|
||||
clk1_multiply_by => 41,
|
||||
clk1_multiply_by => 82,
|
||||
clk1_phase_shift => "0",
|
||||
clk2_divide_by => 26,
|
||||
clk2_duty_cycle => 50,
|
||||
clk2_multiply_by => 71,
|
||||
clk2_phase_shift => "0",
|
||||
compensate_clock => "CLK0",
|
||||
inclk0_input_frequency => 37037,
|
||||
intended_device_family => "Cyclone III",
|
||||
@@ -190,7 +202,7 @@ BEGIN
|
||||
port_scanwrite => "PORT_UNUSED",
|
||||
port_clk0 => "PORT_USED",
|
||||
port_clk1 => "PORT_USED",
|
||||
port_clk2 => "PORT_UNUSED",
|
||||
port_clk2 => "PORT_USED",
|
||||
port_clk3 => "PORT_UNUSED",
|
||||
port_clk4 => "PORT_UNUSED",
|
||||
port_clk5 => "PORT_UNUSED",
|
||||
@@ -209,7 +221,7 @@ BEGIN
|
||||
)
|
||||
PORT MAP (
|
||||
areset => areset,
|
||||
inclk => sub_wire5,
|
||||
inclk => sub_wire6,
|
||||
clk => sub_wire0,
|
||||
locked => sub_wire2
|
||||
);
|
||||
@@ -238,11 +250,14 @@ END SYN;
|
||||
-- Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"
|
||||
-- Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "8"
|
||||
-- Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "30"
|
||||
-- Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "1200"
|
||||
-- Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "2475"
|
||||
-- Retrieval info: PRIVATE: DIV_FACTOR2 NUMERIC "26"
|
||||
-- Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"
|
||||
-- Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"
|
||||
-- Retrieval info: PRIVATE: DUTY_CYCLE2 STRING "50.00000000"
|
||||
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "36.900002"
|
||||
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "0.922500"
|
||||
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "0.894545"
|
||||
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE2 STRING "73.730766"
|
||||
-- Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
|
||||
-- Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
|
||||
-- Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
|
||||
@@ -264,25 +279,33 @@ END SYN;
|
||||
-- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
-- Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT1 STRING "deg"
|
||||
-- Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT2 STRING "ps"
|
||||
-- Retrieval info: PRIVATE: MIG_DEVICE_SPEED_GRADE STRING "Any"
|
||||
-- Retrieval info: PRIVATE: MIRROR_CLK0 STRING "0"
|
||||
-- Retrieval info: PRIVATE: MIRROR_CLK1 STRING "0"
|
||||
-- Retrieval info: PRIVATE: MIRROR_CLK2 STRING "0"
|
||||
-- Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "41"
|
||||
-- Retrieval info: PRIVATE: MULT_FACTOR1 NUMERIC "41"
|
||||
-- Retrieval info: PRIVATE: MULT_FACTOR1 NUMERIC "82"
|
||||
-- Retrieval info: PRIVATE: MULT_FACTOR2 NUMERIC "71"
|
||||
-- Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "36.86400000"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ1 STRING "0.89500000"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ2 STRING "73.72000000"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_MODE0 STRING "0"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_MODE1 STRING "0"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_MODE2 STRING "0"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT0 STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT1 STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT2 STRING "MHz"
|
||||
-- Retrieval info: PRIVATE: PHASE_RECONFIG_FEATURE_ENABLED STRING "1"
|
||||
-- Retrieval info: PRIVATE: PHASE_RECONFIG_INPUTS_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT1 STRING "0.00000000"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT2 STRING "0.00000000"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT_STEP_ENABLED_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT_UNIT1 STRING "deg"
|
||||
-- Retrieval info: PRIVATE: PHASE_SHIFT_UNIT2 STRING "ps"
|
||||
-- Retrieval info: PRIVATE: PLL_ADVANCED_PARAM_CHECK STRING "0"
|
||||
-- Retrieval info: PRIVATE: PLL_ARESET_CHECK STRING "1"
|
||||
-- Retrieval info: PRIVATE: PLL_AUTOPLL_CHECK NUMERIC "1"
|
||||
@@ -306,13 +329,16 @@ END SYN;
|
||||
-- Retrieval info: PRIVATE: SRC_SYNCH_COMP_RADIO STRING "0"
|
||||
-- Retrieval info: PRIVATE: STICKY_CLK0 STRING "1"
|
||||
-- Retrieval info: PRIVATE: STICKY_CLK1 STRING "1"
|
||||
-- Retrieval info: PRIVATE: STICKY_CLK2 STRING "1"
|
||||
-- Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"
|
||||
-- Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"
|
||||
-- Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
|
||||
-- Retrieval info: PRIVATE: USE_CLK0 STRING "1"
|
||||
-- Retrieval info: PRIVATE: USE_CLK1 STRING "1"
|
||||
-- Retrieval info: PRIVATE: USE_CLK2 STRING "1"
|
||||
-- Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"
|
||||
-- Retrieval info: PRIVATE: USE_CLKENA1 STRING "0"
|
||||
-- Retrieval info: PRIVATE: USE_CLKENA2 STRING "0"
|
||||
-- Retrieval info: PRIVATE: USE_MIL_SPEED_GRADE NUMERIC "0"
|
||||
-- Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"
|
||||
-- Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
|
||||
@@ -321,10 +347,14 @@ END SYN;
|
||||
-- Retrieval info: CONSTANT: CLK0_DUTY_CYCLE NUMERIC "50"
|
||||
-- Retrieval info: CONSTANT: CLK0_MULTIPLY_BY NUMERIC "41"
|
||||
-- Retrieval info: CONSTANT: CLK0_PHASE_SHIFT STRING "0"
|
||||
-- Retrieval info: CONSTANT: CLK1_DIVIDE_BY NUMERIC "1200"
|
||||
-- Retrieval info: CONSTANT: CLK1_DIVIDE_BY NUMERIC "2475"
|
||||
-- Retrieval info: CONSTANT: CLK1_DUTY_CYCLE NUMERIC "50"
|
||||
-- Retrieval info: CONSTANT: CLK1_MULTIPLY_BY NUMERIC "41"
|
||||
-- Retrieval info: CONSTANT: CLK1_MULTIPLY_BY NUMERIC "82"
|
||||
-- Retrieval info: CONSTANT: CLK1_PHASE_SHIFT STRING "0"
|
||||
-- Retrieval info: CONSTANT: CLK2_DIVIDE_BY NUMERIC "26"
|
||||
-- Retrieval info: CONSTANT: CLK2_DUTY_CYCLE NUMERIC "50"
|
||||
-- Retrieval info: CONSTANT: CLK2_MULTIPLY_BY NUMERIC "71"
|
||||
-- Retrieval info: CONSTANT: CLK2_PHASE_SHIFT STRING "0"
|
||||
-- Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"
|
||||
-- Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "37037"
|
||||
-- Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone III"
|
||||
@@ -358,7 +388,7 @@ END SYN;
|
||||
-- Retrieval info: CONSTANT: PORT_SCANWRITE STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk0 STRING "PORT_USED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk1 STRING "PORT_USED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk2 STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk2 STRING "PORT_USED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk3 STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk4 STRING "PORT_UNUSED"
|
||||
-- Retrieval info: CONSTANT: PORT_clk5 STRING "PORT_UNUSED"
|
||||
@@ -379,6 +409,7 @@ END SYN;
|
||||
-- Retrieval info: USED_PORT: areset 0 0 0 0 INPUT GND "areset"
|
||||
-- Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0"
|
||||
-- Retrieval info: USED_PORT: c1 0 0 0 0 OUTPUT_CLK_EXT VCC "c1"
|
||||
-- Retrieval info: USED_PORT: c2 0 0 0 0 OUTPUT_CLK_EXT VCC "c2"
|
||||
-- Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0"
|
||||
-- Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"
|
||||
-- Retrieval info: CONNECT: @areset 0 0 0 0 areset 0 0 0 0
|
||||
@@ -386,6 +417,7 @@ END SYN;
|
||||
-- Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0
|
||||
-- Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0
|
||||
-- Retrieval info: CONNECT: c1 0 0 0 0 @clk 0 0 1 1
|
||||
-- Retrieval info: CONNECT: c2 0 0 0 0 @clk 0 0 1 2
|
||||
-- Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0
|
||||
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist.vhd TRUE
|
||||
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll_mist.ppf TRUE
|
||||
|
||||
@@ -44,10 +44,12 @@ module sdram (
|
||||
input [23:1] port1_a,
|
||||
input [1:0] port1_ds,
|
||||
input [15:0] port1_d,
|
||||
output [15:0] port1_q,
|
||||
output reg [15:0] port1_q,
|
||||
|
||||
input [15:1] cpu1_addr,
|
||||
input [16:1] cpu1_addr,
|
||||
output reg [15:0] cpu1_q,
|
||||
input [16:1] cpu2_addr,
|
||||
output reg [15:0] cpu2_q,
|
||||
|
||||
input port2_req,
|
||||
output reg port2_ack,
|
||||
@@ -55,14 +57,14 @@ module sdram (
|
||||
input [23:1] port2_a,
|
||||
input [1:0] port2_ds,
|
||||
input [15:0] port2_d,
|
||||
output [15:0] port2_q,
|
||||
|
||||
input [15:1] snd_addr,
|
||||
output reg [15:0] snd_q
|
||||
output reg [31:0] port2_q,
|
||||
|
||||
input [16:2] sp_addr,
|
||||
output reg [31:0] sp_q
|
||||
);
|
||||
|
||||
localparam RASCAS_DELAY = 3'd2; // tRCD=20ns -> 2 cycles@<100MHz
|
||||
localparam BURST_LENGTH = 3'b000; // 000=1, 001=2, 010=4, 011=8
|
||||
localparam BURST_LENGTH = 3'b001; // 000=1, 001=2, 010=4, 011=8
|
||||
localparam ACCESS_TYPE = 1'b0; // 0=sequential, 1=interleaved
|
||||
localparam CAS_LATENCY = 3'd2; // 2/3 allowed
|
||||
localparam OP_MODE = 2'b00; // only 00 (standard operation) allowed
|
||||
@@ -81,21 +83,24 @@ localparam RFRSH_CYCLES = 10'd842;
|
||||
SDRAM state machine for 2 bank interleaved access
|
||||
1 word burst, CL2
|
||||
cmd issued registered
|
||||
0 RAS0 cas1
|
||||
0 RAS0 cas1 - data0 read burst terminated
|
||||
1 ras0
|
||||
2 CAS0 data1 returned
|
||||
3 RAS1 cas0
|
||||
4 ras1
|
||||
5 CAS1 data0 returned
|
||||
2 data1 returned
|
||||
3 CAS0 data1 returned
|
||||
4 RAS1 cas0
|
||||
5 ras1
|
||||
6 CAS1 data0 returned
|
||||
*/
|
||||
|
||||
localparam STATE_RAS0 = 3'd0; // first state in cycle
|
||||
localparam STATE_RAS1 = 3'd3; // Second ACTIVE command after RAS0 + tRRD (15ns)
|
||||
localparam STATE_CAS0 = STATE_RAS0 + RASCAS_DELAY; // CAS phase - 3
|
||||
localparam STATE_CAS1 = STATE_RAS1 + RASCAS_DELAY; // CAS phase - 5
|
||||
localparam STATE_READ0 = 3'd0; //STATE_CAS0 + CAS_LATENCY + 1'd1; // 7
|
||||
localparam STATE_RAS1 = 3'd4; // Second ACTIVE command after RAS0 + tRRD (15ns)
|
||||
localparam STATE_CAS0 = STATE_RAS0 + RASCAS_DELAY + 1'd1; // CAS phase - 3
|
||||
localparam STATE_CAS1 = STATE_RAS1 + RASCAS_DELAY; // CAS phase - 6
|
||||
localparam STATE_READ0 = 3'd0;// STATE_CAS0 + CAS_LATENCY + 2'd2; // 7
|
||||
localparam STATE_READ1 = 3'd3;
|
||||
localparam STATE_LAST = 3'd5;
|
||||
localparam STATE_DS1b = 3'd0;
|
||||
localparam STATE_READ1b = 3'd4;
|
||||
localparam STATE_LAST = 3'd6;
|
||||
|
||||
reg [2:0] t;
|
||||
|
||||
@@ -137,7 +142,7 @@ localparam CMD_PRECHARGE = 4'b0010;
|
||||
localparam CMD_AUTO_REFRESH = 4'b0001;
|
||||
localparam CMD_LOAD_MODE = 4'b0000;
|
||||
|
||||
reg [3:0] sd_cmd; // current command sent to sd ram
|
||||
reg [3:0] sd_cmd; // current command sent to sd ram
|
||||
reg [15:0] sd_din;
|
||||
// drive control signals according to current command
|
||||
assign SDRAM_nCS = sd_cmd[3];
|
||||
@@ -147,24 +152,25 @@ assign SDRAM_nWE = sd_cmd[0];
|
||||
|
||||
reg [24:1] addr_latch[2];
|
||||
reg [24:1] addr_latch_next[2];
|
||||
reg [15:1] addr_last[2];
|
||||
reg [15:1] addr_last2[2];
|
||||
reg [16:1] addr_last[2];
|
||||
reg [16:2] addr_last2[2];
|
||||
reg [15:0] din_latch[2];
|
||||
reg [1:0] oe_latch;
|
||||
reg [1:0] we_latch;
|
||||
reg [1:0] ds[2];
|
||||
|
||||
localparam PORT_NONE = 2'd0;
|
||||
localparam PORT_CPU1 = 2'd1;
|
||||
localparam PORT_REQ = 2'd2;
|
||||
|
||||
localparam PORT_SND = 2'd1;
|
||||
|
||||
reg [2:0] next_port[2];
|
||||
reg [2:0] port[2];
|
||||
reg port1_state;
|
||||
reg port2_state;
|
||||
|
||||
localparam PORT_NONE = 2'd0;
|
||||
localparam PORT_CPU1 = 2'd1;
|
||||
localparam PORT_CPU2 = 2'd2;
|
||||
localparam PORT_SP = 2'd1;
|
||||
localparam PORT_REQ = 2'd3;
|
||||
|
||||
reg [1:0] next_port[2];
|
||||
reg [1:0] port[2];
|
||||
|
||||
reg refresh;
|
||||
reg [10:0] refresh_cnt;
|
||||
wire need_refresh = (refresh_cnt >= RFRSH_CYCLES);
|
||||
@@ -179,21 +185,24 @@ always @(*) begin
|
||||
addr_latch_next[0] = { 1'b0, port1_a };
|
||||
end else if (cpu1_addr != addr_last[PORT_CPU1]) begin
|
||||
next_port[0] = PORT_CPU1;
|
||||
addr_latch_next[0] = { 9'd0, cpu1_addr };
|
||||
addr_latch_next[0] = { 8'd0, cpu1_addr };
|
||||
end else if (cpu2_addr != addr_last[PORT_CPU2]) begin
|
||||
next_port[0] = PORT_CPU2;
|
||||
addr_latch_next[0] = { 8'd0, cpu2_addr };
|
||||
end else begin
|
||||
next_port[0] = PORT_NONE;
|
||||
addr_latch_next[0] = addr_latch[0];
|
||||
end
|
||||
end
|
||||
|
||||
// PORT2: bank 2,3
|
||||
// PORT1: bank 2,3
|
||||
always @(*) begin
|
||||
if (port2_req ^ port2_state) begin
|
||||
next_port[1] = PORT_REQ;
|
||||
addr_latch_next[1] = { 1'b1, port2_a };
|
||||
end else if (snd_addr != addr_last2[PORT_SND]) begin
|
||||
next_port[1] = PORT_SND;
|
||||
addr_latch_next[1] = { 1'b1, 8'd0, snd_addr };
|
||||
end else if (sp_addr != addr_last2[PORT_SP]) begin
|
||||
next_port[1] = PORT_SP;
|
||||
addr_latch_next[1] = { 1'b1, 7'd0, sp_addr, 1'b0 };
|
||||
end else begin
|
||||
next_port[1] = PORT_NONE;
|
||||
addr_latch_next[1] = addr_latch[1];
|
||||
@@ -237,15 +246,15 @@ always @(posedge clk) begin
|
||||
{ oe_latch[0], we_latch[0] } <= 2'b00;
|
||||
|
||||
if (next_port[0] != PORT_NONE) begin
|
||||
port1_state <= port1_req;
|
||||
sd_cmd <= CMD_ACTIVE;
|
||||
SDRAM_A <= addr_latch_next[0][22:10];
|
||||
SDRAM_BA <= addr_latch_next[0][24:23];
|
||||
addr_last[next_port[0]] <= addr_latch_next[0][15:1];
|
||||
addr_last[next_port[0]] <= addr_latch_next[0][16:1];
|
||||
if (next_port[0] == PORT_REQ) begin
|
||||
{ oe_latch[0], we_latch[0] } <= { ~port1_we, port1_we };
|
||||
ds[0] <= port1_ds;
|
||||
din_latch[0] <= port1_d;
|
||||
port1_state <= port1_req;
|
||||
end else begin
|
||||
{ oe_latch[0], we_latch[0] } <= 2'b10;
|
||||
ds[0] <= 2'b11;
|
||||
@@ -261,15 +270,15 @@ always @(posedge clk) begin
|
||||
port[1] <= next_port[1];
|
||||
|
||||
if (next_port[1] != PORT_NONE) begin
|
||||
port2_state <= port2_req;
|
||||
sd_cmd <= CMD_ACTIVE;
|
||||
SDRAM_A <= addr_latch_next[1][22:10];
|
||||
SDRAM_BA <= addr_latch_next[1][24:23];
|
||||
addr_last2[next_port[1]] <= addr_latch_next[1][15:1];
|
||||
addr_last2[next_port[1]] <= addr_latch_next[1][16:2];
|
||||
if (next_port[1] == PORT_REQ) begin
|
||||
{ oe_latch[1], we_latch[1] } <= { ~port2_we, port2_we };
|
||||
{ oe_latch[1], we_latch[1] } <= { ~port1_we, port1_we };
|
||||
ds[1] <= port2_ds;
|
||||
din_latch[1] <= port2_d;
|
||||
port2_state <= port2_req;
|
||||
end else begin
|
||||
{ oe_latch[1], we_latch[1] } <= 2'b10;
|
||||
ds[1] <= 2'b11;
|
||||
@@ -311,13 +320,25 @@ always @(posedge clk) begin
|
||||
case(port[0])
|
||||
PORT_REQ: begin port1_q <= sd_din; port1_ack <= port1_req; end
|
||||
PORT_CPU1: begin cpu1_q <= sd_din; end
|
||||
PORT_CPU2: begin cpu2_q <= sd_din; end
|
||||
default: ;
|
||||
endcase;
|
||||
end
|
||||
|
||||
if(t == STATE_READ1 && oe_latch[1]) begin
|
||||
case(port[1])
|
||||
PORT_REQ: begin port2_q <= sd_din; port2_ack <= port2_req; end
|
||||
PORT_SND: begin snd_q <= sd_din; end
|
||||
PORT_REQ: port2_q[15:0] <= sd_din;
|
||||
PORT_SP : sp_q[15:0] <= sd_din;
|
||||
default: ;
|
||||
endcase;
|
||||
end
|
||||
|
||||
if(t == STATE_DS1b && oe_latch[1]) { SDRAM_DQMH, SDRAM_DQML } <= ~ds[1];
|
||||
|
||||
if(t == STATE_READ1b && oe_latch[1]) begin
|
||||
case(port[1])
|
||||
PORT_REQ: begin port2_q[31:16] <= sd_din; port2_ack <= port2_req; end
|
||||
PORT_SP : begin sp_q[31:16] <= sd_din; end
|
||||
default: ;
|
||||
endcase;
|
||||
end
|
||||
|
||||
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